JP5198573B2 - クロスポイント型抵抗変化メモリ - Google Patents

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Description

本発明は、抵抗変化素子を利用した抵抗変化メモリに関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するLSI素子の回路パターンは、ますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。
メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
従来より、DRAM、SRAM、フラッシュメモリといった各種の半導体メモリが製造されているが、これらは、全てMOSFETをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。
このため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程に係わるコストの上昇、即ち、製品コストの上昇要因となっている(例えば、応用物理 第69巻 第10号 pp1233−1240,2000年,「半導体メモリ;DRAM」、 応用物理 第69巻 第12号 pp1462−1466,2000年,「フラッシュメモリ,最近の話題」を参照)。
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化素子とによりメモリセルが構成されるReRAM(Resistive Random Access Memory)と呼ばれるメモリが提案されている。
ReRAMは、記憶に電荷の蓄積を用いず、MOSFETをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
そこで、本発明者もReRAMの開発を進め、実用化の際に重要となる、パルス駆動による高速書き込み動作について、実用レベルのメモリアレイを用いて検証を行った。その結果、書き込み動作を行う際に、書き込みの対象とならない非選択のメモリセルにデータが書き込まれてしまう、いわゆる誤書き込みが高い確率で発生することが判明した。
本発明では、抵抗変化メモリの誤書き込みの防止を図り、信頼性の向上を図る技術を提案する。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、選択された一本の行線と選択された一本の列線との交差部に配置されるメモリセルに対するデータ書き込み時に、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線を固定電位にする制御回路とを備える。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、データ書き込み時に、選択された一本の行線に前記電圧パルス生成回路から出力される電圧パルスを印加し、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧にする制御回路とを備える。
本発明によれば、抵抗変化メモリの誤書き込みの防止を図り、信頼性の向上を図ることができる。
図1は、第一実施形態の抵抗変化メモリを示す図である。 図2は、第一実施形態の抵抗変化メモリを示す図である。 図3は、第二実施形態の抵抗変化メモリを示す図である。 図4は、第二実施形態の抵抗変化メモリを示す図である。 図5は、第三実施形態の抵抗変化メモリを示す図である。 図6は、第三実施形態の抵抗変化メモリを示す図である。 図7は、第四実施形態の抵抗変化メモリを示す図である。 図8は、第四実施形態の抵抗変化メモリを示す図である。 図9は、第五実施形態の抵抗変化メモリを示す図である。 図10は、第五実施形態の抵抗変化メモリを示す図である。 図11は、第六実施形態の抵抗変化メモリを示す図である。 図12は、第六実施形態の抵抗変化メモリを示す図である。 図13は、電圧パルス生成回路の例を示す図である。 図14は、電圧パルス整形回路の例を示す図である。 図15は、電圧パルス整形回路の例を示す図である。 図16は、誤書き込みのメカニズムを説明する図である。 図17は、誤書き込みのメカニズムを説明する図である。 図18は、書き込み時の等価回路を示す図である。 図19は、書き込み時の等価回路を示す図である。 図20は、書き込み時の等価回路を示す図である。 図21は、書き込み時の等価回路を示す図である。 図22は、適用例を示す図である。 図23は、抵抗変化素子に印加される電圧を示す図である。 図24は、抵抗変化素子に印加される電圧を示す図である。 図25は、第七実施形態の抵抗変化メモリを示す図である。 図26は、第七実施形態の抵抗変化メモリを示す図である。 図27は、書き込み時のタイミングチャートの例を示す図である。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
1. 概要
本発明は、互いに交差する行線と列線との交差部にメモリセルが配置されるいわゆるクロスポイント型抵抗変化メモリを対象とする。このような抵抗変化メモリでは、読み出し/書き込み時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子に直列に非オーミック素子であるダイオード接続することが一般的に行われる。
しかし、このような対策を施しても、実用レベルでのパルス駆動による高速書き込みにおいては、非選択のメモリセルに対して誤書き込みが発生するモードが存在する。
この誤書き込みのメカニズムについては、後に詳述するが、結論のみをここで述べると、選択された一本の行線及び非選択の複数本の列線に電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧(例えば、接地電圧)に固定したとき、非選択の複数本の行線と非選択の複数本の列線との交差部に配置されるダイオードは、逆バイアス状態になり、コンデンサと等価になる。
このため、電圧パルス生成回路から出力される、実効立ち上がり時間及び実効立ち下がり時間が短い電圧パルスを非選択の複数本の列線に印加すると、非選択の複数本の列線の各々に接続される非選択のメモリセルの抵抗変化素子に非常に高い電圧が印加される。これが誤書き込みの原因となる。
本発明者は、このような誤書き込みのメカニズムを考慮し、クロスポイント型抵抗変化メモリにおいて、書き込み時に電圧パルス生成回路から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする電圧パルス整形回路を設け、さらに、電圧パルス整形回路により波形整形された電圧パルスを、非選択の複数本の列線に印加する技術について提案する。
このように、少なくとも、非選択の複数本の列線に印加する電圧パルスの立ち上がり波形及び立ち下がり波形を緩やかにすることにより、書き込み時における非選択のメモリセルの誤書き込みを完全に防止でき、信頼性の向上を図ることができる。
ここで、本明細書では行線及び列線を以下のように定義する。
行線とは、メモリセルを構成するダイオードのアノード側に接続される導電線のことであり、列線とは、メモリセルを構成するダイオードのカソード側に接続される導電線のことである。
また、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を以下のように定義する。
実効立ち上がり時間とは、電圧パルスの電圧値が、最小値に最小値と最大値との電圧差の10%を足した値になった時点から、最大値から最小値と最大値との電圧差の10%を引いた値になった時点までの時間のことである。
実効立ち下がり時間とは、電圧パルスの電圧値が、最大値から最小値と最大値との電圧差の10%を引いた値になった時点から、最小値に最小値と最大値との電圧差の10%を足した値になった時点までの時間のことである。
また、データ書き込み時を以下のように定義する。
データ書き込み時とは、所定のバイアス関係により実際にデータ書き込みを行っている書き込み期間、その書き込み期間の前の準備期間、及び、その書き込み期間の後の終了期間のうちの少なくとも1つを指すものとする。
例えば、書き込み期間では、所定のバイアス関係として、選択された一本の行線及び非選択の複数本の列線が高電圧(最大値)になり、非選択の複数本の行線及び選択された一本の列線が低電圧(固定電圧)になる。
この場合、非選択の複数本の行線と非選択の複数本の列線との間の複数のダイオードに逆バイアスが印加される。
また、準備期間では、選択された一本の行線及び非選択の複数本の列線に対して電圧の立ち上げを行う。そのタイミングは、以下の3通りである。
1. 選択された一本の行線及び非選択の複数本の列線に対して同時に電圧の立ち上げを行う。
2. 全ての列線に対して電圧の立ち上げを行った後に選択された一本の行線に対して電圧の立ち上げを行い、その後に選択された一本の列線に対して電圧の立ち下げを行う。
3. 非選択の複数本の列線に対して電圧の立ち上げを行った後に選択された一本の行線に対して電圧の立ち上げを行う。
上記2.及び上記3.の場合、行線と列線との間のダイオードに逆バイアスが一時的に印加されるモードが発生する。
また、終了期間では、選択された一本の行線及び非選択の複数本の列線に対して電圧の立ち下げを行う。そのタイミングは、以下の3通りである。
1. 選択された一本の行線及び非選択の複数本の列線に対して同時に電圧の立ち下げを行う。
2. 選択された一本の行線に対して電圧の立ち下げを行った後に非選択の複数本の列線に対して電圧の立ち下げを行う。
3. 選択された一本の列線に対して電圧の立ち上げを行った後に、選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行う。
上記2.及び上記3.の場合、行線と列線との間のダイオードに逆バイアスが一時的に印加されるモードが発生する。
尚、選択された一本の行線に与える電圧パルスの波形と非選択の複数本の列線に電圧パルスの波形とは、同じであってもよいし、異なっていてもよい。
2. 誤書き込みのメカニズム
まず、本発明が対象とする誤書き込みのメカニズムについて説明する。
図16は、クロスポイント型抵抗変化メモリのメモリセルアレイを示している。
メモリセルは、一本の行線と一本の列線との間に直列接続される抵抗変化素子REとダイオードDとから構成される。複数本の行線の各々は、第一方向に延び、ダイオードDのアノード側に配置される抵抗変化素子REに接続される。複数本の列線の各々は、第一方向に交差する第二方向に延び、ダイオードDのカソード側に接続される。
抵抗変化素子REは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態の二つの抵抗値を遷移する素子であり、ZnMn、NiO、TiO、SrZrO、Pr0.7Ca0.3MnOのグループから選択される一つの材料から構成される。
このような抵抗変化素子REは、ある一定値以上の電圧が印加されたときに、高抵抗状態から低抵抗状態への遷移(セット)が発生する性質を有し、ある一定値以上の電流が流れたときに、低抵抗状態から高抵抗状態への遷移(リセット)が発生する性質を有する。
ここで、行線RL3と列線CL2との交差部に配置されるメモリセルM(sel)に対して書き込みを実行する場合を考える。書き込みとは、抵抗変化素子REを高抵抗状態から低抵抗状態へ遷移させること、即ち、セット動作を意味するものとする。
選択された一つのメモリセルM(sel)以外の残りの全てのメモリセルは、非選択のメモリセルM(unsel)となる。
選択された一本の行線RL3及び非選択の複数本の列線CL1,CL3,CL4に電圧パルス+Vを印加し、非選択の複数本の行線RL1,RL2,RL4及び選択された一本の列線CL2を固定電圧(例えば、接地電圧)に固定する。
この場合、選択されたメモリセルM(sel)では、ダイオードDが順バイアス状態になり、抵抗変化素子REには、ある一定値以上の電圧が印加され、かつ、十分に大きな電流がながれる。従って、抵抗変化素子REは、高抵抗状態から低抵抗状態に遷移する。
また、選択された一本の行線RL3と非選択の複数本の列線CL1,CL3,CL4との交差部に配置される非選択のメモリセルM(unsel)では、これら行線RL3及び列線CL1,CL3,CL4にそれぞれ電圧パルス+Vが印加される。従って、抵抗変化素子REに電圧が印加されることはなく、抵抗変化素子REの状態は、変化しない。
同様に、非選択の複数本の行線RL1,RL2,RL4と選択された一本の列線CL2との交差部に配置される非選択のメモリセルM(unsel)では、これら行線RL1,RL2,RL4及び列線CL2にそれぞれ固定電圧が印加されるため、抵抗変化素子REの状態は、変化しない。
さらに、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との交差部に配置される非選択のメモリセルM(unsel)では、非選択の複数本の行線RL1,RL2,RL4に固定電圧、非選択の複数本の列線CL1,CL3,CL4に電圧パルス+Vが印加される。しかし、ダイオードDが逆バイアス状態になるため、ダイオードDは、コンデンサに等価となり、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との間に発生する電圧のうちのほとんどがダイオードDに印加される。従って、抵抗変化素子REには、ある一定値未満の電圧が印加され、抵抗変化素子REの状態は、変化しない。
尚、電圧パルスの電圧値(最大値)+Vと固定電圧の電圧値との関係は、電圧パルス+Vが固定電圧よりも高い関係にあれば、両者の値に制限はない。通常は、電圧パルス+Vをプラス電圧に設定するため、このときは、固定電圧は、接地電圧(0V)とするのが好ましい。
書き込み(セット動作)に必要な電圧をVsetとし、消去(リセット動作)に必要な電圧をVresetとし、読み出しに必要な電圧をVreadとすると、これら電圧の間の関係は、Vread<Vreset<Vsetとなる。
クロスポイント型抵抗変化メモリでは、以上のような原理により、セル間干渉を防止しつつ、選択されたメモリセルM(sel)のみに対して、読み出し/書き込み/消去を実行することを理想とする。
ところが、本発明者は、図16に示すアレイ構成の抵抗変化メモリに対して、実用的な速度でのパルス駆動による書き込み(セット動作)を試みたところ、高い確率で、非選択のメモリセルM(unsel)が高抵抗状態から低抵抗状態に遷移してしまう誤書き込みが発生することが確認された。
さらに、本発明者による詳細な解析の結果、以下に説明するような誤書き込みのメカニズムが存在することが明らかとなった。
図16に示すように、書き込み時において、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との交差部に配置される非選択のメモリセルM(unsel)のダイオードDは、逆バイアス状態になる。
逆バイアス状態のダイオードは、電気的には、接合容量Cdを持つコンデンサに等価となるため、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との交差部に配置される非選択のメモリセルM(unsel)の等価回路は、図17に示すように、接合容量Cdを持つコンデンサCと抵抗値Rmを持つ抵抗変化素子REとの直列回路となる。
デバイスシミュレータによる解析の結果、接合容量Cdは、約1×10−18Fであることが判明した。また、抵抗変化素子REの高抵抗状態の抵抗値Rm−highは、約5GΩであることが実測されている。
このような状況の下で、非選択の複数本の列線CL1,CL3,CL4に、例えば、図23に示すように、1nsec以下の実効立ち上がり時間及び実効立ち下がり時間を持つ急峻な電圧パルスを印加すると、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との間に印加される電圧V0に対して、抵抗変化素子REには、電圧Vmが印加される。
図23から明らかなように、電圧Vmの最大値は、電圧V0の約90%に達する。
ここで、書き込み時を想定すると、書き込み(セット動作)に必要な電圧Vsetは、抵抗変化素子REが高抵抗状態から低抵抗状態へ遷移する電圧V0setに、ダイオードのオン電圧Vdonを加えた値(V0set+Vdon)以上になる。
また、電圧ばらつきを考慮すると、書き込みに必要な電圧Vsetには、回路動作に支障が生じないように、Vsetの10%程度の値+αの電圧を上乗せし、Vset=(V0set+Vdon+α)にする必要がある。
このVsetが、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との間に印加される電圧V0になる。
しかし、V0の90%、即ち、(V0set+Vdon+α)の90%は、V0set以上になる。これは、図17の抵抗変化素子REに印加される電圧Vmが、V0set以上になることを意味する。
従って、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との交差部に配置される非選択のメモリセルに対して、抵抗変化素子REが高抵抗状態から低抵抗状態に遷移する誤書き込みが発生する。
これが、誤書き込み発生のメカニズムである。
ここで、Vsetの値を小さくすることは難しい。従って、この誤書き込みを防止するためには、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くして、抵抗変化素子REに一時的に高い電圧が印加されないようにすることが有効である。
例えば、非選択の複数本の列線CL1,CL3,CL4に、図24に示すように、数nsec〜数十nsec(例えば、約20nsec)の実効立ち上がり時間及び実効立ち下がり時間を持つ緩やかな電圧パルスを印加すると、非選択の複数本の行線RL1,RL2,RL4と非選択の複数本の列線CL1,CL3,CL4との間に印加される電圧V0に対して、抵抗変化素子REには、電圧V0の約25%となる電圧Vmが印加される。
Vmは、V0の約25%であるため、V0を(V0set+Vdon+α)に設定したとしても、上述のような誤書き込みモードが発生することはない。
3. 実施形態
(1) 第一実施形態
A. 全体図
図1は、本発明の第一実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ11の第一方向の一端側には、第一デコーダ12が配置され、メモリセルアレイ11の第一方向に交差する第二方向の一端側には、第二デコーダ13が配置される。複数の行線RL1〜RLn(nは2以上の自然数)は、第一デコーダ12から第一方向に向かって延びる。複数の列線CL1〜CLm(mは2以上の自然数)は、第二デコーダ13から第二方向に向かって延びる。
アドレス信号は、読み出し/書き込み/消去時に、アドレスバッファ14に入力される。アドレス信号の一部は、アドレスバッファ14から第一デコーダ12に入力され、アドレス信号の他の一部は、アドレスバッファ14から第二デコーダ13に入力される。
第一デコーダ12は、アドレス信号に基づいて、複数の行線RL1〜RLnのうちの一本を選択する。また、第二デコーダ13は、アドレス信号に基づいて、複数の列線CL1〜CLmのうちの一本を選択する。
制御回路15は、書き込み(セット)時に、電圧パルスの生成を許可する制御信号CNTを出力する。
電圧パルス生成回路16は、制御信号CNTを受けると、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。
電圧パルス生成回路16は、例えば、図13に示すような論理回路により構成される。図13において、入力信号INが制御信号CNTに相当する。入力信号INが“L(low)”から“H(high)”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号OUTとして出力される。
電圧パルス生成回路16により生成された電圧パルスは、電圧パルス整形回路17に入力される。
電圧パルス整形回路17は、電圧パルスの波形整形を行う。具体的には、電圧パルス整形回路17は、電圧パルス生成回路16から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路17は、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くするという目的から、例えば、図14及び図15に示すようなCR回路(時定数回路)から構成される。C(容量)は、コンデンサにより構成され、R(抵抗)は、抵抗素子又はMOSトランジスタ(オン抵抗)などの電流制限素子により構成される。
電圧パルス整形回路17により波形整形された電圧パルスは、第一デコーダ12を経由して、複数の行線RL1〜RLnのうち選択された一本の行線に供給される。また、電圧パルス整形回路17により波形整形された電圧パルスは、第二デコーダ13を経由して、複数の列線CL1〜CLmのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
B. 部分図
図2は、図1の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ11内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ11では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ11内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ12は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2が共に“L”のとき、アンド回路RAD1の出力信号が“H”になり、スイッチ回路RSW1により、行線RL1がパルス整形回路17に電気的に接続される。この時、アンド回路RAD2,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW2,RSW3,RSW4により、行線RL2,RL3,RL4が固定電圧(ここでは、接地電圧)に固定される。
アドレス信号RA1が“H”、アドレス信号RA2が“L”のとき、アンド回路RAD2の出力信号が“H”になり、スイッチ回路RSW2により、行線RL2がパルス整形回路17に電気的に接続される。この時、アンド回路RAD1,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW3,RSW4により、行線RL1,RL3,RL4が固定電圧に固定される。
アドレス信号RA1が“L”、アドレス信号RA2が“H”のとき、アンド回路RAD3の出力信号が“H”になり、スイッチ回路RSW3により、行線RL3がパルス整形回路17に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW4により、行線RL1,RL2,RL4が固定電圧に固定される。
アドレス信号RA1,RA2が共に“H”のとき、アンド回路RAD4の出力信号が“H”になり、スイッチ回路RSW4により、行線RL4がパルス整形回路17に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD3の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW3により、行線RL1,RL2,RL3が固定電圧に固定される。
第二デコーダ13は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2が共に“L”のとき、アンド回路CAD1の出力信号が“H”になり、スイッチ回路CSW1により、列線CL1が固定電圧(ここでは、接地電圧)に固定される。この時、アンド回路CAD2,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW2,CSW3,CSW4により、列線CL2,CL3,CL4がパルス整形回路17に電気的に接続される。
アドレス信号CA1が“H”、アドレス信号CA2が“L”のとき、アンド回路CAD2の出力信号が“H”になり、スイッチ回路CSW2により、列線CL2が固定電圧に固定される。この時、アンド回路CAD1,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW3,CSW4により、列線CL1,CL3,CL4がパルス整形回路17に電気的に接続される。
アドレス信号CA1が“L”、アドレス信号CA2が“H”のとき、アンド回路CAD3の出力信号が“H”になり、スイッチ回路CSW3により、列線CL3が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW4により、列線CL1,CL2,CL4がパルス整形回路17に電気的に接続される。
アドレス信号CA1,CA2が共に“H”のとき、アンド回路CAD4の出力信号が“H”になり、スイッチ回路CSW4により、列線CL4が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD3の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW3により、列線CL1,CL2,CL3がパルス整形回路17に電気的に接続される。
C. 効果
第一実施形態の効果について説明する。
図18は、書き込み時のメモリセルアレイの等価回路を示している。
RL1,RL2,RL3,RL4は、行線であり、CL1,CL2,CL3,CL4は、列線である。
選択された一本の行線RL3及び非選択の複数本の列線CL1,CL3,CL4には、電圧パルス整形回路17から出力される電圧パルスが印加される。非選択の複数本の行線RL1,RL2,RL4及び選択された一本の列線CL2は、固定電圧、例えば、接地電圧に設定される。
選択されたメモリセルM(sel)では、ダイオードに順バイアスが印加されるため、抵抗変化素子に大きな電圧が印加され、書き込みが行われる。
この状態において、非選択のメモリセルM(unsel)では、図19に示すように、ダイオードに逆バイアスが印加されるため、ダイオードは、接合容量Cdを持つコンデンサCと等価になる。
ここで、図18及び図19において、電圧パルス整形回路17内の電流制限素子Rは、抵抗値Raを有し、コンデンサCは、静電容量Caを有するものとする。また、非選択のメモリセルM(unsel)内の抵抗変化素子REは、抵抗値Rmを有し、コンデンサ(ダイオード)Cは、接合容量Cdを有するものとする。
また、電圧パルス整形回路から出力される電圧パルスは、立ち上がり時間又は立ち下がり時間がT1で、最大電圧値がVfであるものとする。
この時、電流及び電圧に関する微分方程式を解くと、抵抗変化素子RE(抵抗値Rm)の両端に印加される電圧Vmの時刻tでの値は、
t<T1のときは、
Figure 0005198573
により与えられ、
t>T1のときは、
Figure 0005198573
により与えられる。
T1を20nsecとし、ダイオードの接合容量Cdを1×10−18Fとし、抵抗変化素子の抵抗値(高抵抗状態の抵抗値)Rmを5GΩとすると、図24に示すように、抵抗変化素子Rmに印加される電圧Vmの最大値は、V0の最大値の25%以下に抑制することができる。
その結果、V0をVset(=V0set+Vdon+α)としても、Vmの最大値がV0setを超えることは無くなり、非選択のメモリセル内の抵抗変化素子が高抵抗状態から低抵抗状態に遷移するという誤書き込みを防止できる。
また、式(1)及び式(2)から分かるように、抵抗変化素子に印加される電圧Vmの最大値Vmaxは、
Figure 0005198573
により与えられる。
従って、式(3)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやれば、本発明の効果を享受することができる。
式(3)から明らかなように、Vmaxを決定する重要なパラメータは、パルスの立ち上がり時間T1と、抵抗変化素子の抵抗値Rm及びダイオードの接合容量Cdの積との比である。この比をxとおくと、Vmax/Vf=(1−exp(−x))/xとなる。
右辺は、x=0のときに1となる単調減少関数であり、x>1のときに0.63よりも小さくなり、Vmaxを減少させる効果がある。
即ち、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくすれば、上述の比xが1よりも大きくなるので、本発明の効果が発揮される。
ここで、電圧パルスの最小値及び最大値が一定(直線)であり、かつ、最小値から最大値に直線的に変化する波形を考えると、最小値から最大値に変化するまでの立ち上がり時間/立ち下がり時間T1と、本発明の定義による実効立ち上がり時間/実効立ち下がり時間Tiとは、Ti=0.8×T1の関係を有する。
また、式(3)で与えられるVmaxがV0setを超えないように実効立ち上がり時間Tiを実現するためのCa及びRaの値としては、例えば、以下のようになる。
T1が20nsecのときは、CaRa=7.28nsecとなるため、Ca=1pFとすると、Raは、7.28kΩ以上に設定する。T1が10nsecのときは、CaRa=3.64nsecとなるため、Ca=1pFとすると、Raは、3.64kΩ以上に設定する。
これは、式(1)より、実効立ち上がり時間Ti=(ln9)×(CaRa)の関係が導かれ、Ti=0.8×T1の関係があることから、CaRa=0.8/(ln9)×T1の関係式が成り立つことから導くことができる。
D. その他
第一実施形態において、電圧パルス整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、PチャネルMOSFETは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、書き込み後に、コンデンサに充電された電荷を、PチャネルMOSFETを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス整形回路は、複数本の行線側及び複数本の列線側に共通に一つだけ設けてもよいし、これに代えて、複数本の行線側に対して一つ設け、かつ、複数本の列線側に対して一つ設けてもよい。
さらに、電圧パルス整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(2) 第二実施形態
第二実施形態は、第一実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第二実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
A. 全体図
図3は、本発明の第二実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ11、第一デコーダ12、第二デコーダ13、アドレスバッファ14、制御回路15、電圧パルス生成回路16及び電圧パルス整形回路17の構成及び機能については、第一実施形態と同じである。
第二実施形態が第一実施形態と異なる点は、電圧パルス生成回路16により生成された電圧パルスが、第一デコーダ12を経由して、複数の行線RL1〜RLnのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路16は、制御信号CNTを受けると、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。電圧パルス整形回路17は、電圧パルス生成回路16から出力される電圧パルスの立ち上がり時間及び立ち下がり時間を長くする。
電圧パルス生成回路16により生成された電圧パルスは、第一デコーダ12を経由して、複数の行線RL1〜RLnのうち選択された一本の行線に供給される。また、電圧パルス整形回路17により波形整形された電圧パルスは、第二デコーダ13を経由して、複数の列線CL1〜CLmのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
B. 部分図
図4は、図3の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ11内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ11では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ11内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ12は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2の値により、アンド回路RAD1,RAD2,RAD3,RAD4及びスイッチ回路RSW1,RSW2,RSW3,RSW4がどのように動作するかについては、第一実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ13は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2の値により、アンド回路CAD1,CAD2,CAD3,CAD4及びスイッチ回路CSW1,CSW2,CSW3,CSW4がどのように動作するかについては、第一実施形態と同じであるため、ここでは、その説明を省略する。
C. 効果
第二実施形態によれば、第一実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式(3)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやればよい。
また、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
D. その他
第二実施形態においても、第一実施形態と同様の変更が可能である。
第二実施形態では、選択された一本の行線に印加される電圧パルスの実効立ち上がり時間/実効立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間/実効立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流(sneak current)が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第一実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第二実施形態を採用するのが好ましい。
(3) 第三実施形態
第三実施の形態は、第一実施形態と比べると、電圧パルス整形回路の位置に特徴を有する。この実施形態では、電圧パルス整形回路をメモリセルアレイ11に隣接して配置することにより、波形整形された電圧パルスの伝送距離を短くし、その電圧パルスの波形の変形を防止し、メモリ動作の安定化を図る。
A. 全体図
図5は、本発明の第三実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ21の第一方向の一端側には、第一デコーダ22が配置され、メモリセルアレイ21の第一方向に交差する第二方向の一端側には、第二デコーダ23が配置される。複数の行線RL1〜RLn(nは2以上の自然数)は、第一デコーダ22から第一方向に向かって延びる。複数の列線CL1〜CLm(mは2以上の自然数)は、第二デコーダ23から第二方向に向かって延びる。
アドレス信号は、読み出し/書き込み/消去時に、アドレスバッファ24に入力される。アドレス信号の一部は、アドレスバッファ24から第一デコーダ22に入力され、アドレス信号の他の一部は、アドレスバッファ24から第二デコーダ23に入力される。
第一デコーダ22は、アドレス信号に基づいて、複数の行線RL1〜RLnのうちの一本を選択する。また、第二デコーダ23は、アドレス信号に基づいて、複数の列線CL1〜CLmのうちの一本を選択する。
制御回路25は、書き込み(セット)時に、電圧パルスの生成を許可する制御信号CNTを出力する。
電圧パルス生成回路26は、制御信号CNTを受けると、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。
電圧パルス生成回路26は、例えば、図13に示すような論理回路により構成される。図13において、入力信号INが制御信号CNTに相当する。入力信号INが“L(low)”から“H(high)”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号OUTとして出力される。
電圧パルス生成回路26により生成された電圧パルスは、第一デコーダ22を介して電圧パルス整形回路27に入力される。また、電圧パルス生成回路26により生成された電圧パルスは、第二デコーダ23を介して電圧パルス整形回路28に入力される。
電圧パルス整形回路27,28は、電圧パルスの波形整形を行う。具体的には、電圧パルス整形回路27,28は、電圧パルス生成回路26から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路27,28は、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くするという目的から、例えば、図14及び図15に示すようなCR回路(時定数回路)から構成される。C(容量)は、コンデンサにより構成され、R(抵抗)は、抵抗素子又はMOSトランジスタ(オン抵抗)などの電流制限素子により構成される。
電圧パルス整形回路27により波形整形された電圧パルスは、複数の行線RL1〜RLnのうち選択された一本の行線に供給される。また、電圧パルス整形回路28により波形整形された電圧パルスは、複数の列線CL1〜CLmのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
尚、電圧パルス整形回路27としては、図14又は図15に示す電圧パルス整形回路が複数の行線RL1〜RLnの各々に1つずつ接続されているのが好ましい。
この場合、電圧パルス生成回路26から出力される電圧パルスは、第一デコーダ22により選択された1本の行線に対応する電圧パルス整形回路に与えられるため、選択された1本の行線に波形整形された電圧パルスを供給することができる。
同様に、電圧パルス整形回路28としても、図14又は図15に示す電圧パルス整形回路が複数の列線CL1〜CLmの各々に1つずつ接続されているのが好ましい。
この場合、電圧パルス生成回路26から出力される電圧パルスは、第二デコーダ23により選択された1本の列線を除く残りの全ての列線に対応する複数の電圧パルス整形回路に与えられるため、非選択の複数本の列線に波形整形された電圧パルスを供給することができる。
B. 部分図
図6は、図5の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ21内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ21では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ21内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ22は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2が共に“L”のとき、アンド回路RAD1の出力信号が“H”になり、スイッチ回路RSW1により、行線RL1がパルス生成回路26に電気的に接続される。この時、アンド回路RAD2,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW2,RSW3,RSW4により、行線RL2,RL3,RL4が固定電圧(ここでは、接地電圧)に固定される。
従って、電圧パルス生成回路26から出力される電圧パルスは、行線RL1に接続される電圧パルス整形回路により波形整形された後に、行線RL1に供給される。
アドレス信号RA1が“H”、アドレス信号RA2が“L”のとき、アンド回路RAD2の出力信号が“H”になり、スイッチ回路RSW2により、行線RL2がパルス生成回路26に電気的に接続される。この時、アンド回路RAD1,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW3,RSW4により、行線RL1,RL3,RL4が固定電圧に固定される。
従って、電圧パルス生成回路26から出力される電圧パルスは、行線RL2に接続される電圧パルス整形回路により波形整形された後に、行線RL2に供給される。
アドレス信号RA1が“L”、アドレス信号RA2が“H”のとき、アンド回路RAD3の出力信号が“H”になり、スイッチ回路RSW3により、行線RL3がパルス生成回路26に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW4により、行線RL1,RL2,RL4が固定電圧に固定される。
従って、電圧パルス生成回路26から出力される電圧パルスは、行線RL3に接続される電圧パルス整形回路により波形整形された後に、行線RL3に供給される。
アドレス信号RA1,RA2が共に“H”のとき、アンド回路RAD4の出力信号が“H”になり、スイッチ回路RSW4により、行線RL4がパルス生成回路26に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD3の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW3により、行線RL1,RL2,RL3が固定電圧に固定される。
従って、電圧パルス生成回路26から出力される電圧パルスは、行線RL4に接続される電圧パルス整形回路により波形整形された後に、行線RL4に供給される。
第二デコーダ23は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2が共に“L”のとき、アンド回路CAD1の出力信号が“H”になり、スイッチ回路CSW1により、列線CL1が固定電圧(ここでは、接地電圧)に固定される。この時、アンド回路CAD2,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW2,CSW3,CSW4により、列線CL2,CL3,CL4がパルス生成回路26に電気的に接続される。
従って、電圧パルス生成回路26から出力される電圧パルスは、列線CL2,CL3,CL4に接続される電圧パルス整形回路により波形整形された後に、列線CL2,CL3,CL4に供給される。
アドレス信号CA1が“H”、アドレス信号CA2が“L”のとき、アンド回路CAD2の出力信号が“H”になり、スイッチ回路CSW2により、列線CL2が固定電圧に固定される。この時、アンド回路CAD1,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW3,CSW4により、列線CL1,CL3,CL4がパルス生成回路26に電気的に接続される。
従って、電圧パルス生成回路26から出力される電圧パルスは、列線CL1,CL3,CL4に接続される電圧パルス整形回路により波形整形された後に、列線CL1,CL3,CL4に供給される。
アドレス信号CA1が“L”、アドレス信号CA2が“H”のとき、アンド回路CAD3の出力信号が“H”になり、スイッチ回路CSW3により、列線CL3が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW4により、列線CL1,CL2,CL4がパルス生成回路26に電気的に接続される。
従って、電圧パルス生成回路26から出力される電圧パルスは、列線CL1,CL2,CL4に接続される電圧パルス整形回路により波形整形された後に、列線CL1,CL2,CL4に供給される。
アドレス信号CA1,CA2が共に“H”のとき、アンド回路CAD4の出力信号が“H”になり、スイッチ回路CSW4により、列線CL4が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD3の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW3により、列線CL1,CL2,CL3がパルス生成回路26に電気的に接続される。
従って、電圧パルス生成回路26から出力される電圧パルスは、列線CL1,CL2,CL3に接続される電圧パルス整形回路により波形整形された後に、列線CL1,CL2,CL3に供給される。
C. 効果
第三実施形態の効果について説明する。
図20は、書き込み時のメモリセルアレイの等価回路を示している。
RL1,RL2,RL3,RL4は、行線であり、CL1,CL2,CL3,CL4は、列線である。
選択された一本の行線RL3には、行線RL3に直接接続される電圧パルス整形回路27により波形整形された電圧パルスが印加され、非選択の複数本の列線CL1,CL3,CL4には、列線CL1,CL3,CL4に直接接続される電圧パルス整形回路28により波形整形された電圧パルスが印加される。
非選択の複数本の行線RL1,RL2,RL4及び選択された一本の列線CL2は、固定電圧、例えば、接地電圧に設定される。
選択されたメモリセルM(sel)では、ダイオードに順バイアスが印加されるため、抵抗変化素子に大きな電圧が印加され、書き込みが行われる。
この状態において、非選択のメモリセルM(unsel)では、図21に示すように、ダイオードに逆バイアスが印加されるため、ダイオードは、接合容量Cdを持つコンデンサCと等価になる。
ここで、図20及び図21において、電圧パルス整形回路28内の電流制限素子Rは、抵抗値Raを有し、コンデンサCは、静電容量Caを有するものとする。また、非選択のメモリセルM(unsel)内の抵抗変化素子REは、抵抗値Rmを有し、コンデンサ(ダイオード)Cは、接合容量Cdを有するものとする。
また、電圧パルス整形回路から出力される電圧パルスは、立ち上がり時間又は立ち下がり時間がT1で、最大電圧値がVfであるものとする。
この時、電流及び電圧に関する微分方程式を解くと、抵抗変化素子RE(抵抗値Rm)の両端に印加される電圧Vmの時刻tでの値は、
t<T1のときは、
Figure 0005198573
により与えられ、
t>T1のときは、
Figure 0005198573
により与えられる。
T1を20nsecとし、ダイオードの接合容量Cdを1×10−18Fとし、抵抗変化素子の抵抗値(高抵抗状態の抵抗値)Rmを5GΩとすると、図24に示すように、抵抗変化素子Rmに印加される電圧Vmの最大値は、V0の最大値の25%以下に抑制することができる。
その結果、V0をVset(=V0set+Vdon+α)としても、Vmの最大値がV0setを超えることは無くなり、非選択のメモリセル内の抵抗変化素子が高抵抗状態から低抵抗状態に遷移するという誤書き込みを防止できる。
また、式(4)及び式(5)から分かるように、抵抗変化素子に印加される電圧Vmの最大値Vmaxは、
Figure 0005198573
により与えられる。
従って、式(6)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやれば、本発明の効果を享受することができる。
式(6)から明らかなように、Vmaxを決定する重要なパラメータは、パルスの立ち上がり時間T1と、抵抗変化素子の抵抗値Rm及びダイオードの接合容量Cdの積との比である。この比をxとおくと、Vmax/Vf=(1−exp(−x))/xとなる。
右辺は、x=0のときに1となる単調減少関数であり、x>1のときに0.63よりも小さくなり、Vmaxを減少させる効果がある。
即ち、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくすれば、上述の比xが1よりも大きくなるので、本発明の効果が発揮される。
ここで、電圧パルスの最小値及び最大値が一定(直線)であり、かつ、最小値から最大値に直線的に変化する波形を考えると、最小値から最大値に変化するまでの立ち上がり時間/立ち下がり時間T1と、本発明の定義による実効立ち上がり時間/実効立ち下がり時間Tiとは、Ti=0.8×T1の関係を有する。
また、式(6)で与えられるVmaxがV0setを超えないように実効立ち上がり時間Tiを実現するためのCa及びRaの値としては、例えば、以下のようになる。
T1が20nsecのときは、CaRa=7.28nsecとなるため、Ca=1pFとすると、Raは、7.28kΩ以上に設定する。T1が10nsecのときは、CaRa=3.64nsecとなるため、Ca=1pFとすると、Raは、3.64kΩ以上に設定する。
これは、式(4)より、実効立ち上がり時間Ti=(ln9)×(CaRa)の関係が導かれ、Ti=0.8×T1の関係があることから、CaRa=0.8/(ln9)×T1の関係式が成り立つことから導くことができる。
D. その他
第三実施形態において、電圧パルス整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、PチャネルMOSFETは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、書き込み後に、コンデンサに充電された電荷を、PチャネルMOSFETを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(4) 第四実施形態
第四実施形態は、第三実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第四実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
A. 全体図
図7は、本発明の第四実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ21、第一デコーダ22、第二デコーダ23、アドレスバッファ24、制御回路25、電圧パルス生成回路26及び電圧パルス整形回路28の構成及び機能については、第三実施形態と同じである。
第四実施形態が第三実施形態と異なる点は、第三実施形態における複数の行線RL1〜RLnに接続される電圧パルス整形回路が存在せず、電圧パルス生成回路26により生成された電圧パルスが、第一デコーダ22を経由して、複数の行線RL1〜RLnのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路26は、制御信号CNTを受けると、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。
電圧パルス生成回路26により生成された電圧パルスは、第一デコーダ22を経由して、複数の行線RL1〜RLnのうち選択された一本の行線に供給される。
電圧パルス生成回路26により生成された電圧パルスは、第二デコーダ23を経由して、複数の列線CL1〜CLmのうち、選択された一本の列線を除く残りの非選択の複数本の列線に接続される電圧パルス整形回路28に供給される。
電圧パルス整形回路28は、電圧パルス生成回路26から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路28により波形整形された電圧パルスは、複数の列線CL1〜CLmのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
B. 部分図
図8は、図7の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ21内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ21では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ21内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ22は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2の値により、アンド回路RAD1,RAD2,RAD3,RAD4及びスイッチ回路RSW1,RSW2,RSW3,RSW4がどのように動作するかについては、第三実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ23は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2の値により、アンド回路CAD1,CAD2,CAD3,CAD4及びスイッチ回路CSW1,CSW2,CSW3,CSW4がどのように動作するかについては、第三実施形態と同じであるため、ここでは、その説明を省略する。
C. 効果
第四実施形態によれば、第三実施形態と同様に、誤書き込みを防止できる。
即ち、第三実施形態の式(6)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやればよい。
また、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
D. その他
第四実施形態においても、第三実施形態と同様の変更が可能である。
第四実施形態では、選択された一本の行線に印加される電圧パルスの立ち上がり時間/立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの立ち上がり時間/立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第三実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第四実施形態を採用するのが好ましい。
(5) 第五実施形態
第五実施の形態は、第一実施形態と比べると、電圧パルス生成/整形回路の位置に特徴を有する。この実施形態では、電圧パルス生成/整形回路をメモリセルアレイ11に隣接して配置することにより、電圧パルスの伝送距離を短くし、その電圧パルスの波形の変形を防止し、メモリ動作の安定化を図る。
A. 全体図
図9は、本発明の第五実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ31の第一方向の一端側には、第一デコーダ32が配置され、メモリセルアレイ31の第一方向に交差する第二方向の一端側には、第二デコーダ33が配置される。複数の行線RL1〜RLn(nは2以上の自然数)は、第一デコーダ32から第一方向に向かって延びる。複数の列線CL1〜CLm(mは2以上の自然数)は、第二デコーダ33から第二方向に向かって延びる。
アドレス信号は、読み出し/書き込み/消去時に、アドレスバッファ34に入力される。アドレス信号の一部は、アドレスバッファ34から第一デコーダ32に入力され、アドレス信号の他の一部は、アドレスバッファ34から第二デコーダ33に入力される。
第一デコーダ32は、アドレス信号に基づいて、複数の行線RL1〜RLnのうちの一本を選択する。また、第二デコーダ33は、アドレス信号に基づいて、複数の列線CL1〜CLmのうちの一本を選択する。
制御回路35は、書き込み(セット)時に、電圧パルスの生成を許可する制御信号CNTを出力する。
電圧パルス生成/整形回路37,38は、制御信号CNTを受けると、電源36から所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成/整形する。
電圧パルス生成/整形回路37,38のうち電圧パルスを生成する部分は、例えば、図13に示すような論理回路により構成される。図13において、入力信号INが制御信号CNTに相当する。入力信号INが“L(low)”から“H(high)”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号OUTとして出力される。
電圧パルス生成/整形回路37,38のうち電圧パルスを整形する部分は、例えば、図14及び図15に示すようなCR回路(時定数回路)から構成される。
電圧パルス生成/整形回路37,38のうち電圧パルスを整形する部分は、電圧パルスの波形整形を行う。具体的には、電圧パルス生成/整形回路37,38のうち電圧パルスを整形する部分は、電圧パルス生成/整形回路37,38のうち電圧パルスを生成する部分から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス生成/整形回路37から出力される電圧パルスは、複数の行線RL1〜RLnのうち選択された一本の行線に供給される。また、電圧パルス生成/整形回路38から出力される電圧パルスは、複数の列線CL1〜CLmのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
尚、電圧パルス生成/整形回路37のうち電圧パルスを生成する部分は、複数の行線RL1〜RLnに対して共通に1つ設けられているのが好ましい。また、電圧パルス生成/整形回路37のうち電圧パルスを整形する部分は、複数の行線RL1〜RLnの各々に1つずつ接続されているのが好ましい。
同様に、電圧パルス生成/整形回路38のうち電圧パルスを生成する部分は、複数の列線CL1〜CLmに対して共通に1つ設けられているのが好ましい。また、電圧パルス生成/整形回路38のうち電圧パルスを整形する部分は、複数の列線CL1〜CLmの各々に1つずつ接続されているのが好ましい。
B. 部分図
図10は、図9の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ31内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ31では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ31内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ32は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2が共に“L”のとき、アンド回路RAD1の出力信号が“H”になり、スイッチ回路RSW1により、行線RL1が電源36に電気的に接続される。この時、アンド回路RAD2,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW2,RSW3,RSW4により、行線RL2,RL3,RL4が固定電圧(ここでは、接地電圧)に固定される。
従って、行線RL1に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを行線RL1に供給する。
アドレス信号RA1が“H”、アドレス信号RA2が“L”のとき、アンド回路RAD2の出力信号が“H”になり、スイッチ回路RSW2により、行線RL2が電源36に電気的に接続される。この時、アンド回路RAD1,RAD3,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW3,RSW4により、行線RL1,RL3,RL4が固定電圧に固定される。
従って、行線RL2に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを行線RL2に供給する。
アドレス信号RA1が“L”、アドレス信号RA2が“H”のとき、アンド回路RAD3の出力信号が“H”になり、スイッチ回路RSW3により、行線RL3が電源36に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD4の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW4により、行線RL1,RL2,RL4が固定電圧に固定される。
従って、行線RL3に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを行線RL3に供給する。
アドレス信号RA1,RA2が共に“H”のとき、アンド回路RAD4の出力信号が“H”になり、スイッチ回路RSW4により、行線RL4が電源36に電気的に接続される。この時、アンド回路RAD1,RAD2,RAD3の出力信号は、“L”であり、スイッチ回路RSW1,RSW2,RSW3により、行線RL1,RL2,RL3が固定電圧に固定される。
従って、行線RL4に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを行線RL4に供給する。
第二デコーダ33は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2が共に“L”のとき、アンド回路CAD1の出力信号が“H”になり、スイッチ回路CSW1により、列線CL1が固定電圧(ここでは、接地電圧)に固定される。この時、アンド回路CAD2,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW2,CSW3,CSW4により、列線CL2,CL3,CL4が電源36に電気的に接続される。
従って、列線CL2,CL3,CL4に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを列線CL2,CL3,CL4に供給する。
アドレス信号CA1が“H”、アドレス信号CA2が“L”のとき、アンド回路CAD2の出力信号が“H”になり、スイッチ回路CSW2により、列線CL2が固定電圧に固定される。この時、アンド回路CAD1,CAD3,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW3,CSW4により、列線CL1,CL3,CL4が電源36に電気的に接続される。
従って、列線CL1,CL3,CL4に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを列線CL1,CL3,CL4に供給する。
アドレス信号CA1が“L”、アドレス信号CA2が“H”のとき、アンド回路CAD3の出力信号が“H”になり、スイッチ回路CSW3により、列線CL3が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD4の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW4により、列線CL1,CL2,CL4が電源36に電気的に接続される。
従って、列線CL1,CL2,CL4に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを列線CL1,CL2,CL4に供給する。
アドレス信号CA1,CA2が共に“H”のとき、アンド回路CAD4の出力信号が“H”になり、スイッチ回路CSW4により、列線CL4が固定電圧に固定される。この時、アンド回路CAD1,CAD2,CAD3の出力信号は、“L”であり、スイッチ回路CSW1,CSW2,CSW3により、列線CL1,CL2,CL3が電源36に電気的に接続される。
従って、列線CL1,CL2,CL3に接続される電圧パルス生成/整形回路は、電源36から電圧パルスを生成/整形し、これを列線CL1,CL2,CL3に供給する。
C. 効果
第五実施形態によれば、第一実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式(3)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやればよい。
また、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
D. その他
第五実施形態において、電圧パルス生成/整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス生成/整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、PチャネルMOSFETは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス生成/整形回路内の電流制限素子としてPチャネルMOSFETを使用する場合、書き込み後に、コンデンサに充電された電荷を、PチャネルMOSFETを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス生成/整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(6) 第六実施形態
第六実施形態は、第五実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第六実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
A. 全体図
図11は、本発明の第六実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ31、第一デコーダ32、第二デコーダ33、アドレスバッファ34、制御回路35、電源36及び電圧パルス生成/整形回路38の構成及び機能については、第五実施形態と同じである。
第六実施形態が第五実施形態と異なる点は、第五実施形態における複数の行線RL1〜RLnに電圧パルス生成回路37’が接続されることにより、電圧パルス生成回路37’により生成された電圧パルスが複数の行線RL1〜RLnのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路37’は、制御信号CNTを受けると、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルスを生成する。
電圧パルス生成回路37’により生成された電圧パルスは、複数の行線RL1〜RLnのうち、第一デコーダ32により選択された一本の行線に供給される。
電圧パルス生成/整形回路38により生成された電圧パルスは、複数の列線CL1〜CLmのうち、第二デコーダ33により選択された一本の列線を除く残りの非選択の複数本の列線に供給される。
電圧パルス生成/整形回路38から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間は、電圧パルス生成回路37’から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間よりも長い。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
B. 部分図
図12は、図11の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ31内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ31では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ31内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ32は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2の値により、アンド回路RAD1,RAD2,RAD3,RAD4及びスイッチ回路RSW1,RSW2,RSW3,RSW4がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ33は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2の値により、アンド回路CAD1,CAD2,CAD3,CAD4及びスイッチ回路CSW1,CSW2,CSW3,CSW4がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
C. 効果
第六実施形態によれば、第五実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式(3)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやればよい。
また、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
D. その他
第六実施形態においても、第五実施形態と同様の変更が可能である。
第六実施形態では、選択された一本の行線に印加される電圧パルスの実効立ち上がり時間/実効立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間/実効立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第五実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第六実施形態を採用するのが好ましい。
(7) 第七実施形態
第七実施形態は、第五実施形態の変形例である。
本実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行うことを特徴とする。これにより、行線と列線で全く異なる長さの電圧パルスを用いることができるので、書き込み時間の削減や消費電力の削減を図ることが可能となる。
A. 全体図
図25は、本発明の第七実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ31、第一デコーダ32、第二デコーダ33、アドレスバッファ34、制御回路35、電源36及び電圧パルス整形回路37”、38”の構成及び機能については、第五実施形態と同じである。
第七実施形態が第五実施形態と異なる点は、第五実施形態における電圧パルス生成/整形回路に代えて、電圧パルス整形回路37”、38”が接続されており、電圧パルスの生成が第一デコーダ32および第二デコーダ33内部で行われることにある。
第一デコーダ32は、制御信号を受けると、クロック同期して、複数の行線RL1〜RLnに供給する電圧信号を、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルス列として、所定の時刻に生成する。
電圧パルス整形回路37は、第一デコーダ32により生成された電圧パルス列の各パルスの、実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路37により整形された電圧パルス列は、複数の行線RL1〜RLnのそれぞれに供給される。
第二デコーダ33は、制御信号を受けると、クロック同期して、複数の列線CL1〜CLmに供給する電圧信号を、所定の大きさ(電圧値)及び所定の幅(持続時間)を有する電圧パルス列として、所定の時刻に生成する。
電圧パルス整形回路38は、第二デコーダ33により生成された電圧パルス列の各パルスの、実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路38により整形された電圧パルス列は、複数の列線CL1〜CLmのそれぞれに供給される。
B. 部分図
図26は、図25の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ31内において、四本の行線RL1,RL2,RL3,RL4は、第一方向に延び、四本の列線CL1,CL2,CL3,CL4は、第二方向に延びる。メモリセルは、行線RL1,RL2,RL3,RL4と列線CL1,CL2,CL3,CL4との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ31では、行線RL1,RL2,RL3,RL4及び列線CL1,CL2,CL3,CL4は、単なるラインアンドスペースのパターンであり、これら上下の導電線が延びる方向に直交する方向の合わせずれを考慮する必要はない。
従って、メモリセルアレイ31内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ32は、スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4から構成される。
スイッチ回路RSW1,RSW2,RSW3,RSW4及びアンド回路RAD1,RAD2,RAD3,RAD4は、例えば、CMOS回路から構成される。
アドレス信号RA1,RA2の値により、アンド回路RAD1,RAD2,RAD3,RAD4及びスイッチ回路RSW1,RSW2,RSW3,RSW4がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
但し、本実施形態では、スイッチ回路RSW1,RSW2,RSW3,RSW4はクロック同期して動作し、出力は直接所定の大きさ(電圧値)と所定の幅(持続時間)を有する電圧パルス列として、所定の時刻に生成される。
第二デコーダ33は、スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4から構成される。
スイッチ回路CSW1,CSW2,CSW3,CSW4及びアンド回路CAD1,CAD2,CAD3,CAD4は、例えば、CMOS回路から構成される。
アドレス信号CA1,CA2の値により、アンド回路CAD1,CAD2,CAD3,CAD4及びスイッチ回路CSW1,CSW2,CSW3,CSW4がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
但し、本実施形態では、スイッチ回路RSW1,RSW2,RSW3,RSW4はクロック同期して動作し、出力は直接所定の大きさ(電圧値)と所定の幅(持続時間)を有する電圧パルス列として、所定の時刻に生成される。
さらに、第七実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行うことを特徴とする。このため、図13に例示されている電圧パルス生成回路を特別に用意する必要はなく、図18あるいは図20に示されているように、行線と列線に同じ長さのパルスを供給する必要もない。デコーダの出力を直接パルス状に制御することにより、行線と列線で全く異なる長さの電圧パルスを用いることができるので、図27に示すタイミングチャートのような駆動が可能となる。
図27において、時刻t1で全ての列線CL1、CL2、CL3、CL4が”H”となり、アドレス列選択準備状態となる。続いて、時刻t2で選択列線CL2が”L”となり、列線CL2上のビットへのアクセス準備状態となる。この状態で、行線RL1、RL2、RL3、RL4の所望の線を、順次”H”とするパルスを出力することにより、列線CL2上の各交点へ書き込み操作を行うことができる。図27の例では、RL1、RL3、RL4とCL2の交点へ書き込み操作を行っている。
引き続き、時刻t3で選択列線CL2が”H”となり、再び、どの列線も選択されていない、アドレス列選択準備状態となる。続いて、時刻t4で選択列線CL3が”L”となり、列線CL3上のビットへのアクセス準備状態となる。この状態で、行線RL1、RL2、RL3、RL4の所望の線を、順次”H”とするパルスを出力することにより、列線CL3上の各交点へ書き込み操作を行うことができる。図27の例では、RL3、RL4とCL3の交点へ書き込み操作を行っている。
そして、時刻t5で全ての列線CL1、CL2、CL3、CL4が”L”となり、アクセス停止状態となる。
C. 効果
第七実施形態によれば、第五実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式(3)で与えられるVmaxがV0setを超えないように立ち上がり時間/立ち下がり時間T1を設定してやればよい。
また、電圧パルスの立ち上がり時間/立ち下がり時間T1を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
そして、本実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行っているため、行線と列線で全く異なる長さの電圧パルスを用いることができる。これにより、図27のタイミングチャートに例示したように、各交点のビットにアクセスする際に、その都度列線を充放電する必要がないので、書き込み時間の短縮や、消費電力の削減を図ることができる。
D. その他
第七実施形態においても、第五実施形態と同様の変更が可能である。
また、第七実施形態においては、一つの列線を選択し、この選択列線上の交点に順次アクセスした後、次の列線の選択へ移行したが、この順序は逆でも構わない。すなわち、一つの行線を選択し、次に順次列線を選択することにより、この選択行線上の交点に順次アクセスした後、次の行線の選択へ移行することも可能である。
4. 適用例
図22は、本発明の適用例としての抵抗変化メモリを示す斜視図である。
半導体基板(例えば、シリコン基板)51上に、CMOS回路を含むCMOS層52が形成される。CMOS層52上に、メモリセルを含むメモリセル層53が形成される。
また、54は、メモリセルアレイエリアを示し、55は、入出力(I/O)エリアを示している。周辺回路は、CMOS層52内に形成される。
CMOS回路は、メモリセルとの接続部を除き、メモリセル層53内の行線及び列線のピッチよりも広いピッチ、例えば、90nmデザインルールで形成する。メモリセルアレイエリアのサイズは、例えば、22μm×22μmであり、このエリア内に、例えば、512×512のメモリセル(行線と列線の交点)を形成する。
一つのメモリセルアレイエリア54は、ブロックと称され、複数のブロックがマトリックス状に配置される。
CMOS層52とメモリセル層53とは、スルーホールにより互いに接続される。
このような抵抗変化メモリでは、CMOS層52上にメモリセル層53を形成でき、メモリセル層53は、単層に限られず、複数層にすることができることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。
入出力エリア55内にはパッドが形成されており、アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。
メモリセルを構成する抵抗変化素子は、ZnMn、NiO、TiO、SrZrO、Pr0.7Ca0.3MnOのグループから選択される一つの材料から構成される。
抵抗変化素子に接する電極としては、TiN又はTaNが用いられる。また、抵抗変化素子に接する電極は、Pt、W、WN、NbがドープされたTiOであってもよい。
抵抗変化素子に直列接続されるダイオードは、シリコン単結晶により形成されるPN接合ダイオードであってもよいし、これに代えて、SiGe合金のPN接合ダイオード、ショットキーダイオードなどを用いてもよい。
例えば、抵抗変化素子が、厚さ15nmのZnMnから構成される場合、抵抗変化素子の一端は、TaNからなる電極を介して、Wからなる行線に接続し、他端は、TiNからなる電極を介して、シリコン基板内のPN接合ダイオードのP層(アノード層)に接続する。PN接合ダイオードのN層(カソード)は、TiNからなる電極を介して、Wからなる列線に接続する。
複数の行線のピッチ及び複数の列線のピッチは、それぞれ、44nm、即ち、線幅22nmのラインと22nmのスペースで構成する。抵抗変化素子の平面サイズは、例えば、22nm×22nmとする。
5. むすび
本発明によれば、書き込み時に非選択のメモリセルに対する誤書き込みが防止され、抵抗変化メモリの製造の容易化、高信頼性、及び、低コスト化を図れる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、抵抗変化素子を利用したReRAMなどの抵抗変化メモリに有効である。

Claims (18)

  1. 第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、選択された一本の行線と選択された一本の列線との交差部に配置されるメモリセルに対するデータ書き込み時に、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線を固定電位にする制御回路とを具備することを特徴とする抵抗変化メモリ。
  2. 前記制御回路は、前記選択された一本の行線に前記電圧パルス整形回路から出力される電圧パルスを印加し、前記選択された一本の列線を固定電位にすることを特徴とする請求項1に記載の抵抗変化メモリ。
  3. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち上げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  4. 前記制御回路は、全ての列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行い、その後に前記選択された一本の列線に対して電圧の立ち下げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  5. 前記制御回路は、前記非選択の複数本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  6. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち下げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  7. 前記制御回路は、前記選択された一本の行線に対して電圧の立ち下げを行った後に前記非選択の複数本の列線に対して電圧の立ち下げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  8. 前記制御回路は、前記選択された一本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行うことを特徴とする請求項2に記載の抵抗変化メモリ。
  9. 第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、データ書き込み時に、選択された一本の行線に前記電圧パルス生成回路から出力される電圧パルスを印加し、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧にする制御回路とを具備することを特徴とする抵抗変化メモリ。
  10. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち上げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  11. 前記制御回路は、全ての列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行い、その後に前記選択された一本の列線に対して電圧の立ち下げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  12. 前記制御回路は、前記非選択の複数本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  13. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち下げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  14. 前記制御回路は、前記選択された一本の行線に対して電圧の立ち下げを行った後に前記非選択の複数本の列線に対して電圧の立ち下げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  15. 前記制御回路は、前記選択された一本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行うことを特徴とする請求項9に記載の抵抗変化メモリ。
  16. 前記電圧パルス整形回路は、前記複数本の列線に共通に設けられることを特徴とする請求項1又は9に記載の抵抗変化メモリ。
  17. 前記電圧パルス整形回路は、前記複数本の列線の各々に一つずつ設けられることを特徴とする請求項1又は9に記載の抵抗変化メモリ。
  18. 前記電圧パルスの立ち上がり時間及び立ち下がり時間は、それぞれ、前記抵抗変化素子の高抵抗状態の抵抗値と前記ダイオードの接合容量の値との積よりも大きいことを特徴とする請求項1又は9に記載の抵抗変化メモリ。
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