JP5198573B2 - クロスポイント型抵抗変化メモリ - Google Patents

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Description

本発明は、抵抗変化素子を利用した抵抗変化メモリに関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンは、ますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。
メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。
従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種の半導体メモリが製造されているが、これらは、全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。
このため、これらのパターンを形成するリソグラフィ技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィ工程に係わるコストの上昇、即ち、製品コストの上昇要因となっている（例えば、応用物理 第６９巻 第１０号 ｐｐ１２３３−１２４０，２０００年，「半導体メモリ；ＤＲＡＭ」、 応用物理 第６９巻 第１２号 ｐｐ１４６２−１４６６，２０００年，「フラッシュメモリ，最近の話題」を参照）。
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化素子とによりメモリセルが構成されるＲｅＲＡＭ(Resistive Random Access Memory)と呼ばれるメモリが提案されている。
ＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。
そこで、本発明者もＲｅＲＡＭの開発を進め、実用化の際に重要となる、パルス駆動による高速書き込み動作について、実用レベルのメモリアレイを用いて検証を行った。その結果、書き込み動作を行う際に、書き込みの対象とならない非選択のメモリセルにデータが書き込まれてしまう、いわゆる誤書き込みが高い確率で発生することが判明した。
本発明では、抵抗変化メモリの誤書き込みの防止を図り、信頼性の向上を図る技術を提案する。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、選択された一本の行線と選択された一本の列線との交差部に配置されるメモリセルに対するデータ書き込み時に、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線を固定電位にする制御回路とを備える。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、データ書き込み時に、選択された一本の行線に前記電圧パルス生成回路から出力される電圧パルスを印加し、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧にする制御回路とを備える。
本発明によれば、抵抗変化メモリの誤書き込みの防止を図り、信頼性の向上を図ることができる。
図１は、第一実施形態の抵抗変化メモリを示す図である。 図２は、第一実施形態の抵抗変化メモリを示す図である。 図３は、第二実施形態の抵抗変化メモリを示す図である。 図４は、第二実施形態の抵抗変化メモリを示す図である。 図５は、第三実施形態の抵抗変化メモリを示す図である。 図６は、第三実施形態の抵抗変化メモリを示す図である。 図７は、第四実施形態の抵抗変化メモリを示す図である。 図８は、第四実施形態の抵抗変化メモリを示す図である。 図９は、第五実施形態の抵抗変化メモリを示す図である。 図１０は、第五実施形態の抵抗変化メモリを示す図である。 図１１は、第六実施形態の抵抗変化メモリを示す図である。 図１２は、第六実施形態の抵抗変化メモリを示す図である。 図１３は、電圧パルス生成回路の例を示す図である。 図１４は、電圧パルス整形回路の例を示す図である。 図１５は、電圧パルス整形回路の例を示す図である。 図１６は、誤書き込みのメカニズムを説明する図である。 図１７は、誤書き込みのメカニズムを説明する図である。 図１８は、書き込み時の等価回路を示す図である。 図１９は、書き込み時の等価回路を示す図である。 図２０は、書き込み時の等価回路を示す図である。 図２１は、書き込み時の等価回路を示す図である。 図２２は、適用例を示す図である。 図２３は、抵抗変化素子に印加される電圧を示す図である。 図２４は、抵抗変化素子に印加される電圧を示す図である。 図２５は、第七実施形態の抵抗変化メモリを示す図である。 図２６は、第七実施形態の抵抗変化メモリを示す図である。 図２７は、書き込み時のタイミングチャートの例を示す図である。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明は、互いに交差する行線と列線との交差部にメモリセルが配置されるいわゆるクロスポイント型抵抗変化メモリを対象とする。このような抵抗変化メモリでは、読み出し／書き込み時に発生する回り込み電流(sneak current)に起因するディスターブやセンス感度の低下などの問題を防止するために、抵抗変化素子に直列に非オーミック素子であるダイオード接続することが一般的に行われる。
しかし、このような対策を施しても、実用レベルでのパルス駆動による高速書き込みにおいては、非選択のメモリセルに対して誤書き込みが発生するモードが存在する。
この誤書き込みのメカニズムについては、後に詳述するが、結論のみをここで述べると、選択された一本の行線及び非選択の複数本の列線に電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧（例えば、接地電圧）に固定したとき、非選択の複数本の行線と非選択の複数本の列線との交差部に配置されるダイオードは、逆バイアス状態になり、コンデンサと等価になる。
このため、電圧パルス生成回路から出力される、実効立ち上がり時間及び実効立ち下がり時間が短い電圧パルスを非選択の複数本の列線に印加すると、非選択の複数本の列線の各々に接続される非選択のメモリセルの抵抗変化素子に非常に高い電圧が印加される。これが誤書き込みの原因となる。
本発明者は、このような誤書き込みのメカニズムを考慮し、クロスポイント型抵抗変化メモリにおいて、書き込み時に電圧パルス生成回路から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする電圧パルス整形回路を設け、さらに、電圧パルス整形回路により波形整形された電圧パルスを、非選択の複数本の列線に印加する技術について提案する。
このように、少なくとも、非選択の複数本の列線に印加する電圧パルスの立ち上がり波形及び立ち下がり波形を緩やかにすることにより、書き込み時における非選択のメモリセルの誤書き込みを完全に防止でき、信頼性の向上を図ることができる。
ここで、本明細書では行線及び列線を以下のように定義する。
行線とは、メモリセルを構成するダイオードのアノード側に接続される導電線のことであり、列線とは、メモリセルを構成するダイオードのカソード側に接続される導電線のことである。
また、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を以下のように定義する。
実効立ち上がり時間とは、電圧パルスの電圧値が、最小値に最小値と最大値との電圧差の１０％を足した値になった時点から、最大値から最小値と最大値との電圧差の１０％を引いた値になった時点までの時間のことである。
実効立ち下がり時間とは、電圧パルスの電圧値が、最大値から最小値と最大値との電圧差の１０％を引いた値になった時点から、最小値に最小値と最大値との電圧差の１０％を足した値になった時点までの時間のことである。
また、データ書き込み時を以下のように定義する。
データ書き込み時とは、所定のバイアス関係により実際にデータ書き込みを行っている書き込み期間、その書き込み期間の前の準備期間、及び、その書き込み期間の後の終了期間のうちの少なくとも１つを指すものとする。
例えば、書き込み期間では、所定のバイアス関係として、選択された一本の行線及び非選択の複数本の列線が高電圧（最大値）になり、非選択の複数本の行線及び選択された一本の列線が低電圧（固定電圧）になる。
この場合、非選択の複数本の行線と非選択の複数本の列線との間の複数のダイオードに逆バイアスが印加される。
また、準備期間では、選択された一本の行線及び非選択の複数本の列線に対して電圧の立ち上げを行う。そのタイミングは、以下の３通りである。
１． 選択された一本の行線及び非選択の複数本の列線に対して同時に電圧の立ち上げを行う。
２． 全ての列線に対して電圧の立ち上げを行った後に選択された一本の行線に対して電圧の立ち上げを行い、その後に選択された一本の列線に対して電圧の立ち下げを行う。
３． 非選択の複数本の列線に対して電圧の立ち上げを行った後に選択された一本の行線に対して電圧の立ち上げを行う。
上記２．及び上記３．の場合、行線と列線との間のダイオードに逆バイアスが一時的に印加されるモードが発生する。
また、終了期間では、選択された一本の行線及び非選択の複数本の列線に対して電圧の立ち下げを行う。そのタイミングは、以下の３通りである。
１． 選択された一本の行線及び非選択の複数本の列線に対して同時に電圧の立ち下げを行う。
２． 選択された一本の行線に対して電圧の立ち下げを行った後に非選択の複数本の列線に対して電圧の立ち下げを行う。
３． 選択された一本の列線に対して電圧の立ち上げを行った後に、選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行う。
上記２．及び上記３．の場合、行線と列線との間のダイオードに逆バイアスが一時的に印加されるモードが発生する。
尚、選択された一本の行線に与える電圧パルスの波形と非選択の複数本の列線に電圧パルスの波形とは、同じであってもよいし、異なっていてもよい。
２． 誤書き込みのメカニズム
まず、本発明が対象とする誤書き込みのメカニズムについて説明する。
図１６は、クロスポイント型抵抗変化メモリのメモリセルアレイを示している。
メモリセルは、一本の行線と一本の列線との間に直列接続される抵抗変化素子ＲＥとダイオードＤとから構成される。複数本の行線の各々は、第一方向に延び、ダイオードＤのアノード側に配置される抵抗変化素子ＲＥに接続される。複数本の列線の各々は、第一方向に交差する第二方向に延び、ダイオードＤのカソード側に接続される。
抵抗変化素子ＲＥは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態の二つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
このような抵抗変化素子ＲＥは、ある一定値以上の電圧が印加されたときに、高抵抗状態から低抵抗状態への遷移（セット）が発生する性質を有し、ある一定値以上の電流が流れたときに、低抵抗状態から高抵抗状態への遷移（リセット）が発生する性質を有する。
ここで、行線ＲＬ３と列線ＣＬ２との交差部に配置されるメモリセルＭ（ｓｅｌ）に対して書き込みを実行する場合を考える。書き込みとは、抵抗変化素子ＲＥを高抵抗状態から低抵抗状態へ遷移させること、即ち、セット動作を意味するものとする。
選択された一つのメモリセルＭ（ｓｅｌ）以外の残りの全てのメモリセルは、非選択のメモリセルＭ（ｕｎｓｅｌ）となる。
選択された一本の行線ＲＬ３及び非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖを印加し、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４及び選択された一本の列線ＣＬ２を固定電圧（例えば、接地電圧）に固定する。
この場合、選択されたメモリセルＭ（ｓｅｌ）では、ダイオードＤが順バイアス状態になり、抵抗変化素子ＲＥには、ある一定値以上の電圧が印加され、かつ、十分に大きな電流がながれる。従って、抵抗変化素子ＲＥは、高抵抗状態から低抵抗状態に遷移する。
また、選択された一本の行線ＲＬ３と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルＭ（ｕｎｓｅｌ）では、これら行線ＲＬ３及び列線ＣＬ１，ＣＬ３，ＣＬ４にそれぞれ電圧パルス＋Ｖが印加される。従って、抵抗変化素子ＲＥに電圧が印加されることはなく、抵抗変化素子ＲＥの状態は、変化しない。
同様に、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と選択された一本の列線ＣＬ２との交差部に配置される非選択のメモリセルＭ（ｕｎｓｅｌ）では、これら行線ＲＬ１，ＲＬ２，ＲＬ４及び列線ＣＬ２にそれぞれ固定電圧が印加されるため、抵抗変化素子ＲＥの状態は、変化しない。
さらに、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルＭ（ｕｎｓｅｌ）では、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４に固定電圧、非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４に電圧パルス＋Ｖが印加される。しかし、ダイオードＤが逆バイアス状態になるため、ダイオードＤは、コンデンサに等価となり、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に発生する電圧のうちのほとんどがダイオードＤに印加される。従って、抵抗変化素子ＲＥには、ある一定値未満の電圧が印加され、抵抗変化素子ＲＥの状態は、変化しない。
尚、電圧パルスの電圧値（最大値）＋Ｖと固定電圧の電圧値との関係は、電圧パルス＋Ｖが固定電圧よりも高い関係にあれば、両者の値に制限はない。通常は、電圧パルス＋Ｖをプラス電圧に設定するため、このときは、固定電圧は、接地電圧（０Ｖ）とするのが好ましい。
書き込み（セット動作）に必要な電圧をＶｓｅｔとし、消去（リセット動作）に必要な電圧をＶｒｅｓｅｔとし、読み出しに必要な電圧をＶｒｅａｄとすると、これら電圧の間の関係は、Ｖｒｅａｄ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔとなる。
クロスポイント型抵抗変化メモリでは、以上のような原理により、セル間干渉を防止しつつ、選択されたメモリセルＭ（ｓｅｌ）のみに対して、読み出し／書き込み／消去を実行することを理想とする。
ところが、本発明者は、図１６に示すアレイ構成の抵抗変化メモリに対して、実用的な速度でのパルス駆動による書き込み（セット動作）を試みたところ、高い確率で、非選択のメモリセルＭ（ｕｎｓｅｌ）が高抵抗状態から低抵抗状態に遷移してしまう誤書き込みが発生することが確認された。
さらに、本発明者による詳細な解析の結果、以下に説明するような誤書き込みのメカニズムが存在することが明らかとなった。
図１６に示すように、書き込み時において、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルＭ（ｕｎｓｅｌ）のダイオードＤは、逆バイアス状態になる。
逆バイアス状態のダイオードは、電気的には、接合容量Ｃｄを持つコンデンサに等価となるため、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルＭ（ｕｎｓｅｌ）の等価回路は、図１７に示すように、接合容量Ｃｄを持つコンデンサＣと抵抗値Ｒｍを持つ抵抗変化素子ＲＥとの直列回路となる。
デバイスシミュレータによる解析の結果、接合容量Ｃｄは、約１×１０−１８Ｆであることが判明した。また、抵抗変化素子ＲＥの高抵抗状態の抵抗値Ｒｍ−ｈｉｇｈは、約５ＧΩであることが実測されている。
このような状況の下で、非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４に、例えば、図２３に示すように、１ｎｓｅｃ以下の実効立ち上がり時間及び実効立ち下がり時間を持つ急峻な電圧パルスを印加すると、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に印加される電圧Ｖ０に対して、抵抗変化素子ＲＥには、電圧Ｖｍが印加される。
図２３から明らかなように、電圧Ｖｍの最大値は、電圧Ｖ０の約９０％に達する。
ここで、書き込み時を想定すると、書き込み（セット動作）に必要な電圧Ｖｓｅｔは、抵抗変化素子ＲＥが高抵抗状態から低抵抗状態へ遷移する電圧Ｖ０ｓｅｔに、ダイオードのオン電圧Ｖｄｏｎを加えた値（Ｖ０ｓｅｔ＋Ｖｄｏｎ）以上になる。
また、電圧ばらつきを考慮すると、書き込みに必要な電圧Ｖｓｅｔには、回路動作に支障が生じないように、Ｖｓｅｔの１０％程度の値＋αの電圧を上乗せし、Ｖｓｅｔ＝（Ｖ０ｓｅｔ＋Ｖｄｏｎ＋α）にする必要がある。
このＶｓｅｔが、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に印加される電圧Ｖ０になる。
しかし、Ｖ０の９０％、即ち、（Ｖ０ｓｅｔ＋Ｖｄｏｎ＋α）の９０％は、Ｖ０ｓｅｔ以上になる。これは、図１７の抵抗変化素子ＲＥに印加される電圧Ｖｍが、Ｖ０ｓｅｔ以上になることを意味する。
従って、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との交差部に配置される非選択のメモリセルに対して、抵抗変化素子ＲＥが高抵抗状態から低抵抗状態に遷移する誤書き込みが発生する。
これが、誤書き込み発生のメカニズムである。
ここで、Ｖｓｅｔの値を小さくすることは難しい。従って、この誤書き込みを防止するためには、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くして、抵抗変化素子ＲＥに一時的に高い電圧が印加されないようにすることが有効である。
例えば、非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４に、図２４に示すように、数ｎｓｅｃ〜数十ｎｓｅｃ（例えば、約２０ｎｓｅｃ）の実効立ち上がり時間及び実効立ち下がり時間を持つ緩やかな電圧パルスを印加すると、非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４と非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４との間に印加される電圧Ｖ０に対して、抵抗変化素子ＲＥには、電圧Ｖ０の約２５％となる電圧Ｖｍが印加される。
Ｖｍは、Ｖ０の約２５％であるため、Ｖ０を（Ｖ０ｓｅｔ＋Ｖｄｏｎ＋α）に設定したとしても、上述のような誤書き込みモードが発生することはない。
３． 実施形態
(1) 第一実施形態
Ａ． 全体図
図１は、本発明の第一実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ１１の第一方向の一端側には、第一デコーダ１２が配置され、メモリセルアレイ１１の第一方向に交差する第二方向の一端側には、第二デコーダ１３が配置される。複数の行線ＲＬ１〜ＲＬｎ（ｎは２以上の自然数）は、第一デコーダ１２から第一方向に向かって延びる。複数の列線ＣＬ１〜ＣＬｍ（ｍは２以上の自然数）は、第二デコーダ１３から第二方向に向かって延びる。
アドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ１４に入力される。アドレス信号の一部は、アドレスバッファ１４から第一デコーダ１２に入力され、アドレス信号の他の一部は、アドレスバッファ１４から第二デコーダ１３に入力される。
第一デコーダ１２は、アドレス信号に基づいて、複数の行線ＲＬ１〜ＲＬｎのうちの一本を選択する。また、第二デコーダ１３は、アドレス信号に基づいて、複数の列線ＣＬ１〜ＣＬｍのうちの一本を選択する。
制御回路１５は、書き込み（セット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを出力する。
電圧パルス生成回路１６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
電圧パルス生成回路１６は、例えば、図１３に示すような論理回路により構成される。図１３において、入力信号ＩＮが制御信号ＣＮＴに相当する。入力信号ＩＮが“Ｌ（ｌｏｗ）”から“Ｈ（ｈｉｇｈ）”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号ＯＵＴとして出力される。
電圧パルス生成回路１６により生成された電圧パルスは、電圧パルス整形回路１７に入力される。
電圧パルス整形回路１７は、電圧パルスの波形整形を行う。具体的には、電圧パルス整形回路１７は、電圧パルス生成回路１６から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路１７は、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くするという目的から、例えば、図１４及び図１５に示すようなＣＲ回路（時定数回路）から構成される。Ｃ（容量）は、コンデンサにより構成され、Ｒ（抵抗）は、抵抗素子又はＭＯＳトランジスタ（オン抵抗）などの電流制限素子により構成される。
電圧パルス整形回路１７により波形整形された電圧パルスは、第一デコーダ１２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス整形回路１７により波形整形された電圧パルスは、第二デコーダ１３を経由して、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
Ｂ． 部分図
図２は、図１の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ１１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ１１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ１１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ１２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ１により、行線ＲＬ１がパルス整形回路１７に電気的に接続される。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ２，ＲＬ３，ＲＬ４が固定電圧（ここでは、接地電圧）に固定される。
アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ２により、行線ＲＬ２がパルス整形回路１７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ１，ＲＬ３，ＲＬ４が固定電圧に固定される。
アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ３により、行線ＲＬ３がパルス整形回路１７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４により、行線ＲＬ１，ＲＬ２，ＲＬ４が固定電圧に固定される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ４により、行線ＲＬ４がパルス整形回路１７に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３により、行線ＲＬ１，ＲＬ２，ＲＬ３が固定電圧に固定される。
第二デコーダ１３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ１により、列線ＣＬ１が固定電圧（ここでは、接地電圧）に固定される。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ２，ＣＬ３，ＣＬ４がパルス整形回路１７に電気的に接続される。
アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ２により、列線ＣＬ２が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ１，ＣＬ３，ＣＬ４がパルス整形回路１７に電気的に接続される。
アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ３により、列線ＣＬ３が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４により、列線ＣＬ１，ＣＬ２，ＣＬ４がパルス整形回路１７に電気的に接続される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ４により、列線ＣＬ４が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３により、列線ＣＬ１，ＣＬ２，ＣＬ３がパルス整形回路１７に電気的に接続される。
Ｃ． 効果
第一実施形態の効果について説明する。
図１８は、書き込み時のメモリセルアレイの等価回路を示している。
ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、行線であり、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、列線である。
選択された一本の行線ＲＬ３及び非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４には、電圧パルス整形回路１７から出力される電圧パルスが印加される。非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４及び選択された一本の列線ＣＬ２は、固定電圧、例えば、接地電圧に設定される。
選択されたメモリセルＭ（ｓｅｌ）では、ダイオードに順バイアスが印加されるため、抵抗変化素子に大きな電圧が印加され、書き込みが行われる。
この状態において、非選択のメモリセルＭ（ｕｎｓｅｌ）では、図１９に示すように、ダイオードに逆バイアスが印加されるため、ダイオードは、接合容量Ｃｄを持つコンデンサＣと等価になる。
ここで、図１８及び図１９において、電圧パルス整形回路１７内の電流制限素子Ｒは、抵抗値Ｒａを有し、コンデンサＣは、静電容量Ｃａを有するものとする。また、非選択のメモリセルＭ（ｕｎｓｅｌ）内の抵抗変化素子ＲＥは、抵抗値Ｒｍを有し、コンデンサ（ダイオード）Ｃは、接合容量Ｃｄを有するものとする。
また、電圧パルス整形回路から出力される電圧パルスは、立ち上がり時間又は立ち下がり時間がＴ１で、最大電圧値がＶｆであるものとする。
この時、電流及び電圧に関する微分方程式を解くと、抵抗変化素子ＲＥ（抵抗値Ｒｍ）の両端に印加される電圧Ｖｍの時刻ｔでの値は、
ｔ＜Ｔ１のときは、
Figure 0005198573
により与えられ、
ｔ＞Ｔ１のときは、
Figure 0005198573
により与えられる。
Ｔ１を２０ｎｓｅｃとし、ダイオードの接合容量Ｃｄを１×１０−１８Ｆとし、抵抗変化素子の抵抗値（高抵抗状態の抵抗値）Ｒｍを５ＧΩとすると、図２４に示すように、抵抗変化素子Ｒｍに印加される電圧Ｖｍの最大値は、Ｖ０の最大値の２５％以下に抑制することができる。
その結果、Ｖ０をＶｓｅｔ（＝Ｖ０ｓｅｔ＋Ｖｄｏｎ＋α）としても、Ｖｍの最大値がＶ０ｓｅｔを超えることは無くなり、非選択のメモリセル内の抵抗変化素子が高抵抗状態から低抵抗状態に遷移するという誤書き込みを防止できる。
また、式（１）及び式（２）から分かるように、抵抗変化素子に印加される電圧Ｖｍの最大値Ｖｍａｘは、
Figure 0005198573
により与えられる。
従って、式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやれば、本発明の効果を享受することができる。
式（３）から明らかなように、Ｖｍａｘを決定する重要なパラメータは、パルスの立ち上がり時間Ｔ１と、抵抗変化素子の抵抗値Ｒｍ及びダイオードの接合容量Ｃｄの積との比である。この比をｘとおくと、Ｖｍａｘ／Ｖｆ＝（１−ｅｘｐ（−ｘ））／ｘとなる。
右辺は、ｘ＝０のときに１となる単調減少関数であり、ｘ＞１のときに０．６３よりも小さくなり、Ｖｍａｘを減少させる効果がある。
即ち、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくすれば、上述の比ｘが１よりも大きくなるので、本発明の効果が発揮される。
ここで、電圧パルスの最小値及び最大値が一定（直線）であり、かつ、最小値から最大値に直線的に変化する波形を考えると、最小値から最大値に変化するまでの立ち上がり時間／立ち下がり時間Ｔ１と、本発明の定義による実効立ち上がり時間／実効立ち下がり時間Ｔｉとは、Ｔｉ＝０．８×Ｔ１の関係を有する。
また、式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように実効立ち上がり時間Ｔｉを実現するためのＣａ及びＲａの値としては、例えば、以下のようになる。
Ｔ１が２０ｎｓｅｃのときは、ＣａＲａ＝７．２８ｎｓｅｃとなるため、Ｃａ＝１ｐＦとすると、Ｒａは、７．２８ｋΩ以上に設定する。Ｔ１が１０ｎｓｅｃのときは、ＣａＲａ＝３．６４ｎｓｅｃとなるため、Ｃａ＝１ｐＦとすると、Ｒａは、３．６４ｋΩ以上に設定する。
これは、式（１）より、実効立ち上がり時間Ｔｉ＝（ｌｎ９）×（ＣａＲａ）の関係が導かれ、Ｔｉ＝０．８×Ｔ１の関係があることから、ＣａＲａ＝０．８／（ｌｎ９）×Ｔ１の関係式が成り立つことから導くことができる。
Ｄ． その他
第一実施形態において、電圧パルス整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、ＰチャネルＭＯＳＦＥＴは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、書き込み後に、コンデンサに充電された電荷を、ＰチャネルＭＯＳＦＥＴを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス整形回路は、複数本の行線側及び複数本の列線側に共通に一つだけ設けてもよいし、これに代えて、複数本の行線側に対して一つ設け、かつ、複数本の列線側に対して一つ設けてもよい。
さらに、電圧パルス整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(2) 第二実施形態
第二実施形態は、第一実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第二実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
Ａ． 全体図
図３は、本発明の第二実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ１１、第一デコーダ１２、第二デコーダ１３、アドレスバッファ１４、制御回路１５、電圧パルス生成回路１６及び電圧パルス整形回路１７の構成及び機能については、第一実施形態と同じである。
第二実施形態が第一実施形態と異なる点は、電圧パルス生成回路１６により生成された電圧パルスが、第一デコーダ１２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路１６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。電圧パルス整形回路１７は、電圧パルス生成回路１６から出力される電圧パルスの立ち上がり時間及び立ち下がり時間を長くする。
電圧パルス生成回路１６により生成された電圧パルスは、第一デコーダ１２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス整形回路１７により波形整形された電圧パルスは、第二デコーダ１３を経由して、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
Ｂ． 部分図
図４は、図３の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ１１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ１１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ１１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ１２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２の値により、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４及びスイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４がどのように動作するかについては、第一実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ１３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２の値により、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４及びスイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４がどのように動作するかについては、第一実施形態と同じであるため、ここでは、その説明を省略する。
Ｃ． 効果
第二実施形態によれば、第一実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやればよい。
また、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
Ｄ． その他
第二実施形態においても、第一実施形態と同様の変更が可能である。
第二実施形態では、選択された一本の行線に印加される電圧パルスの実効立ち上がり時間／実効立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間／実効立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流(sneak current)が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第一実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第二実施形態を採用するのが好ましい。
(3) 第三実施形態
第三実施の形態は、第一実施形態と比べると、電圧パルス整形回路の位置に特徴を有する。この実施形態では、電圧パルス整形回路をメモリセルアレイ１１に隣接して配置することにより、波形整形された電圧パルスの伝送距離を短くし、その電圧パルスの波形の変形を防止し、メモリ動作の安定化を図る。
Ａ． 全体図
図５は、本発明の第三実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ２１の第一方向の一端側には、第一デコーダ２２が配置され、メモリセルアレイ２１の第一方向に交差する第二方向の一端側には、第二デコーダ２３が配置される。複数の行線ＲＬ１〜ＲＬｎ（ｎは２以上の自然数）は、第一デコーダ２２から第一方向に向かって延びる。複数の列線ＣＬ１〜ＣＬｍ（ｍは２以上の自然数）は、第二デコーダ２３から第二方向に向かって延びる。
アドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ２４に入力される。アドレス信号の一部は、アドレスバッファ２４から第一デコーダ２２に入力され、アドレス信号の他の一部は、アドレスバッファ２４から第二デコーダ２３に入力される。
第一デコーダ２２は、アドレス信号に基づいて、複数の行線ＲＬ１〜ＲＬｎのうちの一本を選択する。また、第二デコーダ２３は、アドレス信号に基づいて、複数の列線ＣＬ１〜ＣＬｍのうちの一本を選択する。
制御回路２５は、書き込み（セット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを出力する。
電圧パルス生成回路２６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
電圧パルス生成回路２６は、例えば、図１３に示すような論理回路により構成される。図１３において、入力信号ＩＮが制御信号ＣＮＴに相当する。入力信号ＩＮが“Ｌ（ｌｏｗ）”から“Ｈ（ｈｉｇｈ）”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号ＯＵＴとして出力される。
電圧パルス生成回路２６により生成された電圧パルスは、第一デコーダ２２を介して電圧パルス整形回路２７に入力される。また、電圧パルス生成回路２６により生成された電圧パルスは、第二デコーダ２３を介して電圧パルス整形回路２８に入力される。
電圧パルス整形回路２７，２８は、電圧パルスの波形整形を行う。具体的には、電圧パルス整形回路２７，２８は、電圧パルス生成回路２６から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路２７，２８は、電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くするという目的から、例えば、図１４及び図１５に示すようなＣＲ回路（時定数回路）から構成される。Ｃ（容量）は、コンデンサにより構成され、Ｒ（抵抗）は、抵抗素子又はＭＯＳトランジスタ（オン抵抗）などの電流制限素子により構成される。
電圧パルス整形回路２７により波形整形された電圧パルスは、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス整形回路２８により波形整形された電圧パルスは、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
尚、電圧パルス整形回路２７としては、図１４又は図１５に示す電圧パルス整形回路が複数の行線ＲＬ１〜ＲＬｎの各々に１つずつ接続されているのが好ましい。
この場合、電圧パルス生成回路２６から出力される電圧パルスは、第一デコーダ２２により選択された１本の行線に対応する電圧パルス整形回路に与えられるため、選択された１本の行線に波形整形された電圧パルスを供給することができる。
同様に、電圧パルス整形回路２８としても、図１４又は図１５に示す電圧パルス整形回路が複数の列線ＣＬ１〜ＣＬｍの各々に１つずつ接続されているのが好ましい。
この場合、電圧パルス生成回路２６から出力される電圧パルスは、第二デコーダ２３により選択された１本の列線を除く残りの全ての列線に対応する複数の電圧パルス整形回路に与えられるため、非選択の複数本の列線に波形整形された電圧パルスを供給することができる。
Ｂ． 部分図
図６は、図５の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ２１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ２１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ２１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ２２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ１により、行線ＲＬ１がパルス生成回路２６に電気的に接続される。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ２，ＲＬ３，ＲＬ４が固定電圧（ここでは、接地電圧）に固定される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、行線ＲＬ１に接続される電圧パルス整形回路により波形整形された後に、行線ＲＬ１に供給される。
アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ２により、行線ＲＬ２がパルス生成回路２６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ１，ＲＬ３，ＲＬ４が固定電圧に固定される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、行線ＲＬ２に接続される電圧パルス整形回路により波形整形された後に、行線ＲＬ２に供給される。
アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ３により、行線ＲＬ３がパルス生成回路２６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４により、行線ＲＬ１，ＲＬ２，ＲＬ４が固定電圧に固定される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、行線ＲＬ３に接続される電圧パルス整形回路により波形整形された後に、行線ＲＬ３に供給される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ４により、行線ＲＬ４がパルス生成回路２６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３により、行線ＲＬ１，ＲＬ２，ＲＬ３が固定電圧に固定される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、行線ＲＬ４に接続される電圧パルス整形回路により波形整形された後に、行線ＲＬ４に供給される。
第二デコーダ２３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ１により、列線ＣＬ１が固定電圧（ここでは、接地電圧）に固定される。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ２，ＣＬ３，ＣＬ４がパルス生成回路２６に電気的に接続される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、列線ＣＬ２，ＣＬ３，ＣＬ４に接続される電圧パルス整形回路により波形整形された後に、列線ＣＬ２，ＣＬ３，ＣＬ４に供給される。
アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ２により、列線ＣＬ２が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ１，ＣＬ３，ＣＬ４がパルス生成回路２６に電気的に接続される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、列線ＣＬ１，ＣＬ３，ＣＬ４に接続される電圧パルス整形回路により波形整形された後に、列線ＣＬ１，ＣＬ３，ＣＬ４に供給される。
アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ３により、列線ＣＬ３が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４により、列線ＣＬ１，ＣＬ２，ＣＬ４がパルス生成回路２６に電気的に接続される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、列線ＣＬ１，ＣＬ２，ＣＬ４に接続される電圧パルス整形回路により波形整形された後に、列線ＣＬ１，ＣＬ２，ＣＬ４に供給される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ４により、列線ＣＬ４が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３により、列線ＣＬ１，ＣＬ２，ＣＬ３がパルス生成回路２６に電気的に接続される。
従って、電圧パルス生成回路２６から出力される電圧パルスは、列線ＣＬ１，ＣＬ２，ＣＬ３に接続される電圧パルス整形回路により波形整形された後に、列線ＣＬ１，ＣＬ２，ＣＬ３に供給される。
Ｃ． 効果
第三実施形態の効果について説明する。
図２０は、書き込み時のメモリセルアレイの等価回路を示している。
ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、行線であり、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、列線である。
選択された一本の行線ＲＬ３には、行線ＲＬ３に直接接続される電圧パルス整形回路２７により波形整形された電圧パルスが印加され、非選択の複数本の列線ＣＬ１，ＣＬ３，ＣＬ４には、列線ＣＬ１，ＣＬ３，ＣＬ４に直接接続される電圧パルス整形回路２８により波形整形された電圧パルスが印加される。
非選択の複数本の行線ＲＬ１，ＲＬ２，ＲＬ４及び選択された一本の列線ＣＬ２は、固定電圧、例えば、接地電圧に設定される。
選択されたメモリセルＭ（ｓｅｌ）では、ダイオードに順バイアスが印加されるため、抵抗変化素子に大きな電圧が印加され、書き込みが行われる。
この状態において、非選択のメモリセルＭ（ｕｎｓｅｌ）では、図２１に示すように、ダイオードに逆バイアスが印加されるため、ダイオードは、接合容量Ｃｄを持つコンデンサＣと等価になる。
ここで、図２０及び図２１において、電圧パルス整形回路２８内の電流制限素子Ｒは、抵抗値Ｒａを有し、コンデンサＣは、静電容量Ｃａを有するものとする。また、非選択のメモリセルＭ（ｕｎｓｅｌ）内の抵抗変化素子ＲＥは、抵抗値Ｒｍを有し、コンデンサ（ダイオード）Ｃは、接合容量Ｃｄを有するものとする。
また、電圧パルス整形回路から出力される電圧パルスは、立ち上がり時間又は立ち下がり時間がＴ１で、最大電圧値がＶｆであるものとする。
この時、電流及び電圧に関する微分方程式を解くと、抵抗変化素子ＲＥ（抵抗値Ｒｍ）の両端に印加される電圧Ｖｍの時刻ｔでの値は、
ｔ＜Ｔ１のときは、
Figure 0005198573
により与えられ、
ｔ＞Ｔ１のときは、
Figure 0005198573
により与えられる。
Ｔ１を２０ｎｓｅｃとし、ダイオードの接合容量Ｃｄを１×１０−１８Ｆとし、抵抗変化素子の抵抗値（高抵抗状態の抵抗値）Ｒｍを５ＧΩとすると、図２４に示すように、抵抗変化素子Ｒｍに印加される電圧Ｖｍの最大値は、Ｖ０の最大値の２５％以下に抑制することができる。
その結果、Ｖ０をＶｓｅｔ（＝Ｖ０ｓｅｔ＋Ｖｄｏｎ＋α）としても、Ｖｍの最大値がＶ０ｓｅｔを超えることは無くなり、非選択のメモリセル内の抵抗変化素子が高抵抗状態から低抵抗状態に遷移するという誤書き込みを防止できる。
また、式（４）及び式（５）から分かるように、抵抗変化素子に印加される電圧Ｖｍの最大値Ｖｍａｘは、
Figure 0005198573
により与えられる。
従って、式（６）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやれば、本発明の効果を享受することができる。
式（６）から明らかなように、Ｖｍａｘを決定する重要なパラメータは、パルスの立ち上がり時間Ｔ１と、抵抗変化素子の抵抗値Ｒｍ及びダイオードの接合容量Ｃｄの積との比である。この比をｘとおくと、Ｖｍａｘ／Ｖｆ＝（１−ｅｘｐ（−ｘ））／ｘとなる。
右辺は、ｘ＝０のときに１となる単調減少関数であり、ｘ＞１のときに０．６３よりも小さくなり、Ｖｍａｘを減少させる効果がある。
即ち、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくすれば、上述の比ｘが１よりも大きくなるので、本発明の効果が発揮される。
ここで、電圧パルスの最小値及び最大値が一定（直線）であり、かつ、最小値から最大値に直線的に変化する波形を考えると、最小値から最大値に変化するまでの立ち上がり時間／立ち下がり時間Ｔ１と、本発明の定義による実効立ち上がり時間／実効立ち下がり時間Ｔｉとは、Ｔｉ＝０．８×Ｔ１の関係を有する。
また、式（６）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように実効立ち上がり時間Ｔｉを実現するためのＣａ及びＲａの値としては、例えば、以下のようになる。
Ｔ１が２０ｎｓｅｃのときは、ＣａＲａ＝７．２８ｎｓｅｃとなるため、Ｃａ＝１ｐＦとすると、Ｒａは、７．２８ｋΩ以上に設定する。Ｔ１が１０ｎｓｅｃのときは、ＣａＲａ＝３．６４ｎｓｅｃとなるため、Ｃａ＝１ｐＦとすると、Ｒａは、３．６４ｋΩ以上に設定する。
これは、式（４）より、実効立ち上がり時間Ｔｉ＝（ｌｎ９）×（ＣａＲａ）の関係が導かれ、Ｔｉ＝０．８×Ｔ１の関係があることから、ＣａＲａ＝０．８／（ｌｎ９）×Ｔ１の関係式が成り立つことから導くことができる。
Ｄ． その他
第三実施形態において、電圧パルス整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、ＰチャネルＭＯＳＦＥＴは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、書き込み後に、コンデンサに充電された電荷を、ＰチャネルＭＯＳＦＥＴを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(4) 第四実施形態
第四実施形態は、第三実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第四実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
Ａ． 全体図
図７は、本発明の第四実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ２１、第一デコーダ２２、第二デコーダ２３、アドレスバッファ２４、制御回路２５、電圧パルス生成回路２６及び電圧パルス整形回路２８の構成及び機能については、第三実施形態と同じである。
第四実施形態が第三実施形態と異なる点は、第三実施形態における複数の行線ＲＬ１〜ＲＬｎに接続される電圧パルス整形回路が存在せず、電圧パルス生成回路２６により生成された電圧パルスが、第一デコーダ２２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路２６は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
電圧パルス生成回路２６により生成された電圧パルスは、第一デコーダ２２を経由して、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。
電圧パルス生成回路２６により生成された電圧パルスは、第二デコーダ２３を経由して、複数の列線ＣＬ１〜ＣＬｍのうち、選択された一本の列線を除く残りの非選択の複数本の列線に接続される電圧パルス整形回路２８に供給される。
電圧パルス整形回路２８は、電圧パルス生成回路２６から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路２８により波形整形された電圧パルスは、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
Ｂ． 部分図
図８は、図７の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ２１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ２１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ２１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ２２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２の値により、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４及びスイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４がどのように動作するかについては、第三実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ２３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２の値により、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４及びスイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４がどのように動作するかについては、第三実施形態と同じであるため、ここでは、その説明を省略する。
Ｃ． 効果
第四実施形態によれば、第三実施形態と同様に、誤書き込みを防止できる。
即ち、第三実施形態の式（６）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやればよい。
また、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
Ｄ． その他
第四実施形態においても、第三実施形態と同様の変更が可能である。
第四実施形態では、選択された一本の行線に印加される電圧パルスの立ち上がり時間／立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの立ち上がり時間／立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第三実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第四実施形態を採用するのが好ましい。
(5) 第五実施形態
第五実施の形態は、第一実施形態と比べると、電圧パルス生成／整形回路の位置に特徴を有する。この実施形態では、電圧パルス生成／整形回路をメモリセルアレイ１１に隣接して配置することにより、電圧パルスの伝送距離を短くし、その電圧パルスの波形の変形を防止し、メモリ動作の安定化を図る。
Ａ． 全体図
図９は、本発明の第五実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ３１の第一方向の一端側には、第一デコーダ３２が配置され、メモリセルアレイ３１の第一方向に交差する第二方向の一端側には、第二デコーダ３３が配置される。複数の行線ＲＬ１〜ＲＬｎ（ｎは２以上の自然数）は、第一デコーダ３２から第一方向に向かって延びる。複数の列線ＣＬ１〜ＣＬｍ（ｍは２以上の自然数）は、第二デコーダ３３から第二方向に向かって延びる。
アドレス信号は、読み出し／書き込み／消去時に、アドレスバッファ３４に入力される。アドレス信号の一部は、アドレスバッファ３４から第一デコーダ３２に入力され、アドレス信号の他の一部は、アドレスバッファ３４から第二デコーダ３３に入力される。
第一デコーダ３２は、アドレス信号に基づいて、複数の行線ＲＬ１〜ＲＬｎのうちの一本を選択する。また、第二デコーダ３３は、アドレス信号に基づいて、複数の列線ＣＬ１〜ＣＬｍのうちの一本を選択する。
制御回路３５は、書き込み（セット）時に、電圧パルスの生成を許可する制御信号ＣＮＴを出力する。
電圧パルス生成／整形回路３７，３８は、制御信号ＣＮＴを受けると、電源３６から所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成／整形する。
電圧パルス生成／整形回路３７，３８のうち電圧パルスを生成する部分は、例えば、図１３に示すような論理回路により構成される。図１３において、入力信号ＩＮが制御信号ＣＮＴに相当する。入力信号ＩＮが“Ｌ（ｌｏｗ）”から“Ｈ（ｈｉｇｈ）”になると、所定の大きさ及び所定の幅を有する電圧パルスが出力信号ＯＵＴとして出力される。
電圧パルス生成／整形回路３７，３８のうち電圧パルスを整形する部分は、例えば、図１４及び図１５に示すようなＣＲ回路（時定数回路）から構成される。
電圧パルス生成／整形回路３７，３８のうち電圧パルスを整形する部分は、電圧パルスの波形整形を行う。具体的には、電圧パルス生成／整形回路３７，３８のうち電圧パルスを整形する部分は、電圧パルス生成／整形回路３７，３８のうち電圧パルスを生成する部分から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス生成／整形回路３７から出力される電圧パルスは、複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給される。また、電圧パルス生成／整形回路３８から出力される電圧パルスは、複数の列線ＣＬ１〜ＣＬｍのうち非選択の複数本の列線に供給される。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
尚、電圧パルス生成／整形回路３７のうち電圧パルスを生成する部分は、複数の行線ＲＬ１〜ＲＬｎに対して共通に１つ設けられているのが好ましい。また、電圧パルス生成／整形回路３７のうち電圧パルスを整形する部分は、複数の行線ＲＬ１〜ＲＬｎの各々に１つずつ接続されているのが好ましい。
同様に、電圧パルス生成／整形回路３８のうち電圧パルスを生成する部分は、複数の列線ＣＬ１〜ＣＬｍに対して共通に１つ設けられているのが好ましい。また、電圧パルス生成／整形回路３８のうち電圧パルスを整形する部分は、複数の列線ＣＬ１〜ＣＬｍの各々に１つずつ接続されているのが好ましい。
Ｂ． 部分図
図１０は、図９の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ３１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ３１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ３１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ３２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｌ”のとき、アンド回路ＲＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ１により、行線ＲＬ１が電源３６に電気的に接続される。この時、アンド回路ＲＡＤ２，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ２，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ２，ＲＬ３，ＲＬ４が固定電圧（ここでは、接地電圧）に固定される。
従って、行線ＲＬ１に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを行線ＲＬ１に供給する。
アドレス信号ＲＡ１が“Ｈ”、アドレス信号ＲＡ２が“Ｌ”のとき、アンド回路ＲＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ２により、行線ＲＬ２が電源３６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ３，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ３，ＲＳＷ４により、行線ＲＬ１，ＲＬ３，ＲＬ４が固定電圧に固定される。
従って、行線ＲＬ２に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを行線ＲＬ２に供給する。
アドレス信号ＲＡ１が“Ｌ”、アドレス信号ＲＡ２が“Ｈ”のとき、アンド回路ＲＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ３により、行線ＲＬ３が電源３６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ４により、行線ＲＬ１，ＲＬ２，ＲＬ４が固定電圧に固定される。
従って、行線ＲＬ３に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを行線ＲＬ３に供給する。
アドレス信号ＲＡ１，ＲＡ２が共に“Ｈ”のとき、アンド回路ＲＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＲＳＷ４により、行線ＲＬ４が電源３６に電気的に接続される。この時、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３により、行線ＲＬ１，ＲＬ２，ＲＬ３が固定電圧に固定される。
従って、行線ＲＬ４に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを行線ＲＬ４に供給する。
第二デコーダ３３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｌ”のとき、アンド回路ＣＡＤ１の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ１により、列線ＣＬ１が固定電圧（ここでは、接地電圧）に固定される。この時、アンド回路ＣＡＤ２，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ２，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ２，ＣＬ３，ＣＬ４が電源３６に電気的に接続される。
従って、列線ＣＬ２，ＣＬ３，ＣＬ４に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを列線ＣＬ２，ＣＬ３，ＣＬ４に供給する。
アドレス信号ＣＡ１が“Ｈ”、アドレス信号ＣＡ２が“Ｌ”のとき、アンド回路ＣＡＤ２の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ２により、列線ＣＬ２が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ３，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ３，ＣＳＷ４により、列線ＣＬ１，ＣＬ３，ＣＬ４が電源３６に電気的に接続される。
従って、列線ＣＬ１，ＣＬ３，ＣＬ４に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを列線ＣＬ１，ＣＬ３，ＣＬ４に供給する。
アドレス信号ＣＡ１が“Ｌ”、アドレス信号ＣＡ２が“Ｈ”のとき、アンド回路ＣＡＤ３の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ３により、列線ＣＬ３が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ４の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ４により、列線ＣＬ１，ＣＬ２，ＣＬ４が電源３６に電気的に接続される。
従って、列線ＣＬ１，ＣＬ２，ＣＬ４に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを列線ＣＬ１，ＣＬ２，ＣＬ４に供給する。
アドレス信号ＣＡ１，ＣＡ２が共に“Ｈ”のとき、アンド回路ＣＡＤ４の出力信号が“Ｈ”になり、スイッチ回路ＣＳＷ４により、列線ＣＬ４が固定電圧に固定される。この時、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３の出力信号は、“Ｌ”であり、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３により、列線ＣＬ１，ＣＬ２，ＣＬ３が電源３６に電気的に接続される。
従って、列線ＣＬ１，ＣＬ２，ＣＬ３に接続される電圧パルス生成／整形回路は、電源３６から電圧パルスを生成／整形し、これを列線ＣＬ１，ＣＬ２，ＣＬ３に供給する。
Ｃ． 効果
第五実施形態によれば、第一実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやればよい。
また、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
Ｄ． その他
第五実施形態において、電圧パルス生成／整形回路内の電流制限素子として抵抗素子を使用する場合、抵抗素子は、半導体基板内の拡散抵抗により構成してもよいし、半導体基板上のポリシリコン抵抗により構成してもよい。
また、電圧パルス生成／整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、ＰチャネルＭＯＳＦＥＴは、電流飽和領域で定電流素子として機能するため、立ち上がり波形及び立ち下がり波形が直線的な理想的な波形を得ることができる。
さらに、電圧パルス生成／整形回路内の電流制限素子としてＰチャネルＭＯＳＦＥＴを使用する場合、書き込み後に、コンデンサに充電された電荷を、ＰチャネルＭＯＳＦＥＴを介して迅速に放電することが可能になる。このため、この構成は、書き込みを高速で繰り返して行うときに有利である。
また、電圧パルス生成／整形回路内の電流制限素子の抵抗値及びコンデンサの静電容量の値は、電圧パルスを転送する導電線の寄生抵抗及び寄生容量を考慮して決めるのが好ましい。また、電圧パルス整形回路内の電流制限素子及びコンデンサを、導電線の寄生抵抗及び寄生容量のみにより構成しても構わない。
(6) 第六実施形態
第六実施形態は、第五実施形態の変形例である。
本発明が対象とする誤書き込みの発生メカニズムによれば、ダイオードに逆バイアスが印加される非選択のメモリセルに誤書き込みが発生する可能性が生じる。
従って、ダイオードに逆バイアスが印加される非選択のメモリセルに対する誤書き込みを防止するという観点にたてば、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間のみを長くすれば、本発明の目的を達成できる。
そこで、第六実施形態では、選択された一本の行線に対しては、従来通り、電圧パルス生成回路から出力される電圧パルスを与え、非選択の複数本の列線に対しては、電圧パルス整形回路から出力される電圧パルスを与える。
Ａ． 全体図
図１１は、本発明の第六実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ３１、第一デコーダ３２、第二デコーダ３３、アドレスバッファ３４、制御回路３５、電源３６及び電圧パルス生成／整形回路３８の構成及び機能については、第五実施形態と同じである。
第六実施形態が第五実施形態と異なる点は、第五実施形態における複数の行線ＲＬ１〜ＲＬｎに電圧パルス生成回路３７’が接続されることにより、電圧パルス生成回路３７’により生成された電圧パルスが複数の行線ＲＬ１〜ＲＬｎのうち選択された一本の行線に供給されることにある。
電圧パルス生成回路３７’は、制御信号ＣＮＴを受けると、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルスを生成する。
電圧パルス生成回路３７’により生成された電圧パルスは、複数の行線ＲＬ１〜ＲＬｎのうち、第一デコーダ３２により選択された一本の行線に供給される。
電圧パルス生成／整形回路３８により生成された電圧パルスは、複数の列線ＣＬ１〜ＣＬｍのうち、第二デコーダ３３により選択された一本の列線を除く残りの非選択の複数本の列線に供給される。
電圧パルス生成／整形回路３８から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間は、電圧パルス生成回路３７’から出力される電圧パルスの実効立ち上がり時間及び実効立ち下がり時間よりも長い。
この時、非選択の複数本の行線及び選択された一本の列線は、固定電圧、例えば、接地電圧に設定される。
Ｂ． 部分図
図１２は、図１１の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ３１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ３１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線の合わせずれを考慮する必要はない。
従って、メモリセルアレイ３１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ３２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２の値により、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４及びスイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
第二デコーダ３３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２の値により、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４及びスイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
Ｃ． 効果
第六実施形態によれば、第五実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやればよい。
また、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
Ｄ． その他
第六実施形態においても、第五実施形態と同様の変更が可能である。
第六実施形態では、選択された一本の行線に印加される電圧パルスの実効立ち上がり時間／実効立ち下がり時間と、非選択の複数本の列線に印加される電圧パルスの実効立ち上がり時間／実効立ち下がり時間とが異なるために、書き込み時に、複数本の行線と複数本の列線との間に回り込み電流が流れる可能性が生じる。
抵抗変化メモリの仕様上、このような回り込み電流が生じる場合には、第五実施形態を採用することが好ましい。また、この回り込み電流が生じないか、生じてもそれほど問題とならない場合には、第六実施形態を採用するのが好ましい。
(7) 第七実施形態
第七実施形態は、第五実施形態の変形例である。
本実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行うことを特徴とする。これにより、行線と列線で全く異なる長さの電圧パルスを用いることができるので、書き込み時間の削減や消費電力の削減を図ることが可能となる。
Ａ． 全体図
図２５は、本発明の第七実施形態に係わる抵抗変化メモリを示している。
メモリセルアレイ３１、第一デコーダ３２、第二デコーダ３３、アドレスバッファ３４、制御回路３５、電源３６及び電圧パルス整形回路３７”、３８”の構成及び機能については、第五実施形態と同じである。
第七実施形態が第五実施形態と異なる点は、第五実施形態における電圧パルス生成／整形回路に代えて、電圧パルス整形回路３７”、３８”が接続されており、電圧パルスの生成が第一デコーダ３２および第二デコーダ３３内部で行われることにある。
第一デコーダ３２は、制御信号を受けると、クロック同期して、複数の行線ＲＬ１〜ＲＬｎに供給する電圧信号を、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルス列として、所定の時刻に生成する。
電圧パルス整形回路３７は、第一デコーダ３２により生成された電圧パルス列の各パルスの、実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路３７により整形された電圧パルス列は、複数の行線ＲＬ１〜ＲＬｎのそれぞれに供給される。
第二デコーダ３３は、制御信号を受けると、クロック同期して、複数の列線ＣＬ１〜ＣＬｍに供給する電圧信号を、所定の大きさ（電圧値）及び所定の幅（持続時間）を有する電圧パルス列として、所定の時刻に生成する。
電圧パルス整形回路３８は、第二デコーダ３３により生成された電圧パルス列の各パルスの、実効立ち上がり時間及び実効立ち下がり時間を長くする。
電圧パルス整形回路３８により整形された電圧パルス列は、複数の列線ＣＬ１〜ＣＬｍのそれぞれに供給される。
Ｂ． 部分図
図２６は、図２５の抵抗変化メモリ内のメモリセルアレイ、第一デコーダ及び第二デコーダの回路例を示している。
この例では、説明を簡単にするため、行線の数を四本とし、列線の数を四本とする。
メモリセルアレイ３１内において、四本の行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４は、第一方向に延び、四本の列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、第二方向に延びる。メモリセルは、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４と列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４との交差部にそれぞれ配置される。
メモリセルは、直列接続された抵抗変化素子とダイオードから構成される。
このようなメモリセルアレイ３１では、行線ＲＬ１，ＲＬ２，ＲＬ３，ＲＬ４及び列線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４は、単なるラインアンドスペースのパターンであり、これら上下の導電線が延びる方向に直交する方向の合わせずれを考慮する必要はない。
従って、メモリセルアレイ３１内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。
第一デコーダ３２は、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４から構成される。
スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４及びアンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＲＡ１，ＲＡ２の値により、アンド回路ＲＡＤ１，ＲＡＤ２，ＲＡＤ３，ＲＡＤ４及びスイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
但し、本実施形態では、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４はクロック同期して動作し、出力は直接所定の大きさ（電圧値）と所定の幅（持続時間）を有する電圧パルス列として、所定の時刻に生成される。
第二デコーダ３３は、スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４から構成される。
スイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４及びアンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４は、例えば、ＣＭＯＳ回路から構成される。
アドレス信号ＣＡ１，ＣＡ２の値により、アンド回路ＣＡＤ１，ＣＡＤ２，ＣＡＤ３，ＣＡＤ４及びスイッチ回路ＣＳＷ１，ＣＳＷ２，ＣＳＷ３，ＣＳＷ４がどのように動作するかについては、第五実施形態と同じであるため、ここでは、その説明を省略する。
但し、本実施形態では、スイッチ回路ＲＳＷ１，ＲＳＷ２，ＲＳＷ３，ＲＳＷ４はクロック同期して動作し、出力は直接所定の大きさ（電圧値）と所定の幅（持続時間）を有する電圧パルス列として、所定の時刻に生成される。
さらに、第七実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行うことを特徴とする。このため、図１３に例示されている電圧パルス生成回路を特別に用意する必要はなく、図１８あるいは図２０に示されているように、行線と列線に同じ長さのパルスを供給する必要もない。デコーダの出力を直接パルス状に制御することにより、行線と列線で全く異なる長さの電圧パルスを用いることができるので、図２７に示すタイミングチャートのような駆動が可能となる。
図２７において、時刻ｔ１で全ての列線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が”Ｈ”となり、アドレス列選択準備状態となる。続いて、時刻ｔ２で選択列線ＣＬ２が”Ｌ”となり、列線ＣＬ２上のビットへのアクセス準備状態となる。この状態で、行線ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４の所望の線を、順次”Ｈ”とするパルスを出力することにより、列線ＣＬ２上の各交点へ書き込み操作を行うことができる。図２７の例では、ＲＬ１、ＲＬ３、ＲＬ４とＣＬ２の交点へ書き込み操作を行っている。
引き続き、時刻ｔ３で選択列線ＣＬ２が”Ｈ”となり、再び、どの列線も選択されていない、アドレス列選択準備状態となる。続いて、時刻ｔ４で選択列線ＣＬ３が”Ｌ”となり、列線ＣＬ３上のビットへのアクセス準備状態となる。この状態で、行線ＲＬ１、ＲＬ２、ＲＬ３、ＲＬ４の所望の線を、順次”Ｈ”とするパルスを出力することにより、列線ＣＬ３上の各交点へ書き込み操作を行うことができる。図２７の例では、ＲＬ３、ＲＬ４とＣＬ３の交点へ書き込み操作を行っている。
そして、時刻ｔ５で全ての列線ＣＬ１、ＣＬ２、ＣＬ３、ＣＬ４が”Ｌ”となり、アクセス停止状態となる。
Ｃ． 効果
第七実施形態によれば、第五実施形態と同様に、誤書き込みを防止できる。
即ち、第一実施形態の式（３）で与えられるＶｍａｘがＶ０ｓｅｔを超えないように立ち上がり時間／立ち下がり時間Ｔ１を設定してやればよい。
また、電圧パルスの立ち上がり時間／立ち下がり時間Ｔ１を、抵抗変化素子の抵抗値の最大値である高抵抗状態の抵抗値とダイオードの接合容量との積よりも大きくしてやればよい。
そして、本実施形態では、電圧パルスの生成をデコーダ内部でクロック同期制御により行っているため、行線と列線で全く異なる長さの電圧パルスを用いることができる。これにより、図２７のタイミングチャートに例示したように、各交点のビットにアクセスする際に、その都度列線を充放電する必要がないので、書き込み時間の短縮や、消費電力の削減を図ることができる。
Ｄ． その他
第七実施形態においても、第五実施形態と同様の変更が可能である。
また、第七実施形態においては、一つの列線を選択し、この選択列線上の交点に順次アクセスした後、次の列線の選択へ移行したが、この順序は逆でも構わない。すなわち、一つの行線を選択し、次に順次列線を選択することにより、この選択行線上の交点に順次アクセスした後、次の行線の選択へ移行することも可能である。
４． 適用例
図２２は、本発明の適用例としての抵抗変化メモリを示す斜視図である。
半導体基板（例えば、シリコン基板）５１上に、ＣＭＯＳ回路を含むＣＭＯＳ層５２が形成される。ＣＭＯＳ層５２上に、メモリセルを含むメモリセル層５３が形成される。
また、５４は、メモリセルアレイエリアを示し、５５は、入出力（Ｉ／Ｏ）エリアを示している。周辺回路は、ＣＭＯＳ層５２内に形成される。
ＣＭＯＳ回路は、メモリセルとの接続部を除き、メモリセル層５３内の行線及び列線のピッチよりも広いピッチ、例えば、９０ｎｍデザインルールで形成する。メモリセルアレイエリアのサイズは、例えば、２２μｍ×２２μｍであり、このエリア内に、例えば、５１２×５１２のメモリセル（行線と列線の交点）を形成する。
一つのメモリセルアレイエリア５４は、ブロックと称され、複数のブロックがマトリックス状に配置される。
ＣＭＯＳ層５２とメモリセル層５３とは、スルーホールにより互いに接続される。
このような抵抗変化メモリでは、ＣＭＯＳ層５２上にメモリセル層５３を形成でき、メモリセル層５３は、単層に限られず、複数層にすることができることから、チップ面積の増大を伴わずに大きなメモリ容量を確保できる。
入出力エリア５５内にはパッドが形成されており、アセンブリ工程において、リードフレームとパッドとの接続が、例えば、ボンディングワイヤにより行われる。
メモリセルを構成する抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３のグループから選択される一つの材料から構成される。
抵抗変化素子に接する電極としては、ＴｉＮ又はＴａＮが用いられる。また、抵抗変化素子に接する電極は、Ｐｔ、Ｗ、ＷＮ、ＮｂがドープされたＴｉＯ２であってもよい。
抵抗変化素子に直列接続されるダイオードは、シリコン単結晶により形成されるＰＮ接合ダイオードであってもよいし、これに代えて、ＳｉＧｅ合金のＰＮ接合ダイオード、ショットキーダイオードなどを用いてもよい。
例えば、抵抗変化素子が、厚さ１５ｎｍのＺｎＭｎ２Ｏ４から構成される場合、抵抗変化素子の一端は、ＴａＮからなる電極を介して、Ｗからなる行線に接続し、他端は、ＴｉＮからなる電極を介して、シリコン基板内のＰＮ接合ダイオードのＰ層（アノード層）に接続する。ＰＮ接合ダイオードのＮ層（カソード）は、ＴｉＮからなる電極を介して、Ｗからなる列線に接続する。
複数の行線のピッチ及び複数の列線のピッチは、それぞれ、４４ｎｍ、即ち、線幅２２ｎｍのラインと２２ｎｍのスペースで構成する。抵抗変化素子の平面サイズは、例えば、２２ｎｍ×２２ｎｍとする。
５． むすび
本発明によれば、書き込み時に非選択のメモリセルに対する誤書き込みが防止され、抵抗変化メモリの製造の容易化、高信頼性、及び、低コスト化を図れる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明は、抵抗変化素子を利用したＲｅＲＡＭなどの抵抗変化メモリに有効である。

Claims (18)

  1. 第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、選択された一本の行線と選択された一本の列線との交差部に配置されるメモリセルに対するデータ書き込み時に、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線を固定電位にする制御回路とを具備することを特徴とする抵抗変化メモリ。
  2. 前記制御回路は、前記選択された一本の行線に前記電圧パルス整形回路から出力される電圧パルスを印加し、前記選択された一本の列線を固定電位にすることを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち上げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  4. 前記制御回路は、全ての列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行い、その後に前記選択された一本の列線に対して電圧の立ち下げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  5. 前記制御回路は、前記非選択の複数本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  6. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち下げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  7. 前記制御回路は、前記選択された一本の行線に対して電圧の立ち下げを行った後に前記非選択の複数本の列線に対して電圧の立ち下げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  8. 前記制御回路は、前記選択された一本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行うことを特徴とする請求項２に記載の抵抗変化メモリ。
  9. 第一方向に延びる複数本の行線と、前記第一方向に交差する第二方向に延びる複数本の列線と、前記複数本の行線と前記複数本の列線との交差部に配置され、それぞれ直列接続された抵抗変化素子とダイオードとから構成される複数のメモリセルと、前記複数本の行線のうちの一つを選択する第一デコーダと、前記複数本の列線のうちの一つを選択する第二デコーダと、電圧パルスを生成する電圧パルス生成回路と、前記電圧パルスの立ち上がり時間及び立ち下がり時間を長くする電圧パルス整形回路と、データ書き込み時に、選択された一本の行線に前記電圧パルス生成回路から出力される電圧パルスを印加し、非選択の複数本の列線に前記電圧パルス整形回路から出力される電圧パルスを印加し、非選択の複数本の行線及び選択された一本の列線を固定電圧にする制御回路とを具備することを特徴とする抵抗変化メモリ。
  10. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち上げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  11. 前記制御回路は、全ての列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行い、その後に前記選択された一本の列線に対して電圧の立ち下げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  12. 前記制御回路は、前記非選択の複数本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち上げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  13. 前記制御回路は、前記選択された一本の行線及び前記非選択の複数本の列線に対して同時に電圧の立ち下げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  14. 前記制御回路は、前記選択された一本の行線に対して電圧の立ち下げを行った後に前記非選択の複数本の列線に対して電圧の立ち下げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  15. 前記制御回路は、前記選択された一本の列線に対して電圧の立ち上げを行った後に前記選択された一本の行線に対して電圧の立ち下げを行い、その後に全ての列線に対して電圧の立ち下げを行うことを特徴とする請求項９に記載の抵抗変化メモリ。
  16. 前記電圧パルス整形回路は、前記複数本の列線に共通に設けられることを特徴とする請求項１又は９に記載の抵抗変化メモリ。
  17. 前記電圧パルス整形回路は、前記複数本の列線の各々に一つずつ設けられることを特徴とする請求項１又は９に記載の抵抗変化メモリ。
  18. 前記電圧パルスの立ち上がり時間及び立ち下がり時間は、それぞれ、前記抵抗変化素子の高抵抗状態の抵抗値と前記ダイオードの接合容量の値との積よりも大きいことを特徴とする請求項１又は９に記載の抵抗変化メモリ。
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