JP2006295177A - 半導体メモリ装置のレイアウト構造及びそのレイアウト方法 - Google Patents
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Abstract
【解決手段】グローバルワードライン及びローカルワードラインと、グローバルビットライン及びローカルビットラインを備える半導体メモリ装置のラインレイアウト構造において、グローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインの全てを少なくとも3層以上の配線層に配置するにあたり、グローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインのうち少なくとも2つは任意の1つの配線層に共に並んで配置する。
【選択図】図4
Description
LWL:ローカルワードライン
GWL:グローバルワードライン
LBL:ローカルビットライン
GBL:グローバルビットライン
50a:メモリセル
50b:ダミーセル
D:ダイオード
GST:可変抵抗体
TEC、BEC、CO:コンタクト
100:半導体基板
Claims (29)
- グローバルワードライン及びローカルワードラインと、グローバルビットライン及びローカルビットラインと、を備える半導体メモリ装置のラインレイアウト構造において、
前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインの全てを少なくとも3層以上の配線層に配置し、
前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうちの少なくとも2つは前記配線層の任意の1つに共に並んで配置する、ことを特徴とする半導体メモリ装置のラインレイアウト構造。 - 前記半導体メモリ装置を構成するメモリセルは、アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体と、を備える、ことを特徴とする請求項1に記載の半導体メモリ装置のラインレイアウト構造。
- 前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項2に記載の半導体メモリ装置のラインレイアウト構造。
- 前記可変抵抗体は相変化物質からなる、ことを特徴とする請求項3に記載の半導体メモリ装置のラインレイアウト構造。
- 前記ローカルビットラインは、前記配線層の最下部層の第1配線層に第1方向を長手方向として配置され、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、
前記ローカルワードラインは、前記第1配線層の上部層である第2配線層に前記第1方向と交差する第2方向を長手方向として配置され、前記アクティブ領域とはコンタクトを通じて接続され、
前記グローバルワードラインは、前記第2配線層に前記ローカルワードラインとは離れて平行に配置され、
前記グローバルビットラインは、前記第2配線層の上部層である第3配線層に前記第1方向を長手方向として配置される、ことを特徴とする請求項4に記載の半導体メモリ装置のラインレイアウト構造。 - 前記ローカルビットラインは、前記配線層の最下部層である第1配線層に第1方向を長手方向として配置され、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続され、
前記グローバルビットラインは、前記第1配線層に前記ローカルビットラインとは離されて平行に配置され、
前記ローカルワードラインは、前記第1配線層の上部層である第2配線層に前記第1方向とは交差する第2方向を長手方向として配置され、前記アクティブ領域とはコンタクトを通じて接続され、
前記グローバルワードラインは、前記第2配線層の上部層である第3配線層に前記第2方向を長手方向として配置される、ことを特徴とする請求項4に記載の半導体メモリ装置のラインレイアウト構造。 - 一定間隔を置いて配列されるアクティブ領域上に設けられた複数個のメモリセルを備える半導体メモリ装置において、
前記メモリセルの上部の第1配線層に第1方向を長手方向として一定間隔を置いて配列される複数本のローカルビットラインと、
前記第1配線層の上部の第2配線層に前記第1方向とは交差する第2方向を長手方向として互いに離されて配列され、前記アクティブ領域とはコンタクトを通じて接続される複数本のローカルワードラインと、
前記第2配線層に前記ローカルワードラインとは離され、一定個数の前記ローカルワードラインごとに少なくとも1つ介されるように、前記第2方向を長手方向として配列される複数本のグローバルワードラインと、
前記第2配線層の上部の第3配線層に前記第1方向を長手方向として一定間隔を置いて配列される複数本のグローバルビットラインと、を備えることを特徴とする半導体メモリ装置。 - 前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第1方向に任意の個数のメモリセルごとに少なくとも1つ配置され、前記第2方向には互いに隣接して配列されて前記複数本のグローバルワードラインと垂直方向に重なる複数個のダミーセルをさらに備える、ことを特徴とする請求項7に記載の半導体メモリ装置。
- 前記グローバルビットラインは、前記ローカルビットラインより少ない本数で設けられ、1つのグローバルビットラインは一定本数のローカルビットラインのうちのいずれか1つと垂直方向に重なる、ことを特徴とする請求項8に記載の半導体メモリ装置。
- 前記各メモリセル及び各ダミーセルは、前記アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体を備える、ことを特徴とする請求項9に記載の半導体メモリ装置。
- 前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項10に記載の半導体メモリ装置。
- 前記ローカルビットラインは、前記メモリセルを構成する可変抵抗体とコンタクトを通じて接続される、ことを特徴とする請求項12に記載の半導体メモリ装置。
- 一定間隔を置いて配列されるアクティブ領域上に設けられた複数個のメモリセルを備える半導体メモリ装置において、
前記メモリセルの上部の第1配線層に、第1方向を長手方向にして互いに離されて配列される複数本のローカルビットラインと、
前記第1配線層に前記ローカルビットラインとは離され、一定個数の前記ローカルビットラインごとに少なくとも1つ介されるように、前記第1方向を長手方向として配列される複数本のグローバルビットラインと、
前記第1配線層の上部の第2配線層に、前記第1方向とは交差する第2方向を長手方向として一定間隔を置いて配列され、前記アクティブ領域とはコンタクトを通じて接続される複数本のローカルワードラインと、
前記第2配線層の上部の第3配線層に、前記第2方向を長手方向として一定間隔を置いて配列される複数本のグローバルワードラインと、を備える、ことを特徴とする半導体メモリ装置。 - 前記半導体メモリ装置は、前記メモリセルと同じ構造を有し、前記第1方向には互いに隣接して配列され、前記第2方向には任意の個数のメモリセルごとに少なくとも1つ配置され、前記複数本のグローバルビットラインと垂直方向に重なる複数個のダミーセルをさらに具備する、ことを特徴とする請求項13に記載の半導体メモリ装置。
- 前記グローバルワードラインは、前記ローカルワードラインより少ない本数で具備され、1つのグローバルワードラインは一定本数のローカルワードラインのうちいずれか1つと垂直方向に重なる、ことを特徴とする請求項14に記載の半導体メモリ装置。
- 前記メモリセル及びダミーセルは、前記アクティブ領域上に形成されるダイオードと、該ダイオードとはコンタクトを通じて接続される可変抵抗体を具備する、ことを特徴とする請求項15に記載の半導体メモリ装置。
- 前記ダイオードのカソード領域は前記アクティブ領域と接続され、アノード領域は前記可変抵抗体と接続される、ことを特徴とする請求項16に記載の半導体メモリ装置。
- 前記ローカルビットラインは、前記メモリセルを構成する可変抵抗体とはコンタクトを通じて接続される、ことを特徴とする請求項17に記載の半導体メモリ装置。
- 半導体メモリ装置におけるレイアウト方法において、
半導体基板上に一定間隔を置いて配列されるアクティブ領域上に任意の個数のメモリセルごとに少なくとも1つずつダミーセルが配置されるようにして同一構造の複数個のメモリセルとダミーセルを配置する第1段階と、
前記メモリセル及びダミーセルの上部の、少なくとも3層以上の配線層にグローバルワードライン、ローカルワードライン、グローバルビットライン、及びローカルビットラインの全てを配置し、前記グローバルワードライン、前記ローカルワードライン、前記グローバルビットライン、及び前記ローカルビットラインのうちの少なくとも2つは任意の1つの配線層に共に並んで配置する第2段階と、を備える、ことを特徴とする半導体メモリ装置におけるレイアウト方法。 - 前記第1段階は、前記アクティブ領域上に該アクティブ領域と接続されるダイオードを一定間隔を置いて配置する段階と、
前記ダイオードの上部に、前記ダイオードとコンタクトを通じて接続される可変抵抗体を配置する段階と、を備える、ことを特徴とする請求項19に記載の半導体メモリ装置におけるレイアウト方法。 - 前記可変抵抗体は相変化物質からなる、ことを特徴とする請求項20に記載の半導体メモリ装置におけるレイアウト方法。
- 前記第2段階は、前記少なくとも3層以上の配線層のうち最下部層の第1配線層に第1方向を長手方向にするローカルビットラインを一定間隔を置いて配列する段階と、
前記第1配線層の上部の第2配線層に前記第1方向とは交差する第2方向を長手方向とするローカルワードライン、及び一定間隔を置いて配列される任意の個数のローカルワードラインごとに少なくとも1つ介されるグローバルワードラインを互いに平行に配列する段階と、
前記第2配線層の上部の第3配線層に前記第1方向を長手方向とするグローバルビットラインを一定間隔を置いて配列する段階と、を備える、ことを特徴とする請求項20に記載の半導体メモリ装置におけるレイアウト方法。 - 前記グローバルビットラインは、前記ローカルビットラインより少ない個数で具備され、1つのグローバルビットラインは一定個数のローカルビットラインのうちいずれ1つと垂直方向に重なるように配列される、ことを特徴とする請求項22に記載の半導体メモリ装置におけるレイアウト方法。
- 前記ローカルビットラインは、前記ローカルビットラインの下部に垂直方向に重なる可変抵抗体とコンタクトを通じて接続され、前記ローカルワードラインは該ローカルワードラインと垂直方向に重なる下部のアクティブ領域とコンタクトを通じて接続される、ことを特徴とする請求項23に記載の半導体メモリ装置におけるレイアウト方法。
- 前記グローバルワードラインは、前記ダミーセルとの垂直方向に重なる部分に配列される、ことを特徴とする請求項24に記載の半導体メモリ装置におけるレイアウト方法。
- 前記第2段階は、前記少なくとも3層以上の配線層の最下部層の第1配線層に第1方向を長手方向にするローカルビットライン、及び一定間隔を置いて配列される任意の本数のローカルビットラインごとに1つ介されるグローバルビットラインを互いに平行に配列する段階と、
前記第1配線層の上部の第2配線層に前記第1方向とは交差する第2方向を長手方向とするローカルワードラインを一定間隔を置いて配列する段階と、
前記第2配線層の上部の第3配線層に前記第2方向を長手方向にするグローバルワードラインを一定間隔を置いて配列する段階と、を備える、ことを特徴とする請求項20に記載の半導体メモリ装置におけるレイアウト方法。 - 前記グローバルワードラインは、前記ローカルワードラインより少ない本数で具備され、1つのグローバルワードラインは一定本数のローカルワードラインのうちのいずれか1つと垂直方向に重なって配列される、ことを特徴とする請求項26に記載の半導体メモリ装置におけるレイアウト方法。
- 前記ローカルビットラインは、該ローカルビットラインの下部で垂直方向に重なる可変抵抗体とコンタクトを通じて接続され、
前記ローカルワードラインは、該ローカルワードラインの下部で垂直方向に重なるアクティブ領域とコンタクトを通じて接続される、ことを特徴とする請求項27に記載の半導体メモリ装置におけるレイアウト方法。 - 前記グローバルビットラインは、前記ダミーセルと垂直方向に重なる部分に配列される、ことを特徴とする請求項28に記載の半導体メモリ装置におけるレイアウト方法。
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