JPH11283365A - メモリセルアレイを有する半導体メモリ - Google Patents

メモリセルアレイを有する半導体メモリ

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JPH11283365A
JPH11283365A JP35791798A JP35791798A JPH11283365A JP H11283365 A JPH11283365 A JP H11283365A JP 35791798 A JP35791798 A JP 35791798A JP 35791798 A JP35791798 A JP 35791798A JP H11283365 A JPH11283365 A JP H11283365A
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JP
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semiconductor memory
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JP35791798A
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Gerhard Mueller
ミュラー ゲルハルト
Toshiaki Kirihata
外志昭 桐畑
Hing Wong
ウォン ヒン
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International Business Machines Corp
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  • Microelectronics & Electronic Packaging (AREA)
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  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】 階層形のビットラインアーキテクチャまたは
ワードラインアーキテクチャを有する半導体メモリを提
供する。 【解決手段】 各行にマスタビットライン対が設けられ
ており、それらのマスタビットライン対は第１および第
２のマスタビットラインから成る。これら第１および第
２のマスタビットラインに対し、第１のマスタビットラ
インが交互に第２のマスタビットラインの上になったり
下になったりするよう、相互に垂直方向のツイストが与
えられている。この場合、垂直方向とはメモリセルアレ
イの主表面に対し直角を成す方向である。メモリセルに
接続された行に複数のローカルビットライン対が設けら
れており、ローカルビットラインの少なくとも１つはマ
スタビットラインと接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、行と列に配置され
た複数のメモリセルから成るメモリセルアレイを有する
半導体メモリに関する。
【０００２】
【従来の技術】メモリチップの集積密度を高めるため、
数年前から階層または”セグメント化”されたビットラ
インアーキテクチャが開発されてきた。このアーキテク
チャにより、所定数のメモリセルに対しスペースをとる
センスアンプの個数を低減することができ、したがって
チップサイズが小さくなり、あるいは所定のチップサイ
ズについてメモリ容量が大きくなる。
【０００３】図１には、半導体メモリの従来の階層形ビ
ットラインアーキテクチャが示されている。メモリセル
アレイの所定の行Ｃj において、マスタビットラインＭ
ＢＬ j は複数のローカルビットラインＬＢＬi 〜ＬＢＬ
i+3 のうちの１つと選択的に接続される。各マスタビッ
トライン（ＭＢＬ）は高導電率金属から成り、ローカル
ビットライン（ＬＢＬ）よりも上層の製造レイヤに位置
し、つまりローカルビットラインに対し垂直方向に間隔
がおかれている。なお、ここで使用している”垂直方
向”という用語は、メモリセルアレイの主表面に対し直
角を成す方向のことである。各ローカルビットライン
は、典型的には数１００個のメモリセルＭＣとダイレク
トに接続されており、それらのメモリセルは各々アクセ
ストランジスタ１８および蓄積セル１６から成る。メモ
リセルは、ローカルビットラインよりも下層に配置され
ている。Ｒi , Ｒi+1 のような各列中のワードライン
（図示せず）はすべてのトランジスタ１８のゲートと接
続されており、メモリセルを選択的に活性化するために
その列がアクセスされる。さらにコントロールライン１
７により対応するＬＢＬがＭＢＬと選択的に接続され、
この場合、所定の行においてＬＢＬのうちの１つだけが
ＭＢＬと接続されているようにし、そのＬＢＬと接続さ
れたメモリセルがアクセス（リード、ライトまたはリフ
レッシュ）される。
【０００４】マスタビットラインは、行のためのセンス
アンプのうち１つの入力側と接続されている。いわゆる
折り返し形ビットラインアーキテクチャの場合、各行
は”真”のマスタビットラインと”補”のマスタビット
ラインから成るマスタビットライン対を有しており、そ
れらのビットラインは互いに平行にセンスアンプの同じ
側で延びている。センスアンプは、真と補のＭＢＬの差
電圧を増幅し、読み出しおよびリフレッシュ動作のため
の確実な論理レベルを送出する。対における両方のマス
タビットラインは、図１に示されているように対応する
複数のローカルビットラインと接続されている（すなわ
ち図示されているＭＢＬは真のＭＢＬであってもよいし
負のＭＢＬであってもよい）。真のＭＢＬと接続されて
いるメモリセルをアクセスするために、両方のＭＢＬは
基準電圧までプリチャージされ、次にそのセルと接続さ
れているワードラインにより、対応するマスタビットラ
イン上の電圧がメモリセル内に蓄積されている電荷に従
って変化するようにされる。そしてセンスアンプはＭＢ
Ｌ対の間の差電圧を増幅する。補のＭＢＬと接続された
セルをアクセスするためにも同様の手順が実行される。
【０００５】開放形の階層ビットライン構造の場合、真
のＭＢＬがセンスアンプの一方の側に延びており補のＭ
ＢＬが他方の側に延びている点を除いて、その動作は基
本的に折り返し形アーキテクチャと同じである。
【０００６】一般に、ビットラインの容量はビットライ
ンの長さに比例する。したがって、ビットラインの長さ
は、許容される最大ビットライン容量によって制約され
る。この場合、最大容量は一般に、許容可能なセンシン
グマージンと電力消費によって決まる。階層形ビットラ
インアーキテクチャの場合、マスタビットラインの単位
長あたりの容量は、ローカルビットラインの単位長あた
りの容量よりも小さい。なぜならば、ＬＢＬはその容量
におおいに寄与するメモリセルとダイレクトに接続され
ているのに対し、ＭＢＬはそのようなセルとはダイレク
トに接続されていないからである。したがって所定の行
の長さについて、全容量を非階層形レイアウト（すなわ
ち単一層のビットラインによるレイアウト、各々は行の
全長にわたり延在しメモリセルとダイレクトに接続され
ている）の場合よりも著しく小さくすることができる。
それゆえ階層形アーキテクチャを使用すれば、所定数の
メモリセルを有するチップに関してスペースをとるセン
スアンプが僅かにしか必要ない。つまりこのアーキテク
チャにより、各々のセンスアンプをいっそう多くのセル
のために使用し、複数のローカルビットラインおよび１
つの長いマスタビットラインと接続とすることができ、
これによってチップあたりのセンスアンプの個数が低減
される。このことから、スイッチ１４および追加された
制御回路に配分される面積がセンスアンプの低減により
不要にされた面積を超えないことを前提として、いっそ
う小さいチップサイズが可能となる。
【０００７】最近では、”対角線ビットライン”（ＤＢ
Ｌ）ＤＲＡＭと呼ばれる高密度ＤＲＡＭが開発されてい
る。このＤＢＬタイプのＤＲＡＭの場合、実行セルサイ
ズはほぼ６Ｆ2 であり、ここでＦはプロセス技術におけ
る最小フィーチャサイズである。対角線ビットライン形
ＤＲＡＭの実例は、T. Sugibayashi 等による"FA 14.6:
A 1Gb DRAM for File Applications", ISSC95/Session
14 に開示されている。この論文によれば、開放形ビッ
トラインアーキテクチャを利用したＤＲＡＭが示されて
いる。しかし開放形ビットラインアーキテクチャは、折
り返し形ビットラインアーキテクチャよりもノイズ関連
問題に敏感である。
【０００８】図２に示されている折り返し形ビットライ
ン構造の場合、同じ製造レイヤにおいて並んで平行に延
びているのとは異なり、この折り返し形ビットラインは
他方のビットライン上部の上に延びていて、誘電層によ
り垂直方向に互いに間隔がおかれている。図示の構成
は、８Ｆ2 よりも小さいセルを使用するのに殊に適して
いる。セルのアクセスを容易にするため、真のビットラ
インＢＬと補のビットラインＢＬがそれぞれ他方の上部
の上に延びており、交互に上になったり下になったりし
ている。行Ｃj の種々の部分におけるメモリセルＭＣ
は、ビットラインのうち下方のビットラインと常に接続
されている。参照符号１３として示されている周期的な
領域において、２つのビットラインに対し”垂直方向ツ
イスト”が与えられ、つまりビットラインは垂直方向で
他方のビットラインと交差している。垂直方向ツイスト
を分離している各ＬＢＬセグメントＳは、典型的には２
N 個のメモリセルと接続されており、つまり８、１６、
３２、６４個等のメモリセルと接続されている。なお、
図２の場合、ビットラインは概して直線的に描かれてい
る。しかしいくつかの対角線セルデザインの場合、ビッ
トラインはジグザグパターンで延びており、垂直方向ツ
イストが生じるたびに水平方向が変化するように構成さ
れている。
【０００９】ビットラインに対し垂直方向ツイストを採
用したメモリセルアレイの実例は、並行して出願中の J
ohn DeBrosse 等によるアメリカ合衆国特許出願 S/N 08
/884,853, attorney docket numbers 96E9190US および
FI8960449、１９９７年６月３０日出願、に開示されて
おり、これを本出願の参考文献とする（以下では DeBro
sse 等の出願と呼ぶ）。
【００１０】半導体メモリのワードラインにも階層形の
コンセプトが適用されてきた。メモリセルのアクセス時
間（ワードラインのＲＣ時定数）を低減するよう設計さ
れたワードライン構造を、ここではデュアルワードライ
ン構造と称する。
【００１１】図３には、”セグメント化”デュアルワー
ドラインアーキテクチャと称するデュアルワードライン
構造の一例が描かれている。”ｉ番目の”列Ｒi におけ
るマスタワードラインは、メモリの列デコーダの一部分
であるワードラインドライバによって駆動される。この
場合、マスタワードラインは、垂直方向に間隔のおかれ
た異なる層における列Ｒi 中の対応するローカルワード
ラインＬＷＬil〜ＬＷＬiXの上に配置されており、その
際、２つの層は適切な誘電層により分離されている。ロ
ーカルワードラインは、列Ｒi 中のメモリセルＭＣ内に
おけるアクセストランジスタのゲートとダイレクトに接
続されている。マスタワードラインは、アルミニウムな
ど抵抗率の低い金属から成るのに対し、ローカルワード
ラインは典型的には、最上部にシリサイド層を有する高
濃度にドープされたポロシリコンから成る。ローカルワ
ードラインドライバ１５は、各ローカルワードラインと
マスタワードラインとの間に接続されている。各ローカ
ルワードラインドライバは対応するローカルワードライ
ンを駆動して、そのローカルワードラインと接続されて
いるセルの選択的なアクセスを可能にする。
【００１２】図４には、”ステッチ形”アーキテクチャ
と称する他の形式のデュアルワードライン構造が描かれ
ている。このステッチ形アーキテクチャがセグメント化
アーキテクチャと異なる点は、マスタワードラインＭＷ
Ｌi とローカルワードラインＬＷＬLi〜ＬＷＬXiとの間
においてローカルワードラインドライバが電気的なビア
ホールコンタクトつまり”ステッチ”１９により置き換
えられていることである。図示されているように、ロー
カルワードラインをすべて電気的に接続することができ
る。ステッチ形アーキテクチャであれセグメント化アー
キテクチャであれ、所定のメモリセルへ至る経路中の全
抵抗は著しく低減される。そしてワードラインの抵抗が
小さくなれば、各ワードラインに付随するＲＣ時定数が
小さくなり、このことでメモリセルのアクセス時間がス
ピードアップする。さらにまた、セグメント化アーキテ
クチャは、ワードラインの容量の減少という付加的な利
点も有する。しかしながらセグメント化手法の欠点は、
ローカルワードラインドライバのために付加的に複雑に
なることとスペースが必要になることである。
【００１３】
【発明が解決しようとする課題】したがって本発明の課
題は、上述の欠点の解消された階層形のビットラインア
ーキテクチャおよび／またはワードラインアーキテクチ
ャを有する半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】本発明によればこの課題
は、各行にマスタビットライン対が設けられており、該
マスタビットライン対は第１および第２のマスタビット
ラインから成り、該第１および第２のマスタビットライ
ンの一部分は互いに垂直方向に間隔をおいて配置されて
おり、第１のマスタビットラインが交互に第２のマスタ
ビットラインの上になったり下になったりするよう、第
１および第２のマスタビットラインが垂直方向に互いに
ねじられており、前記の垂直方向とはメモリセルアレイ
の主表面に対し直角を成す方向であり、メモリセルに接
続された各行に複数のローカルビットライン対が設けら
れており、ローカルビットラインの少なくとも１つはマ
スタビットラインと接続されていることにより解決され
る。
【００１５】
【発明の実施の形態】１つの実施形態によれば、メモリ
はたとえば８Ｆ2 よりも小さいセルを用いた使用に適し
た階層形ビットラインアーキテクチャを有しており、そ
の際、各行にはマスタビットライン対が設けられてい
て、第１および第２のマスタビットライン対には互いに
垂直方向に間隔のおかれた部分がある。第１のマスタビ
ットラインと第２のマスタビットラインは互いに垂直方
向にねじれており、第１のマスタビットラインが交互に
第２のマスタビットラインの上になったり下になったり
するように構成されている。各列における複数のローカ
ルビットライン対がメモリセルと接続されており、それ
らローカルビットラインのうち少なくとも１つはマスタ
ビットラインと作用するよう接続されていて、つまりロ
ーカルビットラインをマスタビットラインと選択的に接
続するスイッチを介して接続されている。
【００１６】さらに別の実施形態によれば、半導体メモ
リは複数のマスタワードラインを含む階層形ワードライ
ン構造を有しており、それらのマスタワードラインは少
なくとも１つの列と対応づけられている。この場合、少
なくとも１つのサブマスタワードラインが各マスタワー
ドラインと作用するよう接続されており、さらに複数の
ローカルワードラインは各サブマスタワードラインと作
用するよう接続されている。複数の電気接点または複数
のスイッチまたは複数の電気回路により、ローカルワー
ドラインとサブマスタワードラインが相互接続され、さ
らにサブマスタワードラインと対応するマスタワードラ
インが相互接続される。
【００１７】
【実施例】本発明は、半導体メモリのための改良された
階層形ビットラインおよびワードラインアーキテクチャ
に関する。ここでは階層形コンセプトを広げて周期的な
垂直方向ツイストを有する折り返し形ビットラインを構
成するやり方、および／またはデュアルワードラインの
ための付加的な層を実現するやり方について説明する。
説明のため、本発明の実施例をＤＲＡＭチップのコンテ
キストで述べる。しかし本発明はそれよりも広い用途を
もつものであり、実例にすぎないが本発明はＥＤＯ−Ｄ
ＲＡＭ、ＳＤＲＡＭ，ＲＡＭＢＵＳ−ＤＲＡＭ，ＳＬＤ
ＲＡＭ，ＭＤＲＡＭ，ＳＲＡＭ，フラッシュＲＡＭ，Ｅ
ＰＲＯＭ，ＥＥＰＲＯＭまたはマスクＲＯＭなど他のメ
モリディバイスにいても用途がある。
【００１８】図５には、本発明の第１の実施形態が断面
図として描かれている。この実施形態は、たとえばＤＲ
ＡＭの８Ｆ2 よりも小さいような高密度にパッケージン
グされた小さいメモリによる利用に適した階層形ビット
ラインアーキテクチャである。ビットライン構造２０は
メモリセルアレイの各行Ｃj において、製造レイヤＭＯ
のところにＬＢＬ1 ，ＬＢＬ1 − ，ＬＢＬ2 ， ＬＢＬ2
−のような複数のローカルビットラインとマスタビット
ライン対を有しており、このマスタビットライン対は、
上層の製造レイヤ間に交互に真のマスタビットラインＭ
ＢＬj と補のマスタビットラインＭＢＬj −を有してい
る。領域１３M において周期的な垂直方向のツイストが
生じており、この場合、真のＭＢＬは交互に補のＭＢＬ
の上になったり下になったりする。ＭＢＬ対は誘電層Ｄ
２により分離されている。
【００１９】下方のマスタビットラインＭＢＬまたはＭ
ＢＬ−の各セグメントＳM の領域において、電気的なビ
アホールコンタクト２９が誘電層Ｄ１を通って下に延び
ている。各コンタクト２９は、ローカルビットラインと
接続されたＦＥＴスイッチ２７xxのドレインまたはソー
スと接続されている。各スイッチ２７xxのスイッチング
状態は列方向に延びる対応するコントロールライン２８
によりコントロールされ、その際、各コントロールライ
ン２８は有利には列方向に並置されたすべてのスイッチ
２７xxと接続されている。真のマスタビットラインＭＢ
Ｌj はスイッチ２７itを介して真のローカルビットライ
ンＬＢＬi と選択的に接続される一方、ＭＢＬj −はス
イッチ２７icを介して補のローカルビットラインＬＢＬ
i −と選択的に接続される。ＬＢＬ1 のように真のＬＢ
Ｌと接続されたメモリセルＭＣをアクセスするため真と
補のＭＢＬはまずはじめに、慣用の手法でセンスアンプ
回路内の等化回路により等化電圧までプリチャージされ
る。ほぼ同時に、ＬＢＬ1 およびＬＢＬ1 −と接続され
ているスイッチ２７1tと２７1cがそれぞれ閉じられ、他
方、列Ｃj 内の他のスイッチ２７xxは、コントロールラ
イン２８上の適切な信号によって開かれる。 ＬＢＬ1
とＬＢＬ1 −が十分にプリチャージされると、等化回路
は動作しなくなり、（ＬＢＬ1 と接続されている）選択
されたメモリセルと接続するワードラインによりＬＢＬ
1 とＭＢＬj における電圧が変更されるようになる。ス
イッチ２７1cは有利にはこの期間中閉じたままであり、
ＭＢＬj 上に最適な基準電圧を供給する。そしてセンス
アンプは、マスタビットライン対間の差電圧を増幅し、
読み出しまたはリフレッシュ動作のために確実な論理レ
ベルを供給する。同様に、ＬＢＬ1 −と接続されている
メモリセルをアクセスするには、センスアンプへ基準電
圧を供給するためにローカルビットラインＬＢＬ1 が用
いられ、他方、ＬＢＬ1 −と接続されている選択された
セルと接続されているワードラインが高められる。
【００２０】水平平面（すなわち図５の紙面に対し垂直
であるメモリセルアレイの主表面の平面）において、ロ
ーカルビットラインは図１１に示されているように列方
向に直線的に延びるように構成できる。マスタビットラ
インに対して、領域１３M において周期的に垂直方向ツ
イストが与えられている。この実例の場合、マスタビッ
トラインＭＢＬ1 〜ＭＢＬN は、ローカルビットライン
のすぐ上を延在するものとみなせる。隣り合う垂直方向
ツイスト領域１３M の間に、複数のＫ個のワードライン
が延びている。また、センスアンプＳＡ1 〜ＳＡN は個
々のマスタビットラインＭＢＬ1 〜ＭＢＬN およびＭＢ
Ｌ1 −〜ＭＢＬn −と作用するよう接続されている。慣用
のように、メモリセルアレイに隣接して列デコーダと行
デコーダが設けられている。対角線ビットラインセルが
採用されている場合、ローカルビットラインは実質的に
ジグザグパターンで水平平面に延びており、これによっ
てメモリセルにおけるアクセストランジスタのドレイン
端子へのアクセスが容易になる。図１２の平面図には、
ジグザグパターンで延びるビットラインを採用した対角
線セルを備えているメモリセルアレイの実例が描かれて
いる。
【００２１】階層形ビットライン構造２０により、たと
えば８Ｆ2 よりも小さいセルを採用したメモリにとっ
て、従来技術よりも高い集積密度が可能となる。もっと
も、ここで開示しているビットライン構造を、８Ｆ2 よ
りも大きいセルをもつメモリに利用できるのは自明であ
る。また、ローカルビットライン対が折り返し形ビット
ラインアーキテクチャの場合のように相補的である必要
もない。いずれにせよ図５のアーキテクチャによれば、
図２に示した従来技術の構成よりも集積密度が改善され
る。それというのも、各センスアンプをいっそう多くの
メモリセルのために利用できるからである。つまり、１
つのローカルビットラインと１つの長いビットラインの
ビットラインの全容量は、非階層形構造の場合よりも著
しく小さい。したがって、各センスアンプに対応づけら
れているメモリセルの行を長くすることができ、これに
よりチップあたりに必要とされるセンスアンプは少なく
なる。
【００２２】図６のａとｂの断面図は、本発明による階
層形ビットラインアーキテクチャの択一的な実施形態が
概略的に描かれている。図６のａとｂには、ビットライ
ン構造３０のそれぞれ反対側の端部が示されている。ビ
ットライン構造３０が前述のビットライン構造２０と異
なる点は、ローカルビットライン対にも参照符号１３ L
の付された領域で垂直方向ツイストが与えられているこ
とである。垂直方向ツイスト１３L は、マスタビットラ
インのための垂直方向ツイスト１３M を製造するために
利用したのと実質的に同じ技術を用いて実装することが
できる。ＬＢＬ 1 やＬＢＬ1 −などの各ＬＢＬ対は互い
に交互に上になったり下になったりしており、誘電層Ｄ
3 により垂直方向に分離されている。この場合、ビット
ライン構造３０は、ビットライン構造２０とは異なり付
加的な金属層を有している。
【００２３】センスアンプに最も近い第１の電気的なコ
ンタクト２９により、ＭＢＬｊ −が第１のＬＢＬスイッ
チ２７1ｃのドレインまたはソースと接続されており、
その際、スイッチ２７1ｃの他方の側は第１の補のロー
カルビットラインＬＢＬ1 −と接続されている。ローカ
ルビットラインＬＢＬ1 とＬＢＬ1 −に対し、領域１３L
において互いに垂直方向ツイストが何度も与えられてい
る。他方の側において、ＬＢＬ1 はスイッチ２７1ｔと
接続されている。そして別のコンタクト２９により、ス
イッチ２７1ｔは真のマスタビットラインＭＢＬｊ と接
続されている。したがって真のマスタビットラインは、
真のローカルビットラインＬＢＬ1 〜ＬＢＬk のうちの
１つだけと選択的に接続され、ＭＢＬｊ −はＬＢＬ1 −
〜ＬＢＬk −のうちの１つだけと選択的に接続される。
ＬＢＬ1 またはＬＢＬ1 −と接続されているメモリセル
をアクセスするためには、たとえば両方のスイッチ２７
1ｔと２７1ｃが閉じられることになるのに対し、行Ｃｊ
中のその他のスイッチ２７ xxはすべての開かれること
になる。この場合、（ＬＢＬ1 またはＬＢＬ1 −と接続
されている）選択されたセルと接続されているワードラ
インが高められることになる。折り返し形ビットライン
に関してＬＢＬ1 −は、選択されたセルがＬＢＬ1 と接
続されていれば、ＭＢＬj −を介してセンスアンプへプ
リチャージ基準電圧を供給するために用いられ、セルが
ＬＢＬ1 −と接続されていればその逆である。しかし先
に説明したようにセンスアンプにおける基準セルを、選
択的に非折り返し形アーキテクチャにおける基準電圧を
供給するために用いることもできる。その場合、スイッ
チに対応づけられたメモリセルをアクセスするために、
いかなる時点でもスイッチ２７xxのうちいずれか１つだ
けが閉じられることになる。
【００２４】図６のａとｂにおけるビットライン構造３
０を変形して、第１のローカルビットライン対ＬＢＬ
1 ，ＬＢＬ1 −だけがセンスアンプとダイレクトに接続
される一方、他のＬＢＬ対はマスタビットライン対を介
してセンスアンプと作用するよう接続されたままである
ように構成できる。このことはＭＢＬj −をスイッチ２
７1cと接続する第１の電気的コンタクト２９を除去し、
スイッチ２７1cの一方の端部をセンスアンプへダイレク
トに接続し、スイッチ２７1tをセンスアンプとＬＢＬ1
との間に接続された位置へ移動させる。この手法に関連
して別のスイッチ対を加えることもでき、その際、一方
のスイッチはセンスアンプの入力端子と真のマスタビッ
トラインとの間に接続されており、他方のスイッチはセ
ンスアンプ入力端子と補のマスタビットラインとの間に
接続される。したがって、第１のＬＢＬ対であるＬＢＬ
1 ，ＬＢＬ1 −をアクセスしようとするときは常に、こ
の付加的なスイッチ対がスイッチオフされ、これにより
マスタビットラインとセンスアンプとの接続が解除され
る。
【００２５】さて、次に７を参照すると、本発明による
セグメント化階層形ワードライン構造４０が示されてい
る。開示されている他の実施形態の場合と同様、ワード
ライン構造４０はＤＲＡＭまたは他の半導体メモリの一
部分とすることができる。メモリセルアレイの各列Ｒi
において、複数のＹ個のローカルワードラインＬＷＬ i1
〜 ＬＷＬiYがメモリセルにおけるアクセストランジス
タのゲートと接続されている。有利には各ローカルワー
ドライン（ＬＷＬ）は、列における多数のメモリセルた
とえば数１００個のメモリセルのゲートを接続する連続
的なゲート金属化部として実現されている。各ＬＷＬ
は、慣用のセグメント化デュアルワードラインアーキテ
クチャの場合のようにローカルワードラインドライバ４
５と接続されている。各ワードラインドライバ４５は、
必要であればデコーディング用に付加的な選択回路を有
することができる。しかしワードライン構造４０の場
合、列全体に沿って延在する単一のマスタワードライン
（ＭＷＬ）に各ローカルワードラインＬＷＬxxが選択的
に接続されるのではなく、ＬＷＬのグループが各々互い
に分離されているサブマスタワードラインＳＭＷＬi1〜
ＳＭＷＬiPと選択的に接続される。サブマスタワードラ
イン（サブＭＷＬ）は、ローカルワードラインよりも上
層の製造レイヤに配置されている。図７の実例では、４
つのＬＷＬが各サブＭＷＬと選択的に接続されるが、そ
れよりも多くのＬＷＬや少ないＬＷＬが各サブＭＷＬと
選択的に接続されるように構成できることは自明であ
る。
【００２６】各サブマスタワードラインＳＭＷＬi1〜Ｓ
ＭＷＬiPは、列Ｒi 中の単一のマスタワードラインＭＷ
Ｌi とローカルワードラインドライバ４７を介して選択
的に接続され、この場合、ＬＷＬドライバ４７の回路は
ＬＷＬドライバ４５すなわち慣用のＬＷＬドライバと実
質的に同じものとすることができる。ＬＷＬドライバの
精密なレイアウトやその製造方法は本発明にとってクリ
ティカルではなく、当業者にとって自明であるように多
数の適切なレイアウトが可能である。各ワードラインド
ライバ４５または４７は、以下に示すように多数の列を
駆動するローカルワードラインドライバの一部分とみな
せるものである。
【００２７】ワードライン構造４０により、図３で示し
たような従来のセグメント化デュアルワードライン構造
よりも高速なメモリセルアクセス時間が可能になる。い
っそう高速なアクセス時間が可能になる理由は、マスタ
ワードラインとダイレクトに接続されたローカルワード
ラインドライバの個数が低減されているからである。そ
の結果、ＭＷＬ上の容量性負荷が著しく減少し、それに
よりＲＣ時定数が小さくなる。実例として図７の回路の
場合、従来技術と比較して４分の１の個数のローカルワ
ードラインドライバがＭＷＬとダイレクトに接続されて
いる。
【００２８】図８には、従来技術のセグメント化デュア
ルワードライン構造５０が示されており、この場合、各
マスタワードラインＭＷＬは複数の列に対し列活性化信
号を与えるために使用される。図示されている実例によ
る構成の場合、マスタワードラインＭＷＬi は４つの列
Ｒi 〜Ｒi+3 のために使用される。ＭＷＬi は、メモリ
セルアレイで使用される列デコーダと対応づけられたワ
ードラインドライバ５４により駆動される。Ｒi のよう
な各列にはＰ個のローカルワードラインＬＷＬ i1〜ＬＷ
ＬiPが設けられており、これら各々はＡＮＤゲート５２
の出力側と接続されている。各ＡＮＤゲート５２の一方
の入力側はＭＷＬi と接続されているのに対し、他方の
入力側は対応するコントロールライン５７xxと接続され
ている。コントロールライン５７xxは、列デコーダ内の
ドライバにより駆動される。行方向に並んだ４つのＡＮ
Ｄゲートによって、１つのローカルワードラインドライ
バ４５が規定されている。ＬＷＬi1のような特定のロー
カルワードラインと接続されたメモリセルをアクセスす
るため、ワードラインドライバ５４はマスタワードライ
ンＭＷＬi を駆動して高レベルにし、対応するコントロ
ールラインが高レベルに駆動されるのに対し、他のコン
トロールライン５７xxの各々は低レベルに保持される。
したがって、複数の列のために１つのマスタワードライ
ンを用いた場合、マスタワードラインのピッチ（各マス
タワードライン間のスペース）を緩和することができ、
これにより実装のための製造プロセスが容易になり、歩
留まりが改善される。また、ＭＷＬのライン幅も広くす
ることができ、ＭＷＬの抵抗が小さくなり、このことで
メモリセルのアクセス時間がスピードアップする。
【００２９】図９には、本発明によるセグメント化ワー
ドライン構造４０′が描かれており、これは図７による
ワードライン構造４０の特別な事例である。ワードライ
ン構造４０′は、多数の列に対し列活性化信号を与える
ために１つのマスタワードラインＭＷＬi を使用する。
図示されている実施形態の場合、マスタワードラインＭ
ＷＬi は１６個の列Ｒi 〜Ｒi+15のために用いられる。
各列は、ゲート金属化部から成るＰ個のローカルワード
ラインＬＷＬi1〜ＬＷＬiPを有している。各ローカルワ
ードラインは、上述の図８のワードライン構造の場合の
ようにＡＮＤゲート５２の出力側と接続されている。各
ＡＮＤゲート５２の一方の入力端子はサブマスタワード
ラインたとえばＳＭＷＬi1と接続されており、他方の入
力端子は５７i1のようなコントロールラインと接続され
ている。各コントロールライン５７xxは有利には、図示
されているように種々の行における多数のＡＮＤゲート
５２と接続されている。したがってコントロールライン
５７i1は、４つの列だけ離れたローカルワードラインす
なわちＬＷＬi1，ＬＷＬ(i+4)1， ＬＷＬ(i+8)1 等と接
続されたＡＮＤゲートと接続させることができる。行方
向に並べられた４つのＡＮＤゲート５２によって、先に
述べた１つのローカルワードラインドライバ４５が構成
される。
【００３０】各サブマスタワードライン（サブＭＷＬ）
は、”Ｚ”個の列たとえば図９の実施形態では４つの列
のＡＮＤゲート５２の入力端子と接続されている。さら
に各サブＭＷＬは、ＡＮＤゲート５２を介して１つの共
通する列の”Ｙ”個のローカルワードラインたとえば２
つのローカルワードラインと接続されている。この実施
例では、Ｚ個の列の各組のためにＳＭＷＬiL〜ＳＭＷＬ
iKのようなＫ個のサブマスタワードラインが設けられて
いる。各サブＭＷＬはＡＮＤゲート６２の出力側と接続
されており、そこにおいて各ＡＮＤゲート６２の一方の
入力側はマスタワードラインＭＷＬi と接続されてお
り、他方の入力側はコントロールライン６７1 〜６７K
のうち対応する１つに接続されている。この実施例で
は、行方向に並べられた４つのＡＮＤゲート６２が１つ
のローカルワードラインドライバ４７′を成しており、
これは図７のワードラインドライバ４７の１つの実施形
態である。コントロールライン６７1 〜６７K は、周知
のようにして適切なコントロールエレクトロニクスによ
る列と行のアドレスに従い高レベルまたは低レベルにな
るよう駆動される。したがって、ＬＷＬi2のような特定
のローカルワードラインと接続されたメモリセルをアク
セスするためには、ＬＷＬi2と接続されたＡＮＤゲート
５２の出力側を高レベルになるよう駆動し、このことは
コントロールライン５７i2と６７1 を高レベルになるよ
う駆動する一方、他のすべてのコントロールライン５７
xxおよび６７2 〜６７K を低レベルに保持し、かつＭＷ
Ｌi を高レベルになるよう駆動することによって行われ
る。
【００３１】したがって階層形ワードライン構造４０′
によれば、ＭＷＬi のような各マスタワードラインによ
って、図８のデュアルワードライン構造において可能な
個数よりも多くの個数の列へ列活性化信号が供給され
る。その結果、マスタワードラインの幅を広くすること
ができ、それゆえマスタワードラインの抵抗が小さくな
り、ＲＣアクセス時間が低減される。つまりマスタワー
ドラインのピッチを増やすことができ、それによりワー
ドライン製造プロセスが容易になり、チップの歩留まり
が改善される。
【００３２】次に図１０を参照すると、そこには本発明
によるステッチ状階層形ワードライン構造８０が略示さ
れている。この場合、複数のＸ個のローカルワードライ
ンＬＷＬi1〜ＬＷＬiXがメモリセルアレイの列Ｒi 中に
配置されている。ローカルワードライン（ＬＷＬ）は、
図示されているように互いに分離されているかまたは、
列Ｒi 全体に沿って連続ゲート金属化部のように電気的
に接続されている。電気的なビアホールコンタクト（ス
テッチ）８９i1s 〜８９iXS によって周期的に、ＬＷＬ
が上層の製造レベルにあるサブマスタワードラインＳＭ
ＷＬi1〜ＳＭＷＬiPと接続されている。さらに電気的な
ビアホールコンタクト８９i1 〜８９iPによって、個々
のサブマスタワードラインが上層のレベルにあるマスタ
ワードラインＭＷＬi と接続されている。その際、コン
タクト８９i1 〜８９iP 各々の間隔は、コンタクト８９
i1s 〜８９iXS 各々の間隔よりも広い。
【００３３】これまで、半導体メモリのための階層形ビ
ットラインおよびワードラインアーキテクチャについて
説明してきた。上述の説明には多数の形態が含まれてい
るが、それらの形態によっても本発明の範囲が限定され
るものではなく、それらは単に本発明の有利な実施形態
について例示したにすぎない。たとえば、ここで開示し
た階層形ワードライン構造を上述の階層形ビットライン
構造のいずれかと組み合わせて利用することができる。
当業者であれば、本発明の範囲ならびに技術思想を逸脱
することなく、その他多数の変形を着想することができ
る。
【００３４】
【外１】
【図面の簡単な説明】
【図１】従来技術による階層形ビットライン構造を示す
図である。
【図２】周期的な垂直方向ツイストをもつ従来技術によ
る折り返し形ビットライン構造を示す図である。
【図３】従来技術によるセグメント形デュアルワードラ
イン構造を示す図である。
【図４】従来技術によるステッチ形デュアルワードライ
ン構造を示す図である。
【図５】本発明による階層形ビットライン構造の実施形
態を示す図である。
【図６】本発明による階層形ビットライン構造の実施形
態を示す図である。
【図７】本発明によるセグメント化アーキテクチャを採
用した階層形ワードライン構造の実施形態を示す図であ
る。
【図８】セグメント化デュアルワードラインアーキテク
チャを示す図である。
【図９】本発明による階層形セグメント化ワードライン
アーキテクチャの択一的な実施形態を示す図である。
【図１０】本発明によるステッチ状階層形ワードライン
アーキテクチャを示す図である。
【図１１】直線的なビットラインを有するメモリセルの
平面図である。
【図１２】対角線ビットラインを有するメモリセルアレ
イの平面図である。
【符号の説明】
１３ 垂直方向ツイスト領域 ２０，３０ ビットライン構造 ２７ スイッチ ２９ ビアホールコンタクト ４０，４０′，５０，８０ ワードライン構造 ４５，４７，５４ ワードラインドライバ ５７，６７ コントロールライン ＬＢＬ ローカルビットライン ＭＢＬ マスタビットライン ＳＭＷＬ サブマスタワードライン ＭＣ メモリセル ＳＡ センスアンプ
フロントページの続き (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 168 (72)発明者 桐畑 外志昭 アメリカ合衆国 ニューヨーク ポウキー プスィー ミスティー リッジ サークル 10 (72)発明者 ヒン ウォン アメリカ合衆国 カリフォルニア ロス アルトス ヴィア デル ポゾ 1011

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 行と列に配置された複数のメモリセルか
    ら成るメモリセルアレイを有する半導体メモリにおい
    て、 各行にマスタビットライン対が設けられており、該マス
    タビットライン対は第１および第２のマスタビットライ
    ンから成り、該第１および第２のマスタビットラインの
    一部分は互いに垂直方向に間隔をおいて配置されてお
    り、 第１のマスタビットラインが交互に第２のマスタビット
    ラインの上になったり下になったりするよう、第１およ
    び第２のマスタビットラインが垂直方向に互いにねじら
    れており、 前記の垂直方向とはメモリセルアレイの主表面に対し直
    角を成す方向であり、 メモリセルに接続された各行に複数のローカルビットラ
    イン対が設けられており、ローカルビットラインの少な
    くとも１つはマスタビットラインと接続されていること
    を特徴とする、 メモリセルアレイを有する半導体メモリ。
  2. 【請求項２】 折り返し形ビットラインアーキテクチャ
    が採用されており、前記の第１および第２のマスタビッ
    トラインはそれぞれ真と補のマスタビットラインから成
    り、１つの行におけるローカルビットライン対の少なく
    とも１つは、真のマスタビットラインと接続された真の
    ローカルビットラインと、該行の補のマスタビットライ
    ンと接続された補のローカルビットラインを有する、請
    求項１記載の半導体メモリ。
  3. 【請求項３】 所定のローカルビットライン対における
    第１のローカルビットラインが、第１のスイッチを介し
    て第１のマスタビットラインと選択的に接続され、該所
    定のローカルビットライン対における第２のローカルビ
    ットラインは、第２のスイッチを介して第２のマスタビ
    ットラインと選択的に接続される、請求項１記載の半導
    体メモリ。
  4. 【請求項４】 各行における複数のローカルビットライ
    ン対は、個々のスイッチを介して該行のマスタビットラ
    イン対と選択的に接続される、請求項１記載の半導体メ
    モリ。
  5. 【請求項５】 真と補のローカルビットラインは行方向
    に交互の位置で配置されている、請求項２記載の半導体
    メモリ。
  6. 【請求項６】 真と補のローカルビットラインが垂直方
    向に交互に上になったり下になったりするよう、真と補
    のローカルビットラインに対し周期的に相互間で垂直方
    向のツイストが与えられている、請求項２記載の半導体
    メモリ。
  7. 【請求項７】 前記メモリセルは８Ｆ2 またはそれより
    も小さいメモリセルである、請求項１記載の半導体メモ
    リ。
  8. 【請求項８】 前記メモリセルは８Ｆ2 のメモリセルよ
    りも大きい、請求項１記載の半導体メモリ。
  9. 【請求項９】 階層形ワードライン構造が設けられてお
    り、該構造は複数のマスタワードラインを有しており、
    これらは各々少なくとも１つの列と対応づけられてお
    り、前記マスタワードラインの各々に少なくとも１つの
    サブマスタワードラインが接続されており、前記メモリ
    セルに複数のローカルワードラインが接続されており、
    該ローカルワードラインは前記サブマスタワードライン
    と接続されている、請求項１記載の半導体メモリ。
  10. 【請求項１０】 行と列に配置された複数のメモリセル
    から成るメモリセルアレイを有する半導体メモリにおい
    て、 複数のマスタワードラインが設けられており、これらは
    各々少なくとも１つの列と対応づけられており、 少なくとも１つのサブマスタワードラインが各マスタワ
    ードラインと接続されており、 複数のローカルワードラインがメモリセルと接続され、
    かつ各サブマスタワードラインと接続されており、 複数の電気的コンタクトと複数のワードラインドライバ
    から成るグループから選択された電気的な接続により、
    ローカルワードラインとサブマスタワードラインが相互
    接続され、サブマスタワードラインと対応づするマスタ
    ワードラインが相互接続されることを特徴とする、 メモリセルアレイを有する半導体メモリ。
  11. 【請求項１１】 各マスタワードラインはスイッチを介
    して、複数のサブマスタワードラインおよび種々の列に
    おける複数のローカルワードラインと接続される、請求
    項１０記載の半導体メモリ。
  12. 【請求項１２】 各マスタワードラインに対応づけられ
    ているワードラインドライバは、各マスタワードライン
    とＭ個の異なる列における複数のサブマスタワードライ
    ンとの間に接続された複数の第１のワードラインドライ
    バと、サブマスタワードラインとＮ個の異なる列におけ
    るローカルワードラインとの間に接続された複数の第２
    のワードラインドライバから成り、ここでＮはＭよりも
    大きい、請求項１１記載の半導体メモリ。
  13. 【請求項１３】 Ｎは１６でありＭは４であり、各マス
    タワードラインは１６個の列に対応づけられている、請
    求項１２記載の半導体メモリ。
  14. 【請求項１４】 各ワードラインドライバは複数のＡＮ
    Ｄゲートを有する、請求項１１記載の半導体メモリ。
  15. 【請求項１５】 Ｎ個の層に実装されたワードラインア
    ーキテクチャにおいて、 Ｎは少なくとも３であり、ワードラインは層ｉとｉ＋１
    の間および層ｉ＋１とｉ＋２の間で、複数のステッチ、
    複数のスイッチおよび複数の電気回路から成るグループ
    から選択された電気的な接続を介して接続されているこ
    とを特徴とする、ワードラインアーキテクチャ。
  16. 【請求項１６】 前記の電気的な接続のすべてがステッ
    チから成る、請求項１５記載のワードラインアーキテク
    チャ。
  17. 【請求項１７】 前記の電気的な接続のすべてが電気ス
    イッチから成る、請求項１５記載のワードラインアーキ
    テクチャ。
  18. 【請求項１８】 前記の電気的な接続のすべてが電気回
    路である、請求項１５記載の半導体メモリ。
  19. 【請求項１９】 行と列に配置された複数のメモリセル
    から成るメモリセルアレイを有する半導体メモリにおい
    て、 １つの行にマスタビットライン対が設けられており、該
    マスタビットライン対は第１および第２のマスタビット
    ラインから成り、該第１および第２のマスタビットライ
    ンの一部分は互いに垂直方向に間隔をおいて配置されて
    おり、 第１のマスタビットラインが交互に第２のマスタビット
    ラインの上になったり下になったりするよう、第１およ
    び第２のマスタビットラインが垂直方向に互いにねじら
    れており、 前記の垂直方向とはメモリセルアレイの主表面に対し直
    角を成す方向であり、 メモリセルに接続された該行に複数のローカルビットラ
    イン対が設けられており、ローカルビットラインの少な
    くとも１つはマスタビットラインと接続されていること
    を特徴とする、 メモリセルアレイを有する半導体メモリ。
  20. 【請求項２０】 折り返し形ビットラインアーキテクチ
    ャが採用されており、前記の第１および第２のマスタビ
    ットラインはそれぞれ真と補のマスタビットラインから
    成り、１つの行におけるローカルビットライン対の少な
    くとも１つは、真のマスタビットラインと接続された真
    のローカルビットラインと、該行の補のマスタビットラ
    インと接続された補のローカルビットラインを有する、
    請求項１９記載の半導体メモリ。
  21. 【請求項２１】 所定のローカルビットライン対におけ
    る第１のローカルビットラインが、第１のスイッチを介
    して第１のマスタビットラインと選択的に接続され、該
    所定のローカルビットライン対における第２のローカル
    ビットラインは、第２のスイッチを介して第２のマスタ
    ビットラインと選択的に接続される、請求項１９記載の
    半導体メモリ。
  22. 【請求項２２】 各行における複数のローカルビットラ
    イン対は、個々のスイッチを介して該行のマスタビット
    ライン対と選択的に接続される、請求項１９記載の半導
    体メモリ。
  23. 【請求項２３】 真と補のローカルビットラインは行方
    向に交互の位置で配置されている、請求項２０記載の半
    導体メモリ。
  24. 【請求項２４】 真と補のローカルビットラインが垂直
    方向に交互に上になったり下になったりするよう、真と
    補のローカルビットラインに対し周期的に相互間で垂直
    方向のツイストが与えられている、請求項２０記載の半
    導体メモリ。
  25. 【請求項２５】 前記メモリセルは８Ｆ2 またはそれよ
    りも小さいメモリセルである、請求項１９記載の半導体
    メモリ。
  26. 【請求項２６】 前記メモリセルは８Ｆ2 のメモリセル
    よりも大きい、請求項１９記載の半導体メモリ。
  27. 【請求項２７】 階層形ワードライン構造が設けられて
    おり、該構造は複数のマスタワードラインを有してお
    り、１つのマスタワードラインが少なくとも１つの列と
    対応づけられており、該マスタワードラインに少なくと
    も１つのサブマスタワードラインが接続されており、前
    記メモリセルに複数のローカルワードラインが接続され
    ており、該ローカルワードラインは前記サブマスタワー
    ドラインと接続されている、請求項１９記載の半導体メ
    モリ。
  28. 【請求項２８】 行と列に配置された複数のメモリセル
    から成るメモリセルアレイを有する半導体メモリにおい
    て、 複数のマスタワードラインが設けられており、１つのマ
    スタワードラインが少なくとも１つの列と対応づけられ
    ており、 少なくとも１つのサブマスタワードラインが該マスタワ
    ードラインと接続されており、 複数のローカルワードラインがメモリセルと接続され、
    かつ各サブマスタワードラインと接続されており、 複数の電気的コンタクトと複数のワードラインドライバ
    から成るグループから選択された電気的な接続により、
    ローカルワードラインとサブマスタワードラインが相互
    接続され、サブマスタワードラインと対応づするマスタ
    ワードラインが相互接続されることを特徴とする、 メモリセルアレイを有する半導体メモリ。
  29. 【請求項２９】 前記マスタワードラインはスイッチを
    介して、複数のサブマスタワードラインおよび種々の列
    における複数のローカルワードラインと接続される、請
    求項２８記載の半導体メモリ。
  30. 【請求項３０】 前記ワードラインドライバは、前記マ
    スタワードラインとＭ個の異なる列における複数のサブ
    マスタワードラインとの間に接続された複数の第１のワ
    ードラインドライバと、サブマスタワードラインとＮ個
    の異なる列におけるローカルワードラインとの間に接続
    された複数の第２のワードラインドライバから成り、こ
    こでＮはＭよりも大きい、請求項２９記載の半導体メモ
    リ。
  31. 【請求項３１】 Ｎは１６でありＭは４であり、各マス
    タワードラインは１６個の列に対応づけられている、請
    求項３０記載の半導体メモリ。
  32. 【請求項３２】 前記ワードラインドライバは複数のＡ
    ＮＤゲートから成る、請求項２８記載の半導体メモリ。
  33. 【請求項３３】 Ｎ個の層に実装されたワードラインア
    ーキテクチャにおいて、 Ｎは少なくとも３であり、ワードラインは層ｉとｉ＋１
    の間および層ｉ＋１とｉ＋２の間で、複数のステッチ、
    複数のスイッチおよび複数の電気回路から成るグループ
    から選択された電気的な接続を介して接続されているこ
    とを特徴とする、ワードラインアーキテクチャ。
  34. 【請求項３４】 前記の電気的な接続のすべてがステッ
    チから成る、請求項３３記載のワードラインアーキテク
    チャ。
  35. 【請求項３５】 前記の電気的な接続のすべてが電気ス
    イッチから成る、請求項３３記載のワードラインアーキ
    テクチャ。
  36. 【請求項３６】 前記の電気的な接続のすべてが電気回
    路である、請求項３３記載の半導体メモリ。
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