KR100621769B1 - 반도체 메모리 장치에서의 비트라인 배치구조 - Google Patents

반도체 메모리 장치에서의 비트라인 배치구조 Download PDF

Info

Publication number
KR100621769B1
KR100621769B1 KR1020040094440A KR20040094440A KR100621769B1 KR 100621769 B1 KR100621769 B1 KR 100621769B1 KR 1020040094440 A KR1020040094440 A KR 1020040094440A KR 20040094440 A KR20040094440 A KR 20040094440A KR 100621769 B1 KR100621769 B1 KR 100621769B1
Authority
KR
South Korea
Prior art keywords
bit line
transistors
column
semiconductor memory
memory device
Prior art date
Application number
KR1020040094440A
Other languages
English (en)
Other versions
KR20060055114A (ko
Inventor
최병길
서영호
곽충근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040094440A priority Critical patent/KR100621769B1/ko
Priority to US11/183,613 priority patent/US7426129B2/en
Publication of KR20060055114A publication Critical patent/KR20060055114A/ko
Application granted granted Critical
Publication of KR100621769B1 publication Critical patent/KR100621769B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

고집적을 위하여 코어영역의 배치를 최적화할 수 있는 고집적 반도체 메모리 장치에서의 비트라인 배치구조가 개시된다. 글로벌 비트라인 페어에 복수의 로컬 비트라인 페어가 연결되는 타입을 갖는 반도체 메모리 장치에서의 비트라인 배치구조는, 상기 로컬 비트라인 페어를 형성하는 비트라인들과 상보비트라인들이 서브 메모리 셀 어레이를 기준으로 서로 나뉘어 대향 배치된 컬럼 패쓰 트랜지스터들에 각기 분할적으로 대응 연결된 구조를 가짐에 의해, 메모리 셀 사이즈의 축소화에 대응하여 코어영역의 배치가 최적으로 구현된다.
반도체 메모리 장치, 컬럼 패쓰 트랜지스터, 코어 영역, 계층적 비트라인

Description

반도체 메모리 장치에서의 비트라인 배치구조{Bit line layout structure in semiconductor memory device}
도 1은 통상적인 반도체 메모리 장치에서의 비트라인 배치를 보인 도면
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 비트라인 배치를 보인 도면
도 3은 도 2의 비트라인 배치에 대한 일부 상세도
도 4는 도 2의 비트라인 배치를 메모리 셀 어레이 전체로 확장하여 보인 도면
본 발명은 반도체 메모리 장치의 배치구조에 관한 것으로, 특히 스태이틱 랜덤 억세스 메모리(SRAM)등과 같은 반도체 메모리 장치에서 고집적에 보다 적합하게 적용될 수 있는 비트라인 배치구조에 관한 것이다.
근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등 과 같은 반도체 소자의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고속 동작화 및 고집적화가 요구된다. 고품질을 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반된다.
통상적으로, 비트라인을 통하여 메모리 셀로부터 정보를 리드하거나 메모리 셀에 정보를 라이트하는 반도체 메모리 제품들에서 메모리 셀의 집적도(density)가 증가될 수록 한 쌍, 혹은 하나의 비트라인에 연결되는 메모리 셀들의 수는 증가된다. 따라서, 비트라인의 기생 RC가 증가되어 비트라인 당 연결된 메모리 셀 들의 수가 많을 수록 리드/라이트 동작 속도는 점점 더 저하된다. 또한, 하나의 비트라인을 선택하여 정보를 리드하거나 라이트하는 동작에서 필연적으로 비트라인의 캐패시턴스(capacitance)에 전류를 충전 혹은 방전하는 과정이 수반된다. 따라서, 비트라인 당 연결된 메모리 셀들의 수가 증가하면 비트라인의 캐패시턴스가 증가되어 메모리 제품의 전류 소모량 역시 증가하게 된다. 이를 방지하기 위해서는 집적도가 증가되더라도 비트라인 당 연결되는 메모리 셀의 개수를 일정하게 유지하는 것이지만, 그렇게 하는 경우에 칩 사이즈의 증가를 막기 어려워 원가 경쟁력 이 감소되는 문제가 발생된다.
한편, 일반적인 메모리 공정 기술의 변화에 따르면 집적도가 증가되면 공정의 최소 회로 선 폭은 감소된다. 그러나, 코어영역에 적용되는 선 폭의 감소 정도는 메모리 셀 영역에 적용되는 선 폭의 감소 정도에 비해 작은 것이 일반적이다. 비트라인 당 연결된 메모리 셀의 수와는 무관하게, 메모리 셀의 면적이 축소될 수록 대응되는 비트라인을 선택하고 구동하는 회로 예컨대 컬럼 패스부나 프리차아지 부를 코어영역 내에 배치하는 작업은 더욱 어려워지고 있다.
도 1은 통상적인 반도체 메모리 장치에서의 비트라인 배치를 보여준다. 도면을 참조하면, 글로벌 비트라인(GBLi)과 상보 글로벌 비트라인(GBLBi)으로 구성된 글로벌 비트라인 페어(GBLi-GBLBi)에 로컬 비트라인(BLi)과 상보 로컬 비트라인(BLBi)으로 구성된 로컬 비트라인 페어(BLi-BLBi)가 동일 방향에서 복수로 연결된 것이 보여진다. 도 1의 경우에는 하나의 글로벌 비트라인 페어에 4개의 로컬 비트라인 페어가 연결된 경우의 예이다. 여기서, 참조부호 41은 메모리 셀 영역을, 참조부호 22 및 20은 인터커넥션 레이어 영역들을, 참조부호 30은 코어 영역 또는 셀 주변 영역을 각기 나타낸다. 제1,2 노드들(NO1,NO2)중 제1 노드(NO1)는 상기 글로벌 비트라인(GBLi)과 상기 로컬 비트라인들(BL0,BL1,BL2,BL3)을 서로 연결하는 접속 노드이고, 제2 노드(NO2)는 상기 상보 글로벌 비트라인(GBLBi)과 상기 상보 로컬 비트라인들(BL0B,BL1B,BL2B,BL3B)을 서로 연결하는 접속 노드이다.
도 1의 구조에서, 셀 영역(41)에 배치되는 메모리 셀의 단위 면적이 축소될 수록 코어 영역(30)내에 컬럼 패스 트랜지스터들(10,11-17)을 배치하는 것은 더욱 어려워진다. 왜냐하면, 도 1은 상기 컬럼 패스 트랜지스터들(10,11-17)과 미도시된 프리차아지 트랜지스터들을 셀 영역(41)의 일측 방향에서 모두 같이 배치하는 구조를 갖기 때문이다. 결국, 상기한 도 1의 구조는 한 쪽 방향에 코어 회로를 구성하는 트랜지스터들이 편중되므로 축소된 메모리 셀 배치에 적합하게 코어 배치를 행 하기 어려운 문제점이 있다.
상기한 바와 같이, 종래의 비트라인 배치 구조에 따르면 코어 회로내의 배치가 최적화 되지 못하여 고집적화에 제한을 주는 문제점이 있고, 신호 연결을 위한 인터커넥션 레이어(interconnection layer)의 종류가 증가하는 문제점이 있어왔다. 따라서, 결국 반도체 메모리 제품의 원가 경쟁력이 감소되는 문제가 초래된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 메모리 장치에서의 비트라인 배치구조를 제공함에 있다.
본 발명의 다른 목적은 비트라인을 선택하고 구동하는 회로를 코어영역 내에 효율적으로 배치할 수 있는 반도체 메모리 장치에서의 비트라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 코어 회로를 구성하는 트랜지스터들을 한쪽에 편중되지 않도록 할 수 있는 반도체 메모리 장치에서의 비트라인 배치구조를 제공함에 있다.
본 발명의 또 다른 목적은 컬럼 패스 트랜지스터들 및 프리차아지 트랜지스터들을 코어영역 내에 편중되지 않게 배치할 수 있는 반도체 메모리 장치에서의 비트라인 배치구조를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 양상에 따라, 글로벌 비트라인 페어에 복수의 로컬 비트라인 페어가 연결되는 타입을 갖는 반도체 메모리 장 치에서의 비트라인 배치구조는, 상기 로컬 비트라인 페어를 형성하는 비트라인들과 상보비트라인들이 서브 메모리 셀 어레이를 기준으로 서로 나뉘어 대향 배치된 컬럼 패쓰 트랜지스터들에 각기 분할적으로 대응 연결된 구조를 가짐을 특징으로 한다.
바람직하기로, 상기 컬럼 패쓰 트랜지스터들은 씨모오스 전송게이트로 각기 구성될 수 있으며, 각기 프리차아지 트랜지스터와 대응 연결될 수 있다.
본 발명의 실시예적 구체화에 따라, 반도체 메모리 장치는,
로우와 컬럼의 교차점마다 메모리 셀이 매트릭스 형태로 배열된 서브 매트를 복수로 갖는 메모리 셀 어레이;
상기 서브 매트를 기준으로 상기 컬럼 방향으로 서로 대향 배열된 이퀄라이저와 센스앰프간에 연결된 글로벌 비트라인 페어;
상기 글로벌 비트라인 페어중 제1 글로벌 비트라인에 연결되고 상기 센스앰프 측에 배치된 제1 컬럼 패쓰 트랜지스터들과, 상기 제1 글로벌 비트라인과 함께 상기 글로벌 비트라인 페어를 구성하는 제2 글로벌 비트라인에 연결되고 상기 이퀄라이저 측에 배치된 제2 컬럼 패쓰 트랜지스터들로 이루어진 컬럼 패쓰 트랜지스터부;
상기 메모리 셀의 로우방향에서 각기 대응되는 메모리 셀들과 접속된 복수의 워드라인; 및
상기 제1 글로벌 비트라인에 연결된 상기 제1 컬럼 패쓰 트랜지스터들과 각기 대응적으로 접속된 제1 로컬 비트라인들과, 상기 제2 글로벌 비트라인에 연결된 상기 제2 컬럼 패쓰 트랜지스터들과 각기 대응적으로 접속된 제2 로컬 비트라인들로 이루어지며, 상기 메모리 셀의 컬럼방향에서 각기 대응되는 메모리 셀들과 접속된 복수의 로컬 비트라인 페어를 구비한다.
상기한 비트라인 배치구조에 따르면, 코어 회로를 구성하는 트랜지스터들을 한쪽에 편중되지 않도록 할 수 있으므로 고집적 반도체 메모리의 구현에 제한을 주지 않게 되는 효과가 있다.
이하에서는 본 발명에 따른 반도체 메모리 장치에서의 비트라인 배치구조에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 수행하는 구성요소들은 동일한 참조부호로서 나타나 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치에서의 비트라인 배치를 보여준다. 도 2는 하나의 글로벌 비트라인 페어에 4개의 로컬 비트라인 페어가 연결된 경우의 예이다. 도면을 참조하면, 로컬 비트라인 페어를 형성하는 비트라인들(BL0,BL1,BL2,BL3)과 상보 비트라인들(BL0B,BL1B,BL2B,BL3B)이, 서브 메모리 셀 어레이(40)를 기준으로 서로 나뉘어 대향 배치된 컬럼 패쓰 트랜지스터들[(10,12,14,16),(11,13,15,17)]에 각기 분할적으로 대응 연결된 구조가 보여진다. 즉, 상기 컬럼 패스 트랜지스터들과 미도시된 프리차아지 트랜지스터들이 도면을 기준으로 메모리 셀 영역(40)의 상부와 하부의 양 사이드에서 분할되도록, 비트라 인들(BL0,BL1,BL2,BL3)과 상보 비트라인들(BL0B,BL1B,BL2B,BL3B)이 지그재그(zig-zag)형태로 배치된다. 글로벌 비트라인(GBLi)과 상보 글로벌 비트라인(GBLBi)으로 구성된 글로벌 비트라인 페어(GBLi-GBLBi)에는 글로벌 비트라인 페어사이의 전압레벨을 동일하게 하는 이퀄라이저(200)와, 라이트 드라이버 및 센스앰프(300)가 도면을 기준으로 상부 및 하부에 각기 접속된다. 참조부호 20a, 22a, 20b, 22b는 컬럼 선택신호들을 대응되는 컬럼 선택트랜지스터에 인가하기 위한 인터커넥션 레이어 영역을 가리킨다.
도면에서, 제1,2 노드들(NO1,NO2)중 제1 노드(NO1)는 도면을 기준으로 하부에서 상기 글로벌 비트라인(GBLi)과 연결된다. 따라서, 상기 로컬 비트라인들(BL0,BL1,BL2,BL3)은 상기 제1 노드(NO1)를 통해 상기 글로벌 비트라인(GBLi)에 접속된다. 한편, 상기 제2 노드(NO2)는 도면을 기준으로 상부에서 상기 상보 글로벌 비트라인(GBLBi)과 연결되고, 상기 상보 로컬 비트라인들(BL0B,BL1B,BL2B,BL3B)은 상기 제2 노드(NO2)를 통하여 상기 상보 글로벌 비트라인(GBLBi)에 접속된다.
로컬 비트라인과 상보 로컬 비트라인으로 이루어지는 로컬 비트라인 페어가 지그재그 형태로 배치될 경우에, 상기 로컬 비트라인들(BL0,BL1,BL2,BL3)에 각기 대응적으로 연결되는 컬럼 트랜지스터들(10,12,14,16)은 도면을 기준으로 메모리 셀 영역(40)의 하부 코어영역(30a)에 배치되고, 상기 상보 로컬 비트라인들(BL0B,BL1B,BL2B,BL3B)에 각기 대응적으로 연결되는 컬럼 트랜지스터들(11,13,15,17)은 도면을 기준으로 메모리 셀 영역(40)의 상부 코어영역(30b)에 배치된다. 따라서, 도면을 기준으로 워드라인(WL)방향에서의 배치 마진이 도 1에 비 해 2배로 개선된다.
결국, 코어 회로를 구성하는 트랜지스터들이 편중됨이 없이 셀 영역을 기준으로 대향적으로 배치되므로 축소된 고집적 메모리 셀의 배치에 맞게 코어 영역의 배치도 축소된다.
도 2의 계층적 비트라인 구조에서 보여지는 바와 같이, 셀 영역(40)내에서 워드라인과 비트라인의 교차점에 배치되는 메모리 셀의 단위 면적이 축소되는 경우에도 코어회로 예컨대 컬럼 패스 트랜지스터들과 미도시된 프리차아지 트랜지스터들을 양방향에서 나누어 배치할 수 있으므로, 고집적화에 유리한 배치 이점이 제공된다.
도 3은 도 2의 비트라인 배치에 대한 일부 상세가 보여진다. 도 3에서는 하나의 로컬(또는 partial)비트라인 페어(BLi-BLiB)에 복수의 메모리 셀(MC1,MC2,..,MCn), 컬럼 패스 트랜지스터들(10,11), 및 프리차아지 트랜지스터들(PM1,PM2)이 연결된 구조가 나타나 있다. 메모리 셀은 스태이틱 메모리인 경우에 6개의 트랜지스터들(M1-M6)로 구성되고, 씨모스 전송게이트로 이루어진 컬럼 패스 트랜지스터(10)는 컬럼 선택신호(Yi)에 응답하여 로컬 비트라인(BLi)와 글로벌 비트라인을 동작적으로 연결한다. 상기 컬럼 선택신호(Yi)를 게이트로 수신하고 소오스가 전원전압에 연결되고 드레인이 상기 로컬 비트라인(BLi)에 연결된 프리차아지 트랜지스터(PM2)는 프리차아지(선충전) 동작모드에서 턴온되어 로컬 비트라인을 전원전압의 레벨로 프리차아지한다. 상보 로컬 비트라인(BLiB)에 연결된 프리차아지 트랜지스터(PM1)는 셀 영역(40)을 기준으로 상기 프리차아지 트랜지스터(PM2)의 반 대 측에 배치된다. 도 3의 구조에서 명확히 나타나는 바와 같이 워드라인(WLi) 방향으로 셀 사이즈가 줄어드는 경우에 비트라인에 대응 연결되는 코어 회로내의 트랜지스터들이 메모리 셀 영역(40)을 기준으로 양 사이드에 나뉘어 배치되므로, 코어 영역에서의 배치 마진이 대폭적으로 개선된다. 도 3의 경우에 메모리 셀 영역(40)은 반도체 메모리 장치의 전체 메모리 셀 어레이 내에서 하나의 서브 매트(sub mat)내의 일부가 될 수 있다.
도 4는 도 2의 비트라인 배치를 메모리 셀 어레이 전체로 확장하여 보인 것으로서, 계층적 비트라인 (hierarchical bit line)구조가 복수의 서브 매트들로 확장된 구조가 나타나 있다. 도면을 참조하면, 메모리 셀 어레이 내에서 하나의 메모리 셀 블록(BLK0)을 구성하는 복수의 서브 매트들(100,101,102,103)은 각기 도 2와 같은 비트라인 배치 구조를 가짐에 의해, 고집적에 유리하도록 축소된 셀 배치 면적 대비 코어 배치 면적이 최적화됨을 알 수 있다. 상기 서브 매트들(100,101,102,103)은 도 2에서 보여지는 바와 같이 메모리 셀 어레이 내에서 각기 대응되는 하나의 센스앰프와 연결되어 있기 때문에, 하나의 서브 매트에 속해 있는 메모리 셀들은 글로벌 비트라인 쌍을 통하여 하나의 센스앰프를 공유함을 알 수 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 코어 회로 내의 트랜지스터들의 세부적 연결형태나 종류를 다양하게 변경할 수 있음은 물론이다.
상기한 바와 같이 본 발명의 반도체 메모리 장치에서의 비트라인 배치구조에 따르면, 코어 회로를 구성하는 트랜지스터들을 한쪽에 편중되지 않도록 할 수 있으므로 고집적 반도체 메모리의 구현에 제한을 주지 않게 되는 효과가 있다.

Claims (11)

  1. 반도체 메모리 장치에서의 비트라인 배치구조에 있어서:
    메모리 셀들에 연결된 비트라인들과 상보비트라인들이 메모리 셀 어레이 내에서 하나의 센스앰프를 공유하는 서브 매트로 구성되어 있는 서브 메모리 셀 어레이를 기준으로 서로 대향 배치된 컬럼 패쓰 트랜지스터들에 각기 분할적으로 대응 연결된 구조를 가짐을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  2. 제1항에 있어서, 상기 컬럼 패쓰 트랜지스터들은 씨모오스 전송게이트로 각기 구성된 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  3. 제1항에 있어서, 상기 컬럼 패쓰 트랜지스터들은 각기 프리차아지 트랜지스터와 대응 연결된 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  4. 제1항에 있어서, 상기 비트라인과 상기 상보 비트라인은 로컬 비트라인 페어를 이루며, 대응되는 글로벌 비트라인 페어에 연결됨을 특징으로 하는 반도체 메모 리 장치에서의 비트라인 배치구조.
  5. 글로벌 비트라인 페어에 복수의 로컬 비트라인 페어가 연결되는 타입을 갖는 반도체 메모리 장치에서의 비트라인 배치구조에 있어서:
    상기 로컬 비트라인 페어를 형성하는 비트라인들과 상보비트라인들이, 메모리 셀 어레이 내에서 하나의 센스앰프를 공유하는 서브 매트로 구성되어 있는 서브 메모리 셀 어레이를 기준으로 서로 나뉘어 대향 배치된 컬럼 패쓰 트랜지스터들에 각기 분할적으로 대응 연결된 구조를 가짐을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  6. 제5항에 있어서, 상기 컬럼 패쓰 트랜지스터들은 씨모오스 전송게이트로 각기 구성된 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  7. 제6항에 있어서, 상기 컬럼 패쓰 트랜지스터들은 각기 프리차아지 트랜지스터와 대응 연결된 것을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  8. 제7항에 있어서, 상기 비트라인 페어는 4개 단위로 하나의 대응되는 글로벌 비트라인 페어에 연결됨을 특징으로 하는 반도체 메모리 장치에서의 비트라인 배치구조.
  9. (삭제)
  10. 반도체 메모리 장치에 있어서:
    로우와 컬럼의 교차점마다 메모리 셀이 매트릭스 형태로 배열되고 하나의 센스앰프를 공유하는 서브 매트를 복수로 갖는 메모리 셀 어레이;
    상기 서브 매트를 기준으로 상기 컬럼 방향으로 서로 대향 배열된 이퀄라이저와 센스앰프간에 연결된 글로벌 비트라인 페어;
    상기 글로벌 비트라인 페어중 제1 글로벌 비트라인에 연결되고 상기 센스앰프 측에 배치된 제1 컬럼 패쓰 트랜지스터들과, 상기 제1 글로벌 비트라인과 함께 상기 글로벌 비트라인 페어를 구성하는 제2 글로벌 비트라인에 연결되고 상기 이퀄라이저 측에 배치된 제2 컬럼 패쓰 트랜지스터들로 이루어진 컬럼 패쓰 트랜지스터부;
    상기 메모리 셀의 로우방향에서 각기 대응되는 메모리 셀들과 접속된 복수의 워드라인; 및
    상기 제1 글로벌 비트라인에 연결된 상기 제1 컬럼 패쓰 트랜지스터들과 각기 대응적으로 접속된 제1 로컬 비트라인들과, 상기 제2 글로벌 비트라인에 연결된 상기 제2 컬럼 패쓰 트랜지스터들과 각기 대응적으로 접속된 제2 로컬 비트라인들로 이루어지며, 상기 메모리 셀의 컬럼방향에서 각기 대응되는 메모리 셀들과 접속된 복수의 로컬 비트라인 페어를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1 및 제2 컬럼 패쓰 트랜지스터들에는 각기 프리차아지 트랜지스터가 대응적으로 연결됨을 특징으로 하는 반도체 메모리 장치.
KR1020040094440A 2004-11-18 2004-11-18 반도체 메모리 장치에서의 비트라인 배치구조 KR100621769B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040094440A KR100621769B1 (ko) 2004-11-18 2004-11-18 반도체 메모리 장치에서의 비트라인 배치구조
US11/183,613 US7426129B2 (en) 2004-11-18 2005-07-18 Layout structures in semiconductor memory devices including bit line layout for higher density migration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040094440A KR100621769B1 (ko) 2004-11-18 2004-11-18 반도체 메모리 장치에서의 비트라인 배치구조

Publications (2)

Publication Number Publication Date
KR20060055114A KR20060055114A (ko) 2006-05-23
KR100621769B1 true KR100621769B1 (ko) 2006-09-19

Family

ID=36386075

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040094440A KR100621769B1 (ko) 2004-11-18 2004-11-18 반도체 메모리 장치에서의 비트라인 배치구조

Country Status (2)

Country Link
US (1) US7426129B2 (ko)
KR (1) KR100621769B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604947B1 (ko) * 2005-08-17 2006-07-31 삼성전자주식회사 고속 메모리 장치에 채용되는 이퀄라이저 및 데이터 라인센스앰프의 배치 방법
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
KR20100042072A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 메모리 장치
KR101027680B1 (ko) * 2009-04-16 2011-04-12 주식회사 하이닉스반도체 의사 폴디드 비트라인 구조의 반도체 메모리 장치 및 그 제조 방법
GB2500907B (en) 2012-04-04 2016-05-25 Platipus Ltd Static random access memory devices
KR20150102330A (ko) * 2014-02-28 2015-09-07 에스케이하이닉스 주식회사 전자장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
US6069815A (en) * 1997-12-18 2000-05-30 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line and/or word line architecture
US6163475A (en) * 1999-02-13 2000-12-19 Proebsting; Robert J. Bit line cross-over layout arrangement
US6104653A (en) * 1999-02-13 2000-08-15 Integrated Device Technology, Inc. Equilibration circuit and method using a pulsed equilibrate signal and a level equilibrate signal

Also Published As

Publication number Publication date
KR20060055114A (ko) 2006-05-23
US20060104102A1 (en) 2006-05-18
US7426129B2 (en) 2008-09-16

Similar Documents

Publication Publication Date Title
US9202529B2 (en) Semiconductor memory device having vertical transistors
US5554874A (en) Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells
KR100564662B1 (ko) 대각선비트라인과듀얼워드라인을가지는고밀도반도체메모리
US7729195B2 (en) Semiconductor memory device having split word line driver circuit with layout patterns that provide increased integration density
KR100582148B1 (ko) 반도체 메모리 장치
US5379248A (en) Semiconductor memory device
US7212430B2 (en) Semiconductor memory
US7038925B1 (en) Static semiconductor memory device having T-type bit line structure
CN107424645B (zh) 半导体存储器件及静态随机存取存储器器件
US7532536B2 (en) Semiconductor memory device
EP1398787B1 (en) Memory device having memory cell units each composed of a memory and complementary memory cell and reading method
US5959877A (en) Mask ROM
JP2007220262A (ja) 半導体記憶装置
US6859384B2 (en) Semiconductor memory device having two-transistor, one-capacitor type memory cells of high data holding characteristic
JP2000150820A (ja) 半導体記憶装置
US8107278B2 (en) Semiconductor storage device
US20240161822A1 (en) Memory device with word line pulse recovery
EP1421589B1 (en) Multiple word-line accessing and accessor
US6094390A (en) Semiconductor memory device with column gate and equalizer circuitry
US5327377A (en) Static random access memory that uses thin film transistors in flip-flop circuits for improved integration density
KR100621769B1 (ko) 반도체 메모리 장치에서의 비트라인 배치구조
JP3913451B2 (ja) 半導体記憶装置
US5375097A (en) Segmented bus architecture for improving speed in integrated circuit memories
KR19980081714A (ko) 반도체 메모리 장치
US6768143B1 (en) Structure and method of making three finger folded field effect transistors having shared junctions

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 14