KR19980081714A - 반도체 메모리 장치 - Google Patents

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KR19980081714A
KR19980081714A KR1019980014735A KR19980014735A KR19980081714A KR 19980081714 A KR19980081714 A KR 19980081714A KR 1019980014735 A KR1019980014735 A KR 1019980014735A KR 19980014735 A KR19980014735 A KR 19980014735A KR 19980081714 A KR19980081714 A KR 19980081714A
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월리엄비캠플러
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Abstract

본 발명의 목적은 비트 라인 등화기를 턴 오프시키는데 필요한 시간을 상당히 감소시키고 고속 메모리 액세스 시간을 실현하는 것을 가능하게 하는 것이다.
각각의 서브매트 SM내의 각각의 행에서 모든 감지 증폭기 SA에 의해 공유된 등화기 제어 라인은 서브매트 SM의 좌측 단부에 설치된 P형 MOS 트랜지스터로 이루어진 제1 등화기 제어 라인 구동기에 접속되고 등화기 제어 라인이 통과하는 각 행의 교차 영역(16)내에 나누어져 설치된 N형 MOS 트랜지스터로 이루어진 복수의 제2 등화기 제어 라인 구동기(32)에 접속된다. 각각의 감지 증폭기 S에 접속된 비트 라인 쌍을 턴 온시키기 위해서 제1 등화기 제어 라인은 등화기 제어 라인 BLEQ을 H 레벨 전위로 구동시키도록 동작된다. 각각의 비트 라인 쌍의 등화기를 턴 오프시키기 위해서, 제2 등화기 제어 라인(32)은 등화기 제어 라인 BLEQ를 L 레벨 전위로 구동시키도록 동작된다. 제1 및 제2 등화기 제어 라인 구동기는 상보적으로 동작된다. 그들 중 하나가 구동되면, 다른 것은 턴 오프(차단)된다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)와 같은 메모리 장치에 관한 것이다.
일반적으로, 도 8에 도시된 것과 같은 DRAM의 메모리 어레이에서, 한 메모리 셀(MCij)가 각각의 행(또는 열) 상에 설치된 비트 라인(BLi)(또는 상보 비트 라인(BLi-))과 각각의 열(또는 행) 상에 설치된 워드 라인(WLj)의 교차점에 접속된다. 각각의 메모리 셀(MCij)은 하나의 N-형 MOS 트랜지스터(TRij)와 하나의 커패시터(Cij)로 구성된다. 각각의 워드 라인(WLj)은 각각의 열에 대해 한 워드 라인 구동기(WDj)에 접속되며, 각각의 비트 라인(BLi)(상보 비트 라인(BLi-))은 각각의 행에 대해 하나의 감지 증폭기(SAi)으로 접속된다. 또한, 도 8에 도시된 메모리 어레이의 일부 구조는 단순화되고 설명을 쉽게 하기 위해서 도면에 도시된다.
감지 증폭기(SAi)에서, 한 쌍의 N-형 MOS 트랜지스터(TR1 및 TR2)는 비트 라인 쌍(BLi 및 BLi-)을 감지 증폭기(SAi)로 조건에 따라 접속하기 위한 전송 게이트를 구성한다. 3개의 N-형 MOS 트랜지스터(TR3, TR4, 및 TR5)은 비트 라인 쌍(BLi 및 BLi-)을 선정 전위, 예를 들면, 중간 전원 전압 전위(Vcc/2)로 프리차지하기 위한 프리차지 회로를 구성한다. 한 쌍의 P-형 MOS 트랜지스터(TR6 및 TR7)와 한 쌍의 N-형 MOS 트랜지스터(TR8 및 TR9)은 비트 라인 쌍의 프리센스 전압을 선정 레벨로 각각 증폭하기 위한 증폭 호로를 구성한다. 한 쌍의 N-형 MOS 트랜지스터(TR10 및 TR11)은 비트 라인 쌍(BLi 및 BLi-)을 입력 및 출력 라인 쌍(IO 및 IO-)으로 조건에 따라 접속하기 위한 전송 게이트를 구성한다.
도 9는 메모리 셀내의 메모리 셀(MCij)로 및 이로부터 데이타를 기록 또는 판독함을 설명한다. 판독 및 기록 이전의 대기 상태에서, 등화기 제어 신호(ΦE)은 이에 응답하여 L 레벨로 떨어지고, 프리차지 회로의 트랜지스터(TR3, TR4 및 TR5) 중의 임의의 하나는 오프 상태가 된다.
다음으로, 선택된 열의 워드 라인(WLj)은 워드 라인 구동기(WDj)에 의해 동작되고, 워드 라인(WLj)에 접속된 메모리 셀(MCij)의 전위 정보(저장 정보)는 예를 들면 비트 라인(BLi)의 비트 라인 쌍 중 하나로 독출(read out)되어, 비트 라인(BLi)의 전위는 변화된다. 도 9의 예에서, 전위 정보는 0이고, 비트 라인(BLi)의 전위는 Vcc/2 레벨로부터 약간 하강 변화된다.
다음으로, 하나의 감지 증폭기 구동 라인(SDN)는 접지 전위(Vss)까지 하강되고, 다른 감지 증폭기 구동 라인(SDP)은 전원 전압(Vcc)로 상승된다.
이 예에서, 비트 라인(BLi)의 전위가 Vcc/2 레벨로부터 하강 변환되므로, P-형 MOS 트랜지스터(TR7)는 온이 된다. 그러므로, 보상 비트 라인(BLi-)은 트랜지스터(TR7)을 통해 감지 증폭기 구동 라인(SDP)으로 접속되고, 보상 비트 라인(BLi-)은 전원 전압(Vcc)까지 상승된다. 반면에, 트랜지스터(TR7)은 온이되고, 보상 비트 라인(BLi-)의 전압이 상승되어, N-형 MOS 트랜지스터(TR8)이 온이된다. 비트 라인(BLi)은 온된 트랜지스터(TR8)를 통해 감지 증폭기 구동 라인(SDN)으로 접속되며, 비트 라인(BLi)은 접지 전위(Vss)로 하강된다.
다음으로, Y 어드레스 라인(YSi)이 Y 어드레스 디코더(도시 없음)에 의해 동작되는 경우, 전송 게이트(TR10 및 TR11)은 온이 되고, 비트 라인(BLi) 및 보상 비트 라인(BLi-)은 각각 데이타 입력 및 출력 라인(IO) 및 보상 데이타 입력 및 출력 라인(IO-)으로 접속된다.
그러므로, 판독시, 메모리 셀(MCij)로부터 비트 라인(BLi)까지의 데이타 독출은 전송 게이트(T1(siC; TR1)) 및 TR10을 통해 데이타 입력 및 출력 라인(IO)로 전송된다. 기록시, 데이타 입력 출력 라인(IO) 상의 데이타는 전송 게이트(TR10 및 TR1)을 통해 비트 라인(BLi)로 전송되고, 상기 메모리 셀(비트 라인(BLi) 및 워드 라인(WLj)의 교차점에서의 메모리 셀)로 기록된다.
반면에, 예를 들면, 64Mb 개열과 같은 대형 DRAM에서, 한 칩 상의 메모리 어레이는 수개의 블럭 또는 서브매트(submat)로 분할되고, 메모리 어레이가 수개의 단위 메모리 어레이로 분할되는 메모리 어레이는 각각의 서브매트에서 채용된다.
각각의 서브매트에서, 단위 메모리 어레이의 고정수(fixed number)는 고정 간격으로 매트릭스 형태로 정렬된다. 다음으로, 워드 라인 구동기(WD)의 셋 회로(워드 라인 구동기 뱅크)는 예를 들면 좌우측 모두에서의 각각의 단위 메모리 셀의 부근에 정렬되어, 서로 대향한다. 그러므로, 단위 메모리 어레이의 고정수는 좌 및 우 방향에서의 고정 간격으로 한 열내에 정렬되고, 각각의 단위 메모리 어레이에 대응하는 감지 증폭기 뱅크는 고정 간격으로 한 열내에 정렬된다.
등화기 제어 신호(ΦE)를 공급하기 위한 하나의 등화기 제어 라인(BLEQ)는 각각의 열 또는 한 열내에 정렬된 각각의 열 또는 각각의 행의 감지 증폭기 뱅크로 할당된다. 각각의 등화기 제어 라인(BLEQ)은 연장되어 서브매트의 한 단부에 정렬된 등화기 제어 라인 구동기의 출력 단자로부터 서브매트내에 수직적 또는 수평적으로 횡단하고, 각각의 행 또는 각각의 열의 감지 증폭기 뱅크 상에 층간 절연막을 통해 분포되며, 접촉 홀을 통해 각각의 행 또는 각각의 열의 감지 증폭기 뱅크내의 모든 감지 증폭기(SAi)로 접속된다.
도 10은 그러한 종래 DRAM에서 사용되는 등화기 제어 라인 구동기의 회로 구성을 도시한다. 등화기 제어 라인 구동기는 CMOS 인버터로 구성되고 출력 단자는 등화기 제어 라인(BLEQ)에 접속된다. 입력 단자는 어레이 제어기(도시 없음)로부터 등화기를 제어하기 위해 타이밍 신호(ΦA)를 수신한다.
등화기 타이밍 신호(ΦA)가 H 레벨인 경우, N-형 MOS 트랜지스터(MN)은 온이되고, P-형 MOS 트랜지스터(MP)는 오프가 된다. 등화기 제어 라인(BLEQ)은 온 상태에서 N-형 MOS 트랜지스터(MN)을 통해 접지 전압(Vss)의 전원 전압 단자로 접속된다. 그러므로, 등화기 제어 신호(ΦE)는 L레벨로 떨어지고, 각각의 감지 증폭기(SAi)는 등화기 제어 라인(BLEQ)으로 접속되며, 프리차지 회로의 각각의 N-형 트랜지스터(TR3, TR4, 및 TR5)는 차단(block)되어, 비트 라인 쌍(BLi 및 BLi-)의 등화기는 오프가 된다. 그러므로, 센싱 동작은 증폭 트랜지스터(TR6-TR9)에 의해 인에이블링(enable)된다.
상술한 것처럼, 그와 같은 DRAM에서, 일반적으로, 행 어드레스 스트로브 신호(RAS_)를 L 레벨로 낮춘 이후에, 비트 라인 쌍(BLi 및 BLi-)의 등화기는 등화기 제어 신호(ΦE)를 L 레벨로 낮춤에 의해 오프(디이에이블링)가 되며, 다음으로 선택된 워드 라인(WLj)은 동작된다.
처리 중에, 워드 라인(WL)을 동작시키기 위한 타이밍이 가속되는 경우, 메모리 액세스 시간(RAS_ 하강으로부터 데이타 입력 및 출력 까지의 시간)은 단축될 수 있어서, 메모리 액세스 속도는 개선될 수 있다.
그러나, 워드 라인(WL)이 고속으로 상승되는 경우라도, 등화기 제어 신호(ΦE)는 그 보다 빠른 속도에서 L레벨로 낮아져야 한다. 워드 라인(WL)의 상승을 시작하기 위한 타이밍 신호 및 등화기 제어 신호(ΦE)의 하강을 시작하기 위한 타이밍 신호 모두가 공통 어드레스 디코딩 신호로부터 생성되므로, 등화기 제어 신호(ΦE)의 하강을 시작하기 위한 타이밍을 가속하는데에는 제한이 있다.
그러므로, 등화기 제어 신호(ΦE)의 타이밍을 워드 라인(WL)의 빠른 동작에 맞추기 위해서는, 등화기 제어 신호(ΦE) 또는 등화기 제어 라인(BLEQ)의 상승 속도는 반드시 개선되어야 한다.
반면에, 상술한 것처럼, 각각의 등화기 제어 신호(BLEQ)는 서브매트내의 각각의 열 또는 각각으 행 상의 수개의 감지 증폭기 뱅크에 속하는 모든 감지 증폭기의 프라차지 회로(TR3, TR4, 및 TR5)로 공통적으로 접속된다. 이러한 이유로, 등화기 제어 라인(BLEQ) 자신의 배선 저항 또는 배선 용량은 크고, 프라차지 회로(TR3, TR4, 및 TR5)에서의 입력 게이트 용량은 또한 커서, 등화기 제어 라인(BLEQ)의 로드 용량(load capacity)은 매우 크다.
그러나, 종래 DRAM이 상술한 CMOS 인버터형 등화기 제어 라인 구동기(도 10)에 의해 서브매트의 한 단부로부터 매우 큰 로드 용량을 갖는 등화기 제어 라인(BLEQ)을 구동하는 시스템이므로, 등화기 제어 신호(ΦE)의 하강 속도를 가속하는 것은 어렵다. 특히, 등화기 제어 라인 구동기로부터의 간격이 클수록, 등화기 제어 라인(BLEQ)에서의 지연 증가는 높아지며, 등화기 제어 신호(ΦE)의 하강 속도는 더 느려진다.
이러한 이유로, 워드 라인(WL)의 동작 타이밍이 가속되는 경우, 도 11에 도시된 것처럼, 등화기 제어 라인(BLEQ)의 전위 및 워드 라인(WL)의 전위가 교차하는 교차점(CP)은 불가피하게 상승되며, 워드 라인(WL)은 임계치 또는 그 이상의 레벨로 상승됨과 동시에 BLEQ(ΦE)은 여전히 프리차지 회로(TR3, TR4, 및 TR5)의 임계치보다 높아서, 프리차지 회로를 통해 충분한 센싱이 가능하고, 또는 메모리 셀내의 데이타가 손상될 가능성이 있다.
따라서, 종래의 DRAM에서는 등화기 제어 신호(equalizer control signal) Φ 의 하강(fall)이 느리기 때문에, 워드 라인의 활성화 시간이 증가되면 불충분한 센싱과 같은 불편한 일이 발생될 수도 있다. 이러한 이유때문에, 메모리 액세스 속도를 개선하기가 어렵다.
본 발명은 이러한 문제점을 고려하고 있으며, 비트 라인 등화기(bit line equalizer)를 턴오프(turn off)하는 데 필요한 시간을 상당히 줄이고 메모리 액세스 시간을 향상시킬 수 있는 반도체 메모리 소자를 제공하는 것이 본 발명의 목적이다.
상술한 목적을 달성하기 위하여, 본 발명의 제1 반도체 메모리 소자는, 하나의 반도체 기판상에 소정의 배치 패턴으로 각각 배치된 일부 단위 메모리 어레이를 가지고 이러한 기판내에는 상술한 단위 메모리 어레이내의 한 쌍의 상보적인 비트 라인에 연결된 일부 감지 증폭기가 상술한 단위 메모리 어레이의 각각에 인접하여 배치되고 상술한 비트 라인 쌍의 전위에 대한 등화기를 제어하기 위한 등화기 제어 라인이 상술한 단위 메모리 어레이상에서 상술한 감지 증폭기에 연결되어 있으며, 상술한 비트 라인 쌍에 대한 등화기를 턴온(turn on)하기 위한 제1 전위 레벨에서 상술한 등화기 제어 라인을 구동하기 위한 제1 구동 회로와 상술한 비트 라인 쌍에 대한 등화기를 턴오프하기 위한 제2 전위 레벨에서 상술한 등화기 제어 라인을 구동하기 위한 제2 구동 회로를 가지며, 상술한 제2 구동 회로는 몇몇 회로로 나누어져서 상술한 등화기 제어 라인의 몇몇 지점에 전기적으로 연결되어 있는 것을 특징으로 한다.
또한, 본 발명의 제2 반도체 메모리 소자는, 상술한 단위 메모리 어레이에 인접하여 배치된 상술한 일부 감지 증폭기가 소정의 뱅크 영역에 배치된 것과 상술한 제2 구동 회로가 서로 인접한 상술한 일부 감지 증폭기 뱅크 영역 사이에 배치된 것을 특징으로 한다.
또한, 본 발명의 제3 반도체 메모리 소자는, 상술한 제1 구동 회로가 상술한 등화기 제어 라인에 연결된 제1 단자(terminal), 상술한 제1 전위 레벨을 공급하기 위하여 전원 전압(power supply voltage)에 연결된 제2 단자, 상술한 등화기 제어 라인의 전압 레벨을 판단하기 위한 이진 신호를 입력하기 위한 제어 단자, 및 제1 전도성 트랜지스터를 가지며, 이러한 제1 전도성 트랜지스터 내에는 상술한 이진 신호의 제1 논리 상태(logic state)에 따라서 상술한 제1 및 제2 단자간에 대전 상태(electrified state)가 형성되며 상술한 이진 신호의 제2 논리 상태(logic state)에 따라서는 상술한 제1 및 제2 단자가 블록 상태(blocked)가 되는 것 그리고 상술한 제2 구동 회로가 상술한 등화기 제어 라인에 연결된 제1 단자, 상술한 제2 전위 레벨을 공급하기 위하여 전원 전압에 연결된 제2 단자, 상술한 이진 신호를 입력하기 위한 제어 단자, 및 제2 전도성 트랜지스터를 가지며, 이러한 제2 전도성 트랜지스터 내에는 상술한 이진 신호의 제1 논리 상태(logic state)에 따라서 상술한 제1 및 제2 단자가 블록 상태가 되고 상술한 이진 신호의 제2 논리 상태(logic state)에 따라서는 상술한 제1 및 제2 단자간에 대전 상태가 되는 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 있는 DRAM 내의 메모리 어레이 구성을 도시하는 도면.
도 2는 도 1에서 점선(F)으로 둘러 싸인 부분을 도시하는 부분적으로 확대된 도면.
도 3은 도 1에서 점선(G)으로 둘러 싸인 부분을 도시하는 부분적으로 확대된 도면.
도 4는 상술한 일 실시예의 DRAM 내의 서브워드 라인 구동기(subword line driver)의 회로 구성을 도시하는 회로도.
도 5는 상술한 일 실시예의 DRAM 내의 서브 FX 구동기의 회로 구성을 도시하는 회로도.
도 6은 상술한 일 실시예의 DRAM 내의 각각의 등화기 제어 라인(BLEQ)에 연결된 제1 및 제2 등화기 제어 라인 구동기간의 회로 구성및 배치 관계를 도시하는 도면.
도 7은 상술한 일 실시예의 DRAM 내의 워드 라인의 전위의 상승과 상술한 등화기 제어 라인 및 등화기 제어 신호에서의 전위의 하강 사이의 관계를 도시하는 도면.
도 8은 DRAM 내의 통상적인 메모리 셀의 연결 구성 및 감지 증폭기의 회로 구성을 도시하는 도면.
도 9는 DRAM 내에서 판독과 기록을 설명하기 위해 각 부분의 신호 파형을 도시하는 도면.
도 10은 통상적인 DRAM의 등화기 제어 라인 구동기의 회로 구성을 도시하는 회로도.
도 11은 통상적인 DRAM 내의 워드 라인의 전위의 상승과 등화기 제어 라인 및 등화기 제어 신호에서의 전위의 하강 사이의 관계를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
12 : 감지 증폭기 뱅크
14 : 서브워드 라인 구동기 뱅크
16 : 교차 영역
18 : IO 스위치
20 : 서브 FX 구동기
30 : 제1 등화기 제어 라인 구동기
32 : 제2 등화기 제어 라인 구동기
다음은 도 1 내지 도 7을 참조한 본 발명의 일 실시예에 대한 설명이다.
도 1은 본 발명의 일 실시예에 있는 DRAM 내의 메모리 어레이 구성을 도시한다. DRAM은 64Mb의 저장 용량(storage capacity)를 가지며, 예를 들어 단일 칩(반도체 기판) 내의 메모리 어레이(64Mb)은 여덟 개의 8-Mb 블럭 또는 서브매트(SM)으로 나누어 지며, 각각의 서브매트(SM)내의 메모리 어레이(8Mb)은 128 개의 64Kb 또는 단위 메모리 어레이(UM)로 나누어 진다.
각각의 서브매트(SM)에서, 128 개의 단위 메모리 어레이(UM)은 고정 간격을 가지는 16열×8행의 매트릭스 패턴으로 각각 배치된다. 각각의 서브매트(SM)의 좌측단(left end)에는, 배열 제어기(10)가 배치되고, 각각의 열에 대한 메인 워드 라인 구동기(MWD)가 제어기(10) 내부에서 수직 방향의 하나의 행으로 배치된다. 또한 각각의 서브매트(SM)의 상단에는, 각각의 행에서 Y 어드레스 라인(YS)을 선택적으로 구동하기 위한 YS 구동기(YSD)가 수평 방향의 하나의 행으로 배치된다.
도 2는 도 1에서 점선(F)으로 둘러 싸인 부분을 도시하는 확대된 도면이다. 더구나, 도 3은 도 1에서 점선(G)으로 둘러 싸인 부분을 도시하는 확대된 도면이다.
각각의 단위 메모리 어레이에서, 예를 들어 256 쌍(열)의 비트 라인과 256 쌍(행)의 서브워드 라인이 매트릭스 형태로 배치되고, 메모리 셀은 각 워드 라인(WL)과 각 비트 라인(BL)의 교점에 연결되어 있다. 또한 이러한 예에서, 각 워드 라인(WL)과 각 상보적인 비트 라인(BL-)의 교점에 연결되지 않은 메모리 셀은 없다.
한 쌍의 감지 증폭기 뱅크(12, 12)은 서로 대면하도록 하기 위해 각 단위 메모리(UM) 부근의 상부 및 하부(upper and lower side) 모두에 배치되고, 한 쌍의 서브워드 라인 구동기 뱅크(14, 14)는 서로 대면하도록 좌측 및 우측에 배치된다. 또한 교차 영역(16)은 각 단위 메모리 어레이의 각 측면에 형성된다.
좌측 및 우측의 서브워드 라인 구동기 뱅크(14, 14)에서, 서브워드 라인 구동기(SWD)의 128 부분은 지그재그 모양으로 배치된다. 단위 메모리 어레이(UM) 내의 서브워드 라인(WL)의 256 부분은, 예를 들어 서브워드 라인의 반(128 부분)인 홀수 서브워드 라인(WL)은 좌측 서브워드 라인 구동기 뱅크(14)내의 서브워드 라인 구동기(SWD)의 128 부분에 각각 연결되어 있고, 나머지 반(128 부분)의 서브워드 라인 조차 우측 서브워드 라인 구동기 뱅크(14)내의 서브워드 라인 구동기(SWD)의 128 부분에 각각 연결되어 있다.
각 열의 메인 워드 라인 구동기(MWD)에서, 메인 워드 라인(MWL)의 32 부분은 단위 메모리 어레이(UM, UM 등)의 최상부를 통해 수평 방향으로 교차하고, 각각의 열의 서브워드 라인 뱅크(14, 14 등)와 교차한다. 그리고 도 4에 도시된 바와 같이, 각각의 메인 워드 라인(MWL)은 각각의 서브워드 라인 구동기 뱅크(14) 내의 서브워드 라인 구동기의 4 부분(SWD0, SWD2, SWD4, 및 SWD6)에 연결되어 있다.
또한 서브매트(SM)의 좌측단의 배열 제어기(10)내에 형성된 메인 FX 구동기에서, 트랜지스터 구동 라인(FX0B-FX7B)의 8 부분은 두 개의 열을 단위로 하는 각 열에서 단위 메모리 어레이(UM, UM 등)의 최상부를 통해 수평 방향으로 교차하고, 그리고 도 3에 도시된 바와 같이 교차 영역(16)을 분할하며 배치된 일부 서브 FX 구동기(20)내의 하나의 부분에 대응하도록 연결된다.
이러한 트랜지스터 구동 라인의 하나의 집합 (8 부분)(FX0B-FX7B)은, 상술한 메인 워드 라인(MWL)과 함께 각 단위 메모리 어레이(UM)의 양측의 서브워드 라인 구동기 뱅크(14, 14) 중의 하나의 뱅크의 서브워드 라인 구동기(SWD)를 선택적으로 동작시키는 기능을 한다.
도 5에 도시된 바와 같이, 서브 FX 구동기(20)는 CMOS 인버터를 구비하여, 예를 들어 입력 트랜지스터 구동 신호(FXKB)의 논리 상태를 반전시킨다. 그런 다음, H-레벨 구동 신호(FXK)가 출력인 경우에, 이것은 구동 워드 라인에 대한 기준 전원 전압(reference power supply voltage: VPP) 레벨의 출력이다.
도 4에서, 각각의 서브워드 라인 구동기(SWD)는 하나의 CMOS 회로(22)와 하나의 N 형 MOS 트랜지스터(24)로 이뤄진다. 메인 워드 라인(MWL)은 CMOS 회로(22)의 입력 단자에 연결되어 있고, 서브워드 라인(WL)은 CMOS 회로(22)의 출력 단자에 연결되어 있다. 대응하는 서브 FX 구동기(20)로부터의 출력 신호(FX)는 CMOS 회로(22)의 P형 MOS 트랜지스터의 소스 단자에 제공된다. 메인 FX 구동기(도면에는 도시되지 않음)로부터 대응하는 트랜지스터 구동 신호(FXB)는 N형 MOS 트랜지스터의 게이트 단자에 제공된다.
그래서, 도면 4에서 상술한 메인 워드 라인(MWL)이 L 레벨로 활성화되고 트랜지스터 구동 신호(FX0B, FX2B, FX4B, 및 FX6B) 중의 하나의 신호가 L 레벨이면, L 레벨의 트랜지스터 구동 신호(예를 들어 FX2B)에 대응하는 서브워드 라인 구동기(SWD)(SWD2) 내의 워드 라인(WL)(WL2)은 H 레벨로 활성화 된다.
도 2 및 도 3에서, 각 단위 메모리 어레이(UM)의 상부 및 하부 감지 증폭기 뱅크(12, 12)에서 감지 증폭기(SA)의 128 부분은 각각 지그재그 모양으로 배치된다. 단위 메모리 어레이(UM) 내의 비트 라인 쌍의 256 집합은 예를 들어 도 8에서, 서브워드 라인의 반인(128 집합)의 홀수 서브워드 라인 쌍은 상부 감지 증폭기 뱅크(12) 내의 감지 증폭기(SA)의 128 부분에 각각 연결되고, 나머지 반(128 집합)은 하부 감지 증폭기 뱅크(12) 내의 감지 증폭기(SA)의 128 부분에 각각 연결된다.
이러한 예에서, 4 비트 데이터(D0-D3)는 한 번의 메모리 액세스를 통해 동시에(병렬로) 각 서브매트(SM)으로 입력되고 각 서브매트(SM)으로부터 출력되며, 1 비트 데이터는 각 서브매트(SM) 내의 두 행의 단위 메모리 어레이(UM 및 UM)로 기록되고 각 서브매트(SM) 내의 두 행의 단위 메모리 어레이(UM 및 UM)로부터 판독된다.
도 3에서, 상술한 서브매트(SM) 내에서 수평 방향으로 서로 인접한 감지 증폭기 뱅크(12, 12)쌍 내의 감지 증폭기(SA)에 각각 연결된 로컬 데이터 입력 및 출력 라인과 상보적인 데이터 입력 및 출력 라인(IO 및 IO-)은 각각의 감지 증폭기 뱅크(12, 12)에서 교차하며, 그리고 이러한 교차 영역(16) 내의 IO 스위치(18)에 연결되어 있다. 이러한 IO 스위치(18)에는 서브워드 라인 구동기 뱅크(14)의 최상부를 통해 수직 방향으로 확장된 메인 데이터 입력 및 출력 라인과 상보적인 데이터 입력 및 출력 라인이 연결되어 있으며 또한 서브매트(SM) 내의 교차 영역(16)도 연결되어 있다.
따라서, Y 셀렉트 라인 YS에 의해 선택된 감지 증폭기 SA는 로컬 데이터 입력 및 출력 라인과 보강 데이터 입력 및 출력 라인(IO, IO-), IO 스위치(18) 및 메인 데이터 입력 및 출력 라인과 상보 데이터 입력 및 출력 데이터 라인(MIO 및 MIO-)을 통해 서로 수평 방향으로 인접하는 한 쌍의 단위 메모리 어레이(UM과 UM)의 한 면에서 서브매트 SM의 외부 데이터 라인에 접속된다.
서브매트 SM에서, 등화기 제어 신호 ψE를 공급하기 위한 하나의 등화기 제어 라인 BLEQ가 서브매트 SM 내 각각의 열의 감지 증폭기 뱅크(12, 12, 등)의 8개 부분들에 배치된다. 각각의 등화기 제어 라인 BLEQ는 감지 증폭기 뱅크(12)의 상단 및 서브매트 내 각각의 열의 교차 영역(16)을 통해 서브매트 한쪽 끝의 메인 제어기(10)에 설치된 제1 등화기 제어 라인 구동기(30)(도 6)의 출력 단자에서 수평 방향으로 교차하며, 이러한 감지 증폭기 뱅크들 내의 모든 감지 증폭기 SA에 접속된다 (더 상세하게는, 프리차지 회로의 트랜지스터 TR3, TR4 및 TR5 각각을 위한 게이트 단자).
도 6에 도시된 바와 같이 제 1 등화기 제어 라인 뱅크(30)는 예를 들어 하나의 P형 MOS 트랜지스터로 구성되며, 그 드레인 단자는 각각의 열에 대한 등화기 제어 라인 BLEQi에 접속된다. 동시에, 소스 단자는 전원 전압 VDD의 단자에 접속되며, 등화기 제어를 위해 어레이 제어기(10)에서 생성된 타이밍 신호 ΦA가 게이트 단자에 공급된다.
반면에, 수 개(4개)의 제2 등화기 제어 라인 구동기(32)들이 각각 등화기 제어 라인 BLEQ와 평행한 열의 9개의 교차 영역으로 분리되어 (예를 들어, 도면에 도시된 바와 같이 각각 다른 형태로) 설치된다. 각각의 제 2 등화기 제어 라인 구동기(32)는 예를 들어 하나의 N형 MOS 트랜지스터를 포함하며, 그 드레인 단자는 등화기 제어 라인 BLEQi에 접속된다. 동시에, 그 소스 단자는 접지 전위 Vss의 단자에 접속되고, 등화기를 위해 어레이 제어기(10)에서 생성된 타이밍 신호 ΦA가 제어 라인 BLEQiB를 통해 게이트 단자에 공급된다.
또한, 각각의 등화기 제어 라인 BLEQ는 감지 증폭기 뱅크(12) 및 각 열의 교차 영역(16) 상의 층간 절연막을 통해 분배되며, 상기 층간 절연막 내에 형성된 접속 홀을 통해 각각의 감지 증폭기 뱅크 내의 감지 증폭기 각각에 접속된다.
상기 언급된 등화기 제어 라인 BLEQ 또는 데이터 입력 및 출력 상보 데이터 라인/입력 및 출력 라인(IO 및 IO-)에 더해, 프리차지 배전선 BLR, 감지 증폭기 구동 라인 SDN, SDP 등도 일반적인 배선 기술에 따라 각각의 감지 증폭기에 접속된다.
본 출원의 DRAM 내의 메모리 접근 작동의 예시는 다음과 같다.
각각의 서브매트 SM 내의 메모리 접근 전의 대기 상태에서, 어레이 제어기(10)에 의해 생성된 등화기 타이밍 신호 ΦA는 L 레벨로 유지된다. 즉, 제1 등화기 제어 라인 구동기(30)의 P형 MOS 트랜지스터는 대전된 상태에 있으며, 각각의 등화기 제어 라인 BLEQ는 대전된 상태에서 P형 MOS 트랜지스터(30)를 통하는 전원 장치 전압 VDD의 레벨로 유지된다. 그러므로, 등화기 제어 라인 BLEQ 상의 등화기 제어 신호 ΦE는 H 레벨에 있으며, 각각의 감지 증폭기 뱅크(12) 내의 모든 감지 증폭기 SA 내에서 프리차지 회로의 임의의 N형 MOS 트랜지스터 TR3, TR4 및 TR5가 켜진다. 반면에, Vcc/2 레벨의 전압이 프리차지 배전선 VBLR(도시되지 않음)로부터 각각의 감지 증폭기 SA에 공급된다. 그 결과, 각각의 감지 증폭기 SA에 접속된 각각의 비트 라인 BLi 및 상보 비트 라인 BLi-는 이퀄라이즈된(평형화된 또는 단락된) 상태에서 Vcc/2 레벨로 미리 충전된다.
외부의 열 어드레스 스트로브 신호 RAS_가 판독 또는 기록을 위해 L 레벨로 떨어지는 경우, 어레이 제어기(10)는 그에 응답하여 등화기 타이밍 신호 ΦA를 H 레벨로 상승시킨다. 따라서, 제1 등화기 제어 라인 구동기(30)의 P형 MOS 트랜지스터는 차단되고, 교차 영역(16)에 분산된 제2 등화기 제어 라인 구동기(32)의 N형 MOS 트랜지스터는 대전된다. 그 다음에, 각각의 등화기 제어 라인 BLEQ는 대전된 상태의 제2 등화기 제어 라인 구동기(32) 내의 N형 MOS 트랜지스터를 통해 접지 전위 Vss의 단자에 접속된다. 따라서, 각각의 등화기 제어 라인 BLEQ 상의 전기적 전하들은 수 개의 제2 등화기 제어 라인 구동기(16)들이 분산된 수 개의 교차 영역(16)에서 접지 전위 Vss로 방전되고, 등화기 제어 신호 ΦE의 전위는 등화기 제어 라인 BLEQ의 각 부분에서 L 레벨(Vss)로 하강한다.
다음으로, 워드 라인 WLj 중의 하나가 어드레스 디코딩 신호에 의해 선택된 열의 메인 워드 라인 구동기 MWD, 메인 FX 구동기, 서브 FX 구동기(20) 및 서브워드 라인 구동기 SWD에 의해 각각의 선택된 단위 메모리 어레이 UM에서 구동된다. 따라서, 서브워드 라인 WLj에 접속된 메모리 셀 MCi, j의 전위 정보(저장 정보)는 비트 라인 BLi 상에서 판독되며, 비트 라인 BLi의 전위는 변한다. 예를 들어, 도 9에 도시된 바와 같이 비트 라인 BLi의 전위는 Vcc/2 레벨에서 약간 아래로 변한다.
다음으로, 각각의 감지 증폭기 SA에서 하나의 감지 증폭기 구동 라인 SDN은 접지 전위 Vss로 하강하고, 다른 감지 증폭기 구동 라인 SDP는 전원 장치 전압 Vcc로 상승하여, 증폭 트랜지스터(TR6-TR9)가 구동된다. 그로써, 비트 라인 쌍의 전위 정보는 H 레벨(Vcc) 및 L 레벨(Vss)로 상보적으로 증폭된다.
다음으로, 하나의 감지 증폭기 SA가 Y 어드레스 라인 구동기 YSD에 의해 두 개의 행(한 쌍) 각각의 감지 증폭기 뱅크(12 및 12)중에서 선택되고, 비트 라인 BLi 및 상보 비트 라인 BLi-가 선택된 감지 증폭기 SA를 통하여 로컬 상보 데이터 입력 및 출력 라인 IO와 데이터 입력 및 출력 라인 IO-에 각각 접속되며, 또한 메인 데이터 입력 및 출력 라인 MIO와 상보 데이터 입력 및 출력 라인 MIO-에도 접속된다.
그러므로, 판독 시에, 비트 라인 BLi 상의 데이터 판독은 상기 감지 증폭기 SA를 통해 데이터 입력 및 출력 라인/상보 라인 (IO/IO-) 및 (MIO/MIO-)에 보내진다. 기록 시에, 데이터 입력 및 출력 라인/ 상보 라인 (MIO/MIO-) 및 (IO/IO-)로부터의 데이터는 상기 감지 증폭기 SA 및 비트 라인 BLi를 통해 의도된 메모리 셀 MCi, j에 기록된다.
상기에 언급된 메모리 접근 후에, 어레이 제어기(10)는 등화기 타이밍 신호 ΦA를 H 레벨로 복귀시킨다. 그 결과, 제1 등화기 제어 라인 구동기(30)의 P형 MOS 트랜지스터는 대전되고, 교차 영역(16) 내에서 분리된 제2 등화기 제어 라인 구동기(32)는 차단된다. 따라서, 각각의 등화기 제어 라인 BLEQ는 제1 등화기 제어 라인 구동기(30)에 의해 전원 장치 전압 VDD의 H 레벨로 구동되고, 등화기 제어 신호 ΦE의 전위는 H 레벨로 복귀된다. 이 때, 전원은 단일 위치에서(제1 등화기 제어 라인 구동기(30)) 각각의 등화기 제어 라인 BLEQ에 공급되기 때문에, 등화기 제어 신호 ΦE의 상승 속도는 하강 속도보다 상당히 느리다. 말할 필요도 없이, 메모리 접근을 종료한 후의 등화기 복귀 작동이기 때문에 상승 속도는 느릴 것이다.
또한, 등화기 제어 라인 BLEQ와 평행하게 연장된 제어 라인 BLEQB는 단일 라인이고, 제어 라인 BLEQB 상의 등화기 타이밍 신호 ΦA의 시간 지연은 매우 짧다(예를 들어, 약 0.2초). 그러므로, 제1 등화기 제어 라인 구동기(30)(P형 MOS 트랜지스터)와 제2 등화기 제어 라인 구동기(32)(N형 MOS 트랜지스터) 간에는 관통 접속 전류(feedthrough current)의 문제가 발생하지 않는다.
따라서, 본 출원의 DRAM 예시에서, 각각의 서브매트 SM 내의 각 열의 감지 증폭기 뱅크에 있는 모든 감지 증폭기 SA와 공유되는 등화기 제어 라인 BLEQ는 서브매트 SM의 좌측 끝에 설치된 P형 MOS 트랜지스터를 포함하는 제1 등화기 제어 라인에 접속되고, 등화기 제어 라인 BLEQ가 통과하는 각 열의 교차 영역(16) 내에서 분리되어 설치된 수 개의 N형 MOS 트랜지스터를 포함하는 제2 등화기 제어 라인 구동기(32)에 접속된다.
각각의 감지 증폭기 SA에 접속된 비트 라인 쌍 BL 및 BL-의 등화기를 켜기 위해, 제1 등화기 제어 라인 구동기(30)는 등화기 제어 라인 BLEQ가 H 레벨 전위(VDD)로 구동되도록 작동된다. 반면에, 각각의 감지 증폭기 SA에 접속된 비트 라인 쌍 BL 및 BL-를 끄기 위해, 제2 등화기 제어 라인 구동기(32)는 등화기 제어 라인 BLEQ를 L 레벨 전위(Vss)로 구동하도록 작동된다. 제1 등화기 제어 라인 구동기(30) 및 제2 등화기 제어 라인 구동기(32)는 상보적으로 작동되며, 둘 중의 하나가 구동되면 다른 것은 꺼진다(차단된다).
그러한 구성에서, 수 개의 제2 등화기 제어 라인(32)은 등화기 제어 라인 BLEQ에 관하여 분산되기 때문에, 이러한 수 개의 제2 등화기 제어 라인 구동기(32)들은 등화기 제어 라인 BLEQ의 부하 전기 용량(배선 저항, 배선 용량, 트랜지스터 입력 게이트 용량 등)을 분리하거나 또는 공유함으로써 구동된다. 그 결과, 각 비트 라인 쌍의 등화기가 꺼지면, 이러한 수 개의 분산된 제2 등화기 제어 라인 구동기(32)들은 접지 전위 Vss로 급속하게 방전되어 등화기 제어 라인 BLEQ 상의 각각의 부분들에 있는 등화기 제어 신호 ψE의 전위는 L 레벨(Vss)로 신속하게 하강될 수 있다.
즉, 도 7에 도시된 바와 같이, 비록 워드 라인 WL의 작동 타이밍은 빠르지만, 등화기 제어 라인 BLEQ(등화기 제어 신호 ψE)의 전위 및 워드 라인 WL의 전위가 교차하는 교점 CP는 임계치보다 충분히 낮아질 수 있으며, 그 결과 검출 부족 및 메모리 셀 데이터 손상 등의 문제는 예방될 수 있다. 그 결과, 메모리 접근 속도도 향상될 수 있다.
또한, 등화기 제어 라인 ΦE의 하강 시간이 단축됨에 따라, 감지 증폭기(SA)를 프리차징하거나 또는 등화기를 제어하기 위한 트랜지스터(TR3, TR4, 및 TR5)의 동작 속도는 개선되고, 이들 트랜지스터에서, 비교적 대형인 종래의 저임계형 N 채널 구조가 또한 비교적 소형의 통상 임계형 N 채널로 변경될 수 있다. 그러므로, 감지 증폭기(SA)의 레이아웃 면적이 감소될 뿐만 아니라, 등화기 제어 라인 BLEQ의 입력 게이트 용량이 감소되어, 등화기 제어 라인 ΦE의 전이가 보다 가속된다.
또한, 여러 개의 제2 등화기 제어 라인 구동기(32)가 각각의 등화기 제어 라인 BLEQ에 대하여 나누어지는 배열 패턴은 전술한 응용예에 제한되지 않고, 선택적 배열 패턴이 채택될 수 있다. 예를 들어, 제2 등화기 제어 라인 구동기(32)는 또한 하나 걸러 하나 대신에 2개 걸러 하나의 교차 영역(12) 또는 모든 교차 영역(16)내에서 나누어지어 배열될 수 있다. 또는, 제2 등화기 제어 라인 구동기(32)는 또한 예를 들어, 어레이 제어기(10)에서 메모리 어레이부의 외부에 배열될 수 있다.
또한, 제1 등화기 제어 라인 구동기(30)의 수 또는 그것의 배열 위치는 선택적으로 선택될 수 있고, 예를 들어, 이것은 또한 교차 영역(16)내에 배열될 수 있다.
물론, 반도체 기판에서, 교차 영역(16)은 감지 증폭기 뱅크(12) 측의 N형 웰 및 서브워드 라인 구동기 뱅크(14) 측의 N형 웰로 둘러싸인 P형 웰이다. 제1 등화기 제어 라인 구동기(30)(P형 MOS 트랜지스터)용의 N형 웰이 P형 웰내에 설치되면, 서로 다른 전력 공급 전압을 갖는 3 종류의 N형 웰간의 분리가 요구되어, 교차 영역(16)의 요구된 면적은 상당히 감소된다. 또한, 서브매트 SM의 크기가 증가된다. 이것은 전술한 응용예와 같이, 제1 등화기 제어 라인 구동기(30)(P형 MOS 트랜지스터)는 또한 양호하게는 설계 레이아웃 면에서 교차 영역(16)으로부터 배제된다는 것을 의미한다.
또한, 제1 등화기 제어 라인 구동기(30)은 등화기가 복귀될 때 동작될 수 있고, 동작 속도는 특별하게 높은 속도를 요하지 않는다. 그러므로, 제1 등화기 제어 라인 구동기(30)은 또한 교차 영역(16)내에서 나누어지지 않고 메모리 어레이부 외부에 배열될 수 있다.
전술한 응용예의 메모리 어레이 구조, 특히 단위 메모리 어레이내의 비트 라인, 워드 라인, 및 메모리 셀의 배열 구성은 일예이고, 다양한 어레이 구조가 채택될 수 있다. 감지 증폭기(12), 서브워드 라인 구동기(14), 및 교차 영역(16)의 레이아웃은 또한 다양하게 변경될 수 있고, 다양한 종류의 구동기의 다른 회로 구성이 또한 채택될 수 있다. 특히, P형 MOS 트랜지스터 이외의 트랜지스터가 또한 제1 등화기 제어 라인 구동기(30)에서 사용될 수 있고, N형 MOS 트랜지스터 이외의 트랜지스터가 또한 제2 등화기 제어 라인 구동기(32)에서 사용될 수 있다.
앞서 설명한 바와 같이, 본 발명의 반도체 메모리 장치에 따르면, 비트 라인 등화기를 제어하기 위한 등화기 제어 라인을 구동시키는 구동 수단은 등화기들을 턴 온시키는 제1 구동 회로 및 등화기들을 턴 오프시키는 제2 구동 회로로 나누어지고, 여러개의 제2 구동 회로가 등화기 제어 라인에 대하여 나누어져 배열된다. 그러므로, 등화기들을 턴 오프시키는데 필요한 시간은 상당히 줄어 들고, 고속 메모리 액세스 시간이 실현될 수 있다.

Claims (3)

  1. 하나의 반도체 기판 상에 선정된 패턴으로 분리되어 배치된 복수의 단위 메모리 어레이를 갖고, 상기 단위 메모리 어레이에서 한 쌍의 상보적 비트 라인에 접속된 복수의 감지 증폭기가 각각의 상기 단위 메모리 어레이의 부근에 배치되고, 각각의 상기 비트 라인 쌍의 전위로 등화기(equalizer)를 제어하기 위한 등화기 제어 라인이 상기 복수의 단위 메모리 어레이를 통해 상기 복수의 감지 증폭기에 공통 접속되고; 상기 비트 라인 쌍의 등화기를 턴 온시키기 위해 제1 전압 레벨에서 상기 등화기 제어 라인을 구동시키는 제1 구동 회로 및 상기 비트 라인 쌍의 등화기를 턴 오프시키기 위해 제2 전압 레벨에서 상기 등화기 제어 라인을 구동시키는 제2 구동 회로를 갖고; 상기 제2 구동 회로는 복수개로 나누어지고 상기 등화기 제어 라인의 복수의 부분과 전기적으로 접속된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 각각의 상기 단위 메모리 어레이의 부근에 배치된 상기 복수의 감지 증폭기는 규정된 뱅크 영역(bank area) 내에 배치되고, 상기 제2 구동 회로는 상기 복수의 상호적으로 인접한 감지 증폭기 뱅크 영역들 사이에 설치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 구동 회로는 상기 등화기 제어 라인에 접속된 제1 단자, 상기 제1 전위 레벨을 제공하기 위한 전력 공급 단자에 접속된 제2 단자, 상기 등화기 제어 라인의 전압 레벨을 결정하는 이진 신호를 입력하는 제어 단자, 및 대전 상태가 상기 이진 신호의 제1 논리 상태에 따라 상기 제1 및 제2 단자 사이에 형성되고 상기 제1 및 제2 단자가 상기 이진 신호의 제2 논리 상태에 따라 차단되는 제1 도전형의 트랜지스터를 갖고; 상기 제2 구동 회로는 상기 등화기 제어 라인에 접속된 제1 단자, 상기 제2 전위 레벨을 제공하기 위한 전력 공급 단자에 접속된 제2 단자, 상기 이진 신호를 입력하는 제어 단자, 및 상기 제1 및 제2 단자가 상기 이진 신호의 제1 논리 상태에 따라 차단되고 대전 상태가 상기 이진 신호의 제2 논리 상태에 따라 상기 제1 및 제2 단자 사이에 형성된 제2 도전형의 트랜지스터를 갖는 것을 특징으로 하는 반도체 메모리 장치.
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