KR100518645B1 - 더미 메모리셀을 구비한 스태틱형 반도체 기억장치 - Google Patents

더미 메모리셀을 구비한 스태틱형 반도체 기억장치 Download PDF

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Abstract

SRAM의 더미 메모리셀(3)은, 정규의 메모리셀(2)의 부하용의 P채널 MOS 트랜지스터(21, 22)를 제1 및 제2 N채널 MOS 트랜지스터(27, 28)로 치환하여, N채널 MOS 트랜지스터(27)의 게이트 및 소스에 각각 전원전위 접지전위를 준 것이다. 워드선(WL)이 「H」레벨로 상승하면, N채널 MOS 트랜지스터(25, 26)가 도통하여, 더미 비트선(DBL)으로부터 제3 N채널 MOS 트랜지스터(25, 23, 27)를 통해 접지전위 GND의 라인으로 전류가 유출된다. 따라서, 더미 비트선(DBL)의 전위저하속도는 비트선 BL 또는 /BL의 전위저하속도보다도 빠르게 된다. 따라서, 동작타이밍을 용이하게 최적화할 수 있고, 동작마진이 높아진다.

Description

더미 메모리셀을 구비한 스태틱형 반도체 기억장치{STATIC TYPE SEMICONDUCTOR MEMORY DEVICE WITH DUMMY MEMORY CELL}
본 발명은 스태틱형 반도체 기억장치에 관한 것으로, 특히, 워드선과 제1 및 제2 비트선과의 교차부에 배치된 메모리셀과, 워드선과 제1 및 제2 더미 비트선과의 교차부에 배치된 더미 메모리셀을 구비한 스태틱형 반도체 기억장치에 관한 것이다.
종래부터, 스태틱 랜덤 액세스 메모리(이하, SRAM이라 칭함)의 고속화 및 저소비 전력화를 도모하기 위해, 더미 메모리셀을 사용하는 방법이 제안되어 있다. 예를 들면 일본특허공개평 11-339476호 공보에서는, 어드레스 신호에 대응하는 워드선이 선택레벨이 되면 정규의 메모리셀과 동시에 활성화되어 소정의 판독신호를 출력하는 더미 메모리셀을 설치한 방법이 개시되어 있다. 이 방법에 의하면, 워드선이 선택레벨이 되면, 그 워드선에 대응하는 더미 메모리셀에 의해 판독신호의 레벨이 변화된다. 그 판독신호의 레벨변화에 응답하여, 워드선을 비선택레벨로 낮추거나, 센스앰프를 활성화시켜 데이터 신호를 판독하거나 하고 있다. 이것에 의해, 여분인 비트선의 방전을 없게 하여 저소비 전력화를 도모하거나, 센스앰프의 활성화 타이밍이나 프리차지의 활성화 타이밍을 최적화함으로써 판독사이클 타임의 단축화가 도모되고 있다.
통상, 메모리셀의 고집적화를 도모하기 위해 메모리셀 내의 트랜지스터 사이즈는 매우 작게 되어 있으므로, 비트선의 전위가 메모리셀에 의해 강하될 때의 전위변화속도는 느리고, 비트선쌍 사이의 전위차는 미소하게 된다. 이 때문에, 비트선쌍 사이의 미소한 전위차를 검지하여 판독데이터 신호를 검출하기 위한 고감도의 차동형 센스앰프회로가 사용되고 판독동작의 고속화가 도모되고 있다. 그러나, 일본특허공개평 11-339476호의 방법으로는, 선택된 워드선에 의해 활성화되는 더미 메모리셀은 하나일 뿐이므로, 더미 메모리셀로부터의 판독신호를 전송하는 신호선 즉, 더미 비트선의 전위변화의 타이밍은, 정규의 비트선의 전위변화의 타이밍과 동일하게 되어 버린다. 이것으로는, 더미 비트선의 전위변화도 미소하게 되기 때문에, 예를 들면 인버터와 같은 레벨검지회로에서. 판독신호를 검지하고자 하면, 더미 비트선의 전위가 그 인버터의 임계치전위 이하까지 인출하기까지 긴 시간을 필요로 하게 되어, 최적의 타이밍을 얻는 것은 할 수 없다는 문제가 있다.
또한, 활성화되는 더미 메모리셀이 하나뿐이라면, 선택된 더미 메모리셀이 비트선으로부터의 인출전류치의 변동과 정규의 메모리셀의 인출전류의 변동을 고려한 마진을 확보할 필요가 있다. 스케일링이 진행하기보다 미세가공이 이루어지게 되면, 마감형상의 변동이나 불순물 주입의 주입량의 변동비율이 커지며, 트랜지스터 특성의 변동이 커진다. 저전압화가 진행되면 그 변동의 비율은 한층 더 커진다. 그 때문에, 더미 메모리셀 내의 트랜지스터의 특성이 셀 사이에서 변동해 버린다. 예를 들면, 어떤 선택구동된 워드선에 의해 활성화되는 더미 메모리셀은, 트랜지스터 특성이 좋은 쪽으로 변동하여 더미 비트선의 전위가 빠르게 변화되고, 반대로 정규의 메모리셀의 트랜지스터 특성이 나쁜 쪽으로 변동하여 정규의 비트선의 전위가 서서히 변화되었다고 하면, 워드선을 낮추는 타이밍이나 센스앰프를 활성화시키는 타이밍이 너무 빨라 오동작해 버릴 위험성이 있다. 이것을 피하기 위해, 최악조건이라도 안정하여 동작하도록 마진을 확보하고자 하면, 판독신호의 검지타이밍이 점점 더 시간이 늦어져, 요망하는 고속화, 저소비전력화를 도모할 수 없다는 문제가 있다.
어떤 문헌(ISSCC2001, "Universal-Vdd 0.65-2.0V 32kB Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-symmetric")에서는, 전술한 문제점을 고려하여, 복수의 더미 메모리셀에서 더미 비트선을 인출하고, 트랜지스터 특성의 변동을 평균화하여 판독신호의 출력 타이밍을 빠르게 하는 연구가 이루어지고 있다. 그러나, 이 문헌에서는, 더미 메모리셀은 더미 워드선에 의해 활성화되기 때문에, 정규의 메모리셀이 활성화되는 타이밍보다도 빠른 타이밍으로 더미 비트선이 인출되고 있다. 따라서, 변동에 대해서는 더미 메모리셀 복수개로 인출하여 속도를 평균화함으로써 마진을 높게 하고 있지만, 더미 워드선 및 정규의 워드선이 상승하여 타이밍의 차이를 고려하여 설계하지 않으면 안되며, 메모리셀 어레이의 구성이 변하면 타이밍을 재설계할 필요가 있다는 문제가 있었다. 이것은, 시스템 LSI 등에서 요구되는 다양한 비트·워드구성에 대응하기 위해서는, 개별로 타이밍을 알맞게 설계할 필요가 있고, 방대한 설계, 개발기간을 필요로 하게 된다.
따라서, 본 발명의 주된 목적은, 동작타이밍을 용이하게 최적화할 수 있고, 동작마진이 높은 스태틱형 반도체 기억장치를 제공하는 것이다.
본 발명에 관한 스태틱형 반도체 기억장치는, 워드선과 제1 및 제2 비트선과의 교차부에 배치된 메모리셀과, 워드선과 제1 및 제2 더미 비트선과의 교차부에 배치된 더미 메모리셀을 구비한 스태틱형 반도체 기억장치이다. 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터와, 액세스용의 2개의 N채널 MOS 트랜지스터를 포함하고, 워드선이 선택레벨로 된 것에 따라, 전원전위로 프리차지된 제1 및 제2 비트선 중 어느 한쪽의 비트선을 액세스용의 하나의 N채널 MOS 트랜지스터와 드라이브용의 하나의 N채널 MOS 트랜지스터를 통해 전원전위에서 접지전위로 향하게 낮춘다. 더미 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터에 대응하여 설치된 제1 및 제2 N채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터에 대응하여 설치된 제3 및 제4 N채널 MOS 트랜지스터와, 액세스용의 제5 및 제6 N채널 MOS 트랜지스터를 포함하고, 워드선이 선택레벨로 된 것에 따라, 전원전위로 프리차지된 제1 및 제2 더미 비트선 중 제1 더미 비트선을 제5 N채널 MOS 트랜지스터와 제1∼제4 N채널 MOS 트랜지스터 중 병렬접속된 적어도 2개의 N채널 MOS 트랜지스터를 통해 전원전위에서 접지전위로 향하게 낮춘다. 따라서, 제1 또는 제2 비트선의 전위보다도 제1 더미 비트선의 전위 쪽이 빠르게 저하하므로, 워드선을 비선택레벨로 하는 타이밍 등을 용이하게 최적화할 수 있다. 또한, 액세스용의 제5 N채널 MOS 트랜지스터와 병렬접속된 적어도 2개의 N채널 MOS 트랜지스터로 제1 더미 비트선의 전위를 낮추므로, 더미 메모리셀 내의 제1~제6 N채널 MOS 트랜지스터의 특성이 변동한 경우라도 변동을 평균화함으로써 변동의 정도를 낮출 수 있어, 동작마진의 향상을 도모할 수 있다.
바람직하게는, 제1 및 제3 N채널 MOS 트랜지스터는, 제 1 노드와 접지전위의 라인과의 사이에 병렬접속되고, 그들의 게이트는 모두 제 2노드에 접속되고, 이 제 2노드는 전원전위를 받는다. 제5 N채널 MOS 트랜지스터는, 제1 더미 비트선과 제 1노드와의 사이에 접속되며, 그 게이트는 워드선에 접속된다.
또한 바람직하게는, 상기 제2 N채널 MOS 트랜지스터는 상기 제 2노드와 상기 전원전위의 라인과의 사이에 접속되고, 그의 게이트는 상기 제 1 노드에 접속된다. 상기 제4 N채널 MOS 트랜지스터는 상기 제 2노드와 상기 접지전위의 라인과의 사이에 접속되고, 그의 게이트는 상기 제 1노드에 접속된다. 상기 제6 N채널 MOS 트랜지스터는 상기 제 2더미 비트선과 상기 제 2노드와의 사이에 접속되고, 그의 게이트는 상기 워드선에 접속된다.
또한 바람직하게는, 제2 N채널 MOS 트랜지스터의 제1 전극은 소정의 노드에 접속되고, 그 게이트는 전원전위를 받는다. 제4 N채널 MOS 트랜지스터는, 소정의 노드와 접지전위의 라인과의 사이에 접속되며, 그 게이트는 전원전위를 받는다. 제6 N채널 MOS 트랜지스터의 제1 전극은 소정의 노드에 접속되고, 그 게이트는 접지전위를 받는다.
또한 바람직하게는, 제2 N채널 MOS 트랜지스터의 제2 전극은 접지전위를 받는다.
또한 바람직하게는, 메모리셀의 2개의 P채널 MOS 트랜지스터 및 4개의 N채널 MOS 트랜지스터의 레이아웃형상과 더미 메모리셀의 제1∼제6 N채널 MOS 트랜지스터의 레이아웃형상과는 동일하다.
또한 바람직하게는, 복수행 복수열로 배열된 복수의 메모리셀과, 각각 복수행에 대응하여 설치된 복수의 워드선과, 각각 복수열에 대응하여 설치된 복수쌍의 제1 및 제2 비트선과, 복수의 워드선과 교차하여 설치된 제1 및 제2 더미 비트선과, 각각 복수의 워드선과 제1 및 제2 더미 비트선과의 교차부에 설치된 복수의 더미 메모리셀을 포함하는 메모리셀 어레이와, 행 어드레스 신호에 따라 복수의 워드선 중 어느 하나의 워드선을 선택하고, 그 워드선을 선택레벨로 하여 그 워드선에 대응하는 복수의 메모리셀 및 더미 메모리셀을 활성화시키는 행 선택회로와, 열 어드레스 신호에 따라 복수쌍의 제1 및 제2 비트선 중 어느 하나의 쌍의 제1 및 제2 비트선을 선택하는 열 선택회로와, 열 선택회로에 의해 선택된 제1 및 제2 비트선을 통해 행 선택회로에 의해 활성화된 메모리셀의 데이터 신호의 기록/판독을 행하는 기록/판독회로와, 제1 더미 비트선의 전위가 미리 정해진 임계치전위보다도 저하한 것에 따라 내부 제어신호를 출력하는 전위검지회로가 설치된다.
또한 바람직하게는, 복수쌍의 제1 및 제2 더미 비트선이 설치된다. 각 쌍의 제1 및 제2 더미 비트선에 대응하는 더미 메모리셀에서 대응한 제1 더미 비트선을 접지전위로 낮추기 위해 사용되는 N채널 MOS 트랜지스터의 수는, 다른 쌍의 제1 및 제2 더미 비트선에 대응하는 더미 메모리셀에서 대응한 제1 더미 비트선을 접지전위로 낮추기 위해 사용되는 N채널 MOS 트랜지스터의 수와 다르다. 더욱이, 복수의 제1 더미 비트선 중 어느 하나의 제1 더미 비트선을 선택하는 더미 비트선 선택회로가 설치된다. 전위검지회로는, 더미 비트선 선택회로에 의해 선택된 제1 더미 비트선의 전위가 임계치전위보다도 저하한 것에 따라 내부 제어신호를 출력한다.
또한 바람직하게는, 더욱이, 복수쌍의 제1 및 제2 비트선 및 제1 및 제2 더미 비트선과 교차하여 설치된 스페어 워드선과, 복수쌍의 제1 및 제2 비트선과 스페어 워드선과의 복수의 교차부에 각각 설치된 복수의 메모리셀과, 제1 및 제2 더미 비트선과 스페어 워드선과의 교차부에 설치된 더미 메모리셀을 포함하는 용장 메모리셀 어레이가 설치된다. 행 선택회로는, 복수행 중 불량인 행에 대응하는 행 어드레스 신호를 기억하고, 입력된 행 어드레스 신호와 기억한 행 어드레스 신호가 일치한 경우는, 입력된 행 어드레스 신호에 대응하는 워드선 대신에 스페어 워드선을 선택한다.
[발명의 실시예]
(실시예 1)
도 1은, 본 발명의 실시예 1에 의한 SRAM의 전체구성을 나타내는 회로블록도이다. 도 1에서, 이 SRAM은, 메모리셀 어레이(1), 프리차지 회로(4) 및 열 선택게이트(6)를 구비한다. 메모리셀 어레이(1)는, 복수행(도면에서는 8행) 복수열로 배치된 복수의 메모리셀(MC)(2)과, 각각 8행에 대응하여 설치된 8개의 워드선(WL0∼WL7)과, 각각 복수열에 대응하여 설치된 복수의 비트선쌍(BL, /BL)을 포함한다. 각 메모리셀(2)은, 대응한 워드선(WL)과 대응의 비트선쌍(BL, /BL)에 접속되어, 하나의 데이터 신호를 기억한다.
또한, 메모리셀 어레이(1)는, 8행 1열로 배치된 8개의 더미 메모리셀(DC)(3)과, 더미 비트선쌍(DBL, /DBL)을 포함한다. 더미 메모리셀(DC)(3)은, 대응한 워드선 WL과 더미 비트선쌍(DBL, /DBL)에 접속되어, 대응한 워드선 WL이 선택레벨의 「H」레벨로 된 것에 따라 더미 비트선 DBL의 전위를 「L」레벨로 낮춘다. 더미 메모리셀(3)의 전류구동력은, 메모리셀(2)의 전류구동력보다도 큰 값으로 설정되어 있다.
프리차지회로(4)는, 비트선 BL, /BL, DBL, /DBL의 각각에 대응하여 설치된 P채널 MOS 트랜지스터(5)를 포함한다. P채널 MOS 트랜지스터(5)는, 전원전위 VDD의 라인과 대응의 비트선 BL, /BL, DBL 또는 /DBL의 한쪽 끝과의 사이에 접속되고, 그 게이트는 비트선 프리차지 신호 /PR을 받는다. 비트선 프리차지 신호 /PR이 활성화레벨의 「L」레벨이 되면, P채널 MOS 트랜지스터(5)가 도통하여 비트선은 「H」레벨로 충전된다.
열 선택게이트(6)는, 각 비트선쌍(BL, /BL에) 대응하여 설치된 한쌍의 N채널 MOS 트랜지스터(7, 7)를 포함한다. N채널 MOS 트랜지스터(7, 7)는, 각각 대응한 비트선 BL, /BL의 다른쪽 끝과 데이터 입출력선(IO, /IO)과의 사이에 접속되고, 그 게이트는 대응한 열 선택선(CSL)에 접속된다. 복수의 열 선택선(CSL) 중 1개의 열 선택선(CSL)이 선택레벨의 「H」레벨로 상승하면, 그 열 선택선(CSL)에 대응하는 열의 비트선쌍(BL, /BL)이 N채널 MOS 트랜지스터(7, 7)를 통해 데이터 입출력선쌍(IO, /IO)에 접속된다.
또한, 이 SRAM은, 행 디코더(8), 인버터(9), 제어회로(10), 열 디코더(11), 기록회로(12) 및 판독회로(13)를 구비한다. 행 디코더(8)는, 제어회로(10)로부터 주어진 행 어드레스 신호에 따라 복수의 워드선(WL0∼WL7) 중 어느 하나의 워드선을 선택하고, 그 워드선을 선택레벨의 「H」레벨로 하여 그 워드선에 대응하는 더미 메모리셀(3) 및 복수의 메모리셀(2)을 활성화시킨다.
인버터(9)는, 소정의 임계치전위를 가지며, 더미 비트선 DBL의 전위가 임계치전위보다도 저하한 것에 따라 신호 SE를 활성화레벨의 「H」레벨로 상승한다. 인버터(9)는, 전위검지회로를 구성한다. 제어회로(10)는, 인버터(9)의 출력신호 SE와, 외부에서 주어지는 클록신호 CLK, 어드레스 신호 ADD 및 제어신호 CNT에 따라 SRAM 전체를 제어한다. 제어회로(10)는, 외부어드레스 신호 ADD 에 따라 행 어드레스 신호 및 열 어드레스 신호를 생성하여 각각 행 디코더(8) 및 열 디코더(11)에 제공한다.
열 디코더(11)는, 제어회로(10)로부터 주어진 열 어드레스 신호에 따라 복수의 열 선택선(CSL) 중 어느 하나의 열 선택선(CSL)을 선택하고, 그 열 선택선(CSL)을 선택레벨의 「H」레벨로 하여 그 열 선택선(CSL)에 대응하는 열의 비트선쌍(BL, /BL)과 데이터 입출력선쌍(IO, /IO)을 결합시킨다.
기록회로(12) 및 판독회로(13)는, 모두 데이터 입출력선쌍(IO, /IO)에 접속된다. 기록회로(12)는, 외부에서 주어진 데이터 신호 DI를, 행 디코더(8) 및 열 디코더(11)에 의해 선택된 메모리셀(2)에 기록한다. 판독회로(13)는, 센스앰프를 포함하며, 행 디코더(8) 및 열 디코더(11)에 의해 선택된 메모리셀(2)로부터의 판독데이터 신호 DO를 외부에 출력한다.
도 2는, 도 1에 나타낸 SRAM의 판독동작을 나타내는 타임차트이다. 도 2에서, 판독동작이 시작되기 전의 단계에서는, 모든 워드선(WL0∼WL7)은 비선택 레벨의 「L」레벨로 되고, 비트선 BL, /BL 및 더미 비트선 DBL, /DBL의 각각은 프리차지회로(4)에 의해 「H」레벨로 프리차지되며, 신호 SE가 「L」레벨로 되어 있다.
클록신호 CLK가 「L」레벨에서 「H」레벨로 상승되어 판독동작이 시작되면(시간 t1), 비트선 프리차지 신호 /PR이 비활성화 레벨의 「H」레벨로 되어 프리차지회로(4)의 P채널 MOS 트랜지스터(5)가 비도통이 되어, 어드레스 신호 ADD에 의해 지정된 행 및 열이 행 디코더(8) 및 열 디코더(11)에 의해 선택된다. 선택된 행의 워드선 WL은, 「L」레벨에서 「H」레벨로 상승된다. 또한 선택된 열의 열 선택선(CSL)이 선택레벨의 「H」레벨이 되어, 그 열의 비트선쌍(BL, /BL)이 열 선택게이트(6)의 N채널 MOS 트랜지스터(7, 7)를 통해 데이터 입출력선쌍(IO, /IO)에 접속된다.
예를 들면, 제1행번째의 워드선 WL0이 「H」레벨로 되었다고 하면, 그 워드선 WL0에 접속되어 있는 각 메모리셀(2)의 데이터 신호가 대응한 비트선(BL, /BL)에 판독되어, 어느 한쪽의 비트선의 전위가 서서히 저하한다. 또한, 그 워드선 WL0에 접속되어 있는 더미 메모리셀(3)이 활성화되어, 더미 비트선 DBL의 전위가 서서히 저하한다. 더미 비트선 DBL의 전위가 저하하는 속도는, 비트선 BL 또는 /BL의 전위가 저하하는 속도보다도 빠르게 되도록, 메모리셀(2) 및 더미 메모리셀(3)의 각각의 전류구동력이 설정되어 있다. 또한, 더미 비트선 /DBL의 전위는「H」레벨인 상태로 변화하지 않는다. 더미 비트선 DBL의 전위가 저하하여 전위검출회로인 인버터(9)의 임계치전위보다도 낮아지면, 인버터(9)의 출력신호 SE가 「L」레벨에서 「H」레벨로 상승된다.
신호 SE가 「L」레벨에서 「H」레벨로 상승하면, 판독회로(13)가 활성화되어 판독데이터 신호 DO가 확정하고, 워드선 WL0이 「H」레벨에서 「L」레벨로 강하되어 메모리셀(2) 및 더미 메모리셀(3)이 비활성화되고, 비트선 프리차지 신호 /PR이 「L」레벨이 되어 비트선(BL, /BL) 및 더미 비트선(DBL, /DBL)이 「H」레벨로 프리차지된다.
기록동작시는, 행 어드레스 신호에 의해 지정된 행의 워드선 WL이 행 디코더(8)에 의해 선택레벨의 「H」레벨로 상승되고, 그 행의 각 메모리셀(2)이 활성화된다. 또한, 열 어드레스 신호에 의해 지정된 열의 열 선택선(CSL)이 열 디코더(11)에 의해 선택레벨의 「H」레벨로 상승되고, 그 열의 N채널 MOS 트랜지스터(7, 7)가 도통하여, 활성화된 하나의 메모리셀(2)이 비트선쌍(BL, /BL) 및 데이터 입출력선쌍(IO, /IO)을 통해 기록회로(12)에 접속된다.
기록회로(12)는, 외부에서 주어진 데이터 신호 DI에 따라, 데이터 입출력선쌍(IO, /IO) 중 한쪽의 데이터 입출력선을 「H」레벨로 함과 동시에 다른쪽의 데이터 입출력선을 「L」레벨로 하여 메모리셀(2)에 데이터 신호 DI를 기록한다. 워드선(WL) 및 열 선택선(CSL)이 「L」레벨로 상승하면, 메모리셀(2)에 데이터 신호 DI가 기억된다.
도 3은 메모리셀(2)의 구성을 나타내는 회로도이다. 도 3에서, 이 메모리셀 MC는, 부하트랜지스터(P채널 MOS 트랜지스터 21, 22), 드라이버 트랜지스터(N채널 MOS 트랜지스터 23, 24) 및 액세스 트랜지스터(N채널 MOS 트랜지스터 25, 26)를 포함한다. P채널 MOS 트랜지스터 21, 22는, 각각 전원전위 VDD의 라인과 기억노드 N1, N2와의 사이에 접속되고, 각각의 게이트는 각각노드 N2, N1에 접속된다. N채널 MOS 트랜지스터 23, 24는, 각각 기억노드 N1, N2와 접지전위 GND의 라인과의 사이에 접속되며, 각각의 게이트는 각각노드 N2, N1에 접속된다. N채널 MOS 트랜지스터 25, 26은, 각각 기억노드 N1, N2와 비트선 BL, /BL과의 사이에 접속되고, 각각의 게이트는 모두 워드선 WL에 접속된다.
기록동작시는, 기록데이터 신호 DI에 따라 비트선 BL, /BL 중 한쪽이 「H」레벨로 됨과 동시에 다른쪽이 「L」레벨로 된다. 이어서, 워드선 WL이 선택레벨의 「H」레벨이 되어 N채널 MOS 트랜지스터 25, 26이 도통하여, 비트선 BL, /BL의 레벨이 각각 기억노드 N1, N2에 주어진다. 기억노드 N1, N2에 각각 「H」레벨 및 「L」레벨이 주어진 경우는, MOS 트랜지스터 21, 24가 도통함과 동시에 MOS 트랜지스터 22, 23이 비도통이 되어, 기억노드 N1, N2의 레벨이 MOS 트랜지스터 21∼24에 의해 래치된다. 또한, 기억노드 N1, N2에 각각 「L」레벨 및 「H」레벨이 주어진 경우는, MOS 트랜지스터 22, 23이 도통함과 동시에 MOS 트랜지스터 21, 24가 비도통이 되어, 기억노드 N1, N2의 레벨이 MOS 트랜지스터 21∼24에 의해 래치된다. 워드선 WL이 비선택레벨의 「L」레벨로 되면, N채널 MOS 트랜지스터 25, 26이 비도통으로 되어, 기억노드 N1, N2의 레벨이 유지된다.
판독동작시는, 도 1의 프리차지 회로(4)에 의해 비트선 BL, /BL의 각각이 「H」레벨로 충전된다. 워드선 WL이 선택레벨의 「H」레벨이 되면, N채널 MOS 트랜지스터 25, 26이 도통한다. 기억노드 N1, N2에 각각 「H」레벨 및 「L」레벨이 래치되어 있는 경우는, 비트선 /BL로부터 N채널 MOS 트랜지스터 26, 24를 통해 접지전위 GND의 라인으로 전류가 유출하고, 비트선 BL, /BL이 각각 「H」레벨 및 「L」레벨이 된다. 기억노드 N1, N2에 각각 「L」레벨 및 「H」레벨이 래치되어 있는 경우는, 비트선 BL로부터 N채널 MOS 트랜지스터 25, 23을 통해 접지전위 GND의 라인으로 전류가 유출하고, 비트선 BL, /BL이 각각 「L」레벨 및 「H」레벨이 된다. 비트선 BL과 /BL의 레벨을 비교함으로써, 메모리셀(2)의 기억데이터가 판독된다. 워드선 WL이 비선택레벨의 「L」레벨이 되면, N채널 MOS 트랜지스터 25, 26이 비도통으로 되어 데이터의 판독이 종료한다.
도 4a는 메모리셀(2)의 레이아웃을 나타내는 도면이고, 도 4b, 4c는 도 4a의 보충설명도이다. 도 4b에서, 이 메모리셀(2)은, 소위 횡장형(橫長型) 메모리셀로서, 하나의 N형 웰(NW)과 그 양측에 배치된 P형 웰(PW, PW)의 표면에 형성된다. 우선, N형 웰(NW)로부터 한쪽의 P형 웰(PW)에 걸쳐 도면중 X방향으로 연장되는 게이트전극(GE1)과, N형 웰(NW)에서 다른쪽의 P형 웰(PW)에 걸쳐 도면중 X방향으로 연장되는 게이트전극(GE2)과, 한쪽의 P형 웰(PW) 상에 도면중 X방향으로 연장되는 게이트전극(GE3)과, 다른쪽의 P형 웰(PW) 상에 도면중 X방향으로 연장되는 게이트전극(GE4)이 폴리실리콘층에 의해 형성된다.
이어서, 한쪽의 P형 웰(PW)에서 게이트전극 GE1, GE3을 가로지르도록 하여 N형 활성층 NA1이 형성되고, 다른쪽의 P형 웰(PW)에서 게이트전극 GE2, GE4를 가로지르도록 하여 N형 활성층 NA2가 형성되며, N형 웰(NW)에서 각각 게이트전극 GE1, GE2를 가로지르도록 하여 P형 활성층 PA1, PA2가 형성된다.
게이트전극 GE1과 P형 활성층 PA1, 게이트전극 GE2와 P형 활성층 PA2는, 각각 P채널 MOS 트랜지스터 21, 22를 구성한다. 게이트전극 GE1과 N형 활성층 NA1, 게이트전극 GE3과 N형 활성층 NA1은, 각각 N채널 MOS 트랜지스터 23, 25를 구성한다. 게이트전극 GE2와 N형 활성층 NA2, 게이트전극 GE4와 N형 활성층 NA2는, 각각 N채널 MOS 트랜지스터 24, 26을 구성한다.
다음에, N형 활성층 NA1의 중앙부, P형 활성층 PA1의 한쪽 단부(端部) 및 게이트전극 GE2의. 한쪽 단부에 걸쳐 로컬배선 LL1이 제1 금속배선층에 의해 형성됨과 동시에, N형 활성층 NA2의 중앙부, P형 활성층 PA1의 한쪽 단부 및 게이트전극 GE1의 한쪽 단부에 걸쳐 로컬배선 LL2가 제1 금속배선층에 의해 형성됨과 동시에 로컬배선 LL1의 한쪽 단부와 P형 활성층 PA1 및 게이트전극 GE2와는, 콘택홀 CH를 통해 서로 접속되어 있다. 로컬배선 LL2의 한쪽 단부와 P형 활성층 PA2 및 게이트전극 GE1과는, 콘택홀 CH를 통해 서로 접속되어 있다. 로컬배선 LL1의 다른쪽 단부와 N형 활성층 NA1, 로컬배선 LL2의 다른쪽 단부와 N형 활성층 NA2는, 각각 콘택홀 CH, CH를 통해 서로 접속된다.
또한, 도면중 X방향으로 연장되는 복수의 금속배선 ML이 제1 금속배선층에 의해 형성되고, 도 4c에 나타낸 바와 같이, 그 위쪽에 도면중 Y방향으로 연장되는 금속배선 ML1, 접지배선 GL, 비트선 BL, 전원배선 VL, 비트선 /BL, 접지배선 GL, 및 금속배선 ML1이 제2 금속배선층에 의해 형성되며, 더욱이 그 위쪽에 메모리셀(2)의 중앙부를 Y방향으로 가로지르는 워드선 WL이 제3 금속배선층에 의해 형성된다. 전원배선 VL에는 전원전위 VDD가 주어지며, 접지배선 GL에는 접지전위 GND가 주어진다.
P형 활성층 PA1의 한쪽 단부(P채널 MOS 트랜지스터 21의 소스)는, 콘택홀 CH, 금속배선 ML 및 비어홀 VH를 통해 전원배선 VL에 접속된다. P형 활성층 PA2의 한쪽 단부(P채널 MOS 트랜지스터 22의 소스)는, 콘택홀 CH, 금속배선 ML 및 비어 홀 VH를 통해 전원배선 VL에 접속된다.
N형 활성층 NA1의 한쪽 단부(N채널 MOS 트랜지스터 23의 소스)는, 콘택홀 CH, 금속배선 ML 및 비어 홀 VH를 통해 접지배선 GL에 접속된다. N형 활성층 NA2의 한쪽 단부(N채널 MOS 트랜지스터 24의 소스)는, 콘택홀 CH, 금속배선 ML 및 비어 홀 VH를 통해 접지배선 GL에 접속된다.
N형 활성층 NA1의 다른쪽 단부(N채널 MOS 트랜지스터 25의 드레인)는, 콘택홀 CH, 금속배선 ML 및 비어 홀 VH를 통해 비트선 BL에 접속된다. N형 활성층 NA2의 다른쪽 단부(N채널 MOS 트랜지스터 26의 드레인)는, 콘택홀 CH, 금속배선 ML 및 비어 홀 VH를 통해 비트선 /BL에 접속된다. 게이트전극 GE3, GE4의 각각은, 콘택홀 CH, 금속배선 ML, 비어홀 VH, 금속배선 ML' 및 비어홀 VH'을 통해 워드선 WL에 접속된다.
도 5는, 더미 메모리셀(3)의 구성을 나타내는 회로도에서, 도 3과 대비되는 도면이다. 도 5를 참조하면, 이 더미 메모리셀(3)이 도 3의 메모리셀(2)과 다른 점은, P채널 MOS 트랜지스터 21, 22가 각각 N채널 MOS 트랜지스터 27, 28로 치환되어 있는 점이다. N채널 MOS 트랜지스터 27은, 접지전위 GND의 라인과 기억노드 N1과의 사이에 접속되고, 그 게이트는 전원전위 VDD의 라인 및 기억노드 N2에 접속된다. N채널 MOS 트랜지스터 28은, 전원전위 VDD의 라인과 기억노드 N2와의 사이에 접속되며, 그 게이트는 기억노드 N1에 접속된다. 또한, N채널 MOS 트랜지스터 25, 26의 드레인은, 각각 더미 비트선 DBL, /DBL에 접속되어 있다.
다음에, 이 더미 메모리셀(3)의 동작에 대하여 설명한다. 초기상태로는, 워드선 WL은 「L」레벨이 되고 N채널 MOS 트랜지스터 25, 26은 비도통상태로 되어 있고, 더미 비트선 DBL, /DBL이 「H」레벨로 프리차지되어 있다. N채널 MOS 트랜지스터 23, 27은 상시 도통하여 기억노드 N1은 「L」레벨로 되며, N채널 MOS 트랜지스터 24, 28은 상시 비도통이 되어 기억노드 N2는 「H」레벨로 되어 있다.
판독동작이 시작되면, 행 어드레스 신호에 의해 지정된 워드선 WL이 「L」레벨에서 「H」레벨로 상승되고, N채널 MOS 트랜지스터 25, 26이 도통한다. 이것에 의해, 더미 비트선 DBL에서 N채널 MOS 트랜지스터 25, 23, 27을 통해 접지전위 GND의 라인에 전류가 유출하여, 더미 비트선 DBL의 전위가 「H」레벨에서 접지전위 GND로 서서히 저하한다. 이때, 더미 비트선 DBL은 병렬접속된 2개의 N채널 MOS 트랜지스터 23, 27을 통해 방전되는 데 비해, 도 3에서 나타낸 바와 같이 비트선 BL 또는 /BL은 하나의 N채널 MOS 트랜지스터 23 또는 24를 통해 방전되므로, 더미 비트선 DBL의 전위가 저하하는 속도는 비트선 BL 또는 /BL의 전위가 저하하는 속도보다도 빠르게 된다. 한편, N채널 MOS 트랜지스터 24, 28은 비도통상태로 고정되어 있으므로, N채널 MOS 트랜지스터 26이 도통해도 더미 비트선 /DBL의 전위는 프리차지 전위 그대로 변화하지 않는다.
더미 비트선 DBL이 「H」레벨에서 「L」레벨로 변화된 것이 도 1의 인버터(9)에 의해 검지되면, 워드선 WL이 선택레벨의 「L」레벨로 강하되어 N채널 MOS 트랜지스터 25, 26이 비도통이 되며, 더미 비트선 DBL과 접지전위 GND의 라인이 전기적으로 절연된다. 이 후, 다음 판독동작에 구비하여 더미 비트선 DBL, /DBL은 「H」레벨로 프리차지된다.
도 6a∼6c는 더미 메모리셀(3)의 레이아웃을 나타내는 도면으로서, 도 4a∼4c와 대비되는 도면이다. 도 6a∼6c를 참조하면, 더미 메모리셀(3)의 레이아웃이 메모리셀(2)의 레이아웃과 다른 점은 3개의 점이다. 제1 변경점은, N형 웰(NW)이 제거되어 P형 활성층 PA1, PA2가 각각 N형 활성층 NA3, NA4로 치환되고, P채널 MOS 트랜지스터 21, 22가 N채널 MOS 트랜지스터 27, 28로 치환되어 있는 점이다. 제2 변경점은, 금속배선 ML 및 비어홀 VH가 제1 금속배선층으로 형성된 로컬배선 LL3으로 치환되고, N채널 MOS 트랜지스터 27의 소스가 콘택홀 CH, 로컬배선 LL3,금속배선 ML 및 비어홀 VH를 통해 접지배선 GL에 접속되어 있는 점이다. 제3 변경점은, 제1 금속배선층으로 형성된 로컬배선 LL4가 추가되어, N채널 MOS 트랜지스터 23, 27의 게이트전극 GE1이 콘택홀 CH, 로컬배선 LL4, 금속배선 ML 및 비어홀 VH를 통해 전원배선 VL에 접속되어 있는 점이다. 따라서, 더미 메모리셀(3)의 레이아웃은, 웰, 제1 금속배선층 및 비어홀 VH의 형상이 메모리셀(2)과 다르지만, 게이트전극 GE 및 활성층의 형상은 메모리셀(2)과 동일하다.
이 실시예 1에서는, 워드선 WL이 「H」레벨로 상승되면, 더미 비트선 DBL에서 N채널 MOS 트랜지스터 25, 23, 27을 통해 접지전위 GND의 라인에 전류가 유출함과 동시에, 비트선 BL 또는 /BL로부터 N채널 MOS 트랜지스터 25, 23 또는 26, 24를 통해 접지전위 GND의 라인으로 전류가 유출된다. 따라서, 비트선 BL 또는 /BL의 전위가 저하하는 속도보다도 더미 비트선 DBL의 전위가 저하하는 속도 쪽이 빠르게 되므로, 판독회로(13) 내의 센스앰프를 활성화시키는 타이밍을 용이하게. 최적화할 수 있다. 또한, 워드선 WL을 「L」레벨로 강하하는 타이밍도 용이하게 최적화할 수 있으므로, 비트선 BL, /BL의 방전에 의한 무용한 전력소비를 삭감할 수 있다.
또한, 더미 메모리셀(3)에서는, N채널 MOS 트랜지스터 25에 의해 더미 비트선 DBL에 접속된 기억노드 N1의 전하를 병렬접속된 2개의 N채널 MOS 트랜지스터 23, 27에 의해 인출되므로, N채널 MOS 트랜지스터 23, 27의 특성이 변동한 경우라도 N채널 MOS 트랜지스터 23, 27의 특성이 평균화되어, N채널 MOS 트랜지스터23, 27의 특성의 변동의 정도가 감소화된다. 따라서, 동작마진이 높아진다.
또한, 더미셀 열을 복수개 설치할 필요가 없으므로, 레이아웃면적의 증대를 작게 억제할 수 있다.
또한, 더미 메모리셀(3) 내의 배선과 메모리셀(2) 내의 배선을 동일하게 하여, 1열마다의 더미 메모리셀(3)의 수와 1열마다의 메모리셀(2)의 수를 동일하게 했으므로, 더미 비트선 DBL의 기생용량과 비트선 BL 또는 /BL의 기생용량을 일치시킬 수 있다. 또한, 더미 메모리셀(3)의 게이트전극 및 활성층의 레이아웃형상과 메모리셀(2)의 게이트전극 및 활성층의 레이아웃형상을 동일하게 했으므로, 더미 메모리셀(3) 내의 트랜지스터의 특성과 메모리셀(2) 내의 트랜지스터의 특성을 용이하게 일치시킬 수 있다. 따라서, 동작타이밍의 조정을 용이하게 할 수 있어, 마진이 커진다.
이하, 이 실시예 1의 여러가지의 변경예에 대하여 설명한다. 도 7의 더미 메모리셀(30)은, 도 5의 더미 메모리셀(3)의 N채널 MOS 트랜지스터 28의 소스를 접지전위 GND의 라인에 접속한 것이다. 도 8a∼8c는, 더미 메모리셀 30의 레이아웃을 나타낸 도면이다. 더미 메모리셀(30)의 레이아웃이 도 6a∼6c의 더미 메모리셀(3)의 레이아웃과 다른 점은, (1) 로컬배선 LL4 및 금속배선 ML이 로컬배선 LL5로 치환되고, N채널 MOS 트랜지스터 28의 소스가 콘택홀 CH, 로컬배선 LL5 및 비어홀 VH를 통해 접지배선 GL에 접속되어 있는 점과, (2) 로컬배선 LL2'의 한쪽 끝이 전원배선 VL의 아래쪽까지 연장되어, N채널 MOS 트랜지스터 23, 27의 게이트전극 GE1이 콘택홀 CH, 로컬배선 LL2' 및 비어홀 VH를 통해 전원배선 VL에 접속되어 있는 점이다. 이 변경예에서도, 실시예 1과 동일한 효과를 얻을 수 있다.
도 9의 더미 메모리셀(31)은, 도 7의 더미 메모리셀(30)의 N채널 MOS 트랜지스터 24, 28의 소스 및 N채널 MOS 트랜지스터 26의 드레인을 플로팅상태로 한 것이다. 요컨대, N채널 MOS 트랜지스터 24, 28은 항상 비도통으로 되어 있으므로, N채널 MOS 트랜지스터 24, 28의 소스에 전원전위 VDD 및 접지전위 GND 중 어느 쪽의 전위를 주어도, N채널 MOS 트랜지스터 24, 28의 소스를 플로팅시켜도 동일한 결과가 된다. 또한, N채널 MOS 트랜지스터 26에 전류는 흐르지 않으므로, N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 접속해도 절연해도 동일한 결과를 얻을 수 있다.
도 10의 더미 메모리셀(32)은, 도 9의 더미 메모리셀(31)의 N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 접속함과 동시에 N채널 MOS 트랜지스터 26의 게이트와 접지전위 GND의 라인에 접속한 것이다. 요컨대, N채널 MOS 트랜지스터 29에 전류가 흐르지 않기 때문에, N채널 MOS 트랜지스터 26의 게이트를 워드선 WL에 접속해도, N채널 MOS 트랜지스터 26의 게이트를 접지전위 GND의 라인에 접속하여 N채널 MOS 트랜지스터 26을 항상 비도통으로 해도 동일한 결과를 얻을 수 있다.
도 11의 더미 메모리셀(33)은, 도 7의 더미 메모리셀(30)의 N채널 MOS 트랜지스터 24, 28의 게이트를 N채널 MOS 트랜지스터 23, 27의 게이트에 접속하여, 기억노드 N1과 N2를 접속하고, N채널 MOS 트랜지스터 28의 소스를 플로팅시켜, N채널 MOS 트랜지스터 26의 게이트를 접지전위 GND의 라인에 접속한 것이다. 도 12는, 더미 메모리셀(33)의 레이아웃을 도시한 도면이다. 더미 메모리셀(33)의 레이아웃은 도 8의 더미 메모리셀(30)의 레이아웃과 다른 점은 5개의 점이다.
제1 변경점은, 게이트전극 GE1의 한쪽 단부는 도면중 Y방향으로 연장하여 게이트전극 GE1'이 되고, 이 게이트전극 GE1'이 콘택홀 CH, 금속배선 ML 및 비어홀 VH를 통해 전원배선 VL'에 접속되어 있는 점이다. 제2 변경점은, 게이트전극 GE2의 한쪽 단부가 도면중 Y방향으로 연장하여 게이트전극 GE2'이 되며, 그 게이트전극 GE2'이 콘택홀 CH, 금속배선 ML 및 비어홀 VH를 통해 전원배선 VL'에 접속되어 있는 점이다.
제3 변경점은, 로컬배선 LL1이 도면중 X방향에 연장하여 로컬배선 LL2'과 결합하고, 기억노드 N1과 N2가 접속되어 있는 점이다. 제4 변경점은, 로컬배선 LL5 및 콘택홀 CH가 제거되어 N채널 MOS 트랜지스터 28의 소스가 플로팅되어 있는 점이다. 제5 변경점은, 로컬배선 LL6이 추가되고, N채널 MOS 트랜지스터 26의 게이트전극 GE4가 콘택홀 CH, 로컬배선 LL6 및 비어홀 VH를 통해 접지배선 GL에 접속되어 있는 점이다. 이 변경예에서는, 워드선 WL이 「H」레벨로 상승되면, 더미 비트선 DBL이 병렬접속된 3개의 N채널 MOS 트랜지스터 23, 24, 27을 통해 접지전위 GND로 낮아지므로, 더미 비트선 DBL이 병렬접속된 2개의 N채널 MOS 트랜지스터 23, 27을 통해 접지전위 GND로 낮아지는 더미 메모리셀 3, 30∼32에 비해, 더미 비트선 DBL의 전위저하속도가 빠르게 된다.
도 13의 더미 메모리셀(34)은, 도 11의 더미 메모리셀(33)의 N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 절연한 것이다. 요컨대, N채널 MOS 트랜지스터 26은 항상 비도통으로 되어 있으므로, N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 접속해도 절연해도 동일한 결과가 된다.
도 14의 더미 메모리셀(35)은, 도 11의 더미 메모리셀(33)의 N채널 MOS 트랜지스터 28의 소스를 접지전위 GND의 라인에 접속한 것이다. 도 15a∼15c는, 더미 메모리셀(35)의 레이아웃을 나타내는 도면이다. 더미 메모리셀(35)의 레이아웃은 도 12a∼12c의 더미 메모리셀(3)의 레이아웃과 다른 점은, 콘택홀 CH 및 로컬배선 LL5가 추가되고, N채널 MOS 트랜지스터28의 소스가 콘택홀 CH, 로컬배선 LL5 및 비어홀 VH를 통해 접지배선 GL에 접속되어 있는 점이다.
이 변경예에서는, 워드선 WL이 「H」레벨로 상승되면, 더미 비트선 DBL은 병렬접속된 4개의 N채널 MOS 트랜지스터 23, 24, 27, 28을 통해 접지전위 GND로 낮아지므로, 더미 비트선 DBL은 병렬접속된 3개의 N채널 MOS 트랜지스터 23, 24, 27을 통해 접지전위 GND로 낮아지는 더미 메모리셀 33, 34에 비해, 더미 비트선 DBL의 전위저하속도가 빠르게 된다.
도 16의 더미 메모리셀(36)은, 도 14의 더미 메모리셀(35)의 N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 절연한 것이다. 요컨대, N채널 MOS 트랜지스터 26은 항상 비도통으로 되어 있으므로, N채널 MOS 트랜지스터 26의 드레인과 더미 비트선 /DBL을 접속해도 절연해도 동일한 결과가 된다.
도 17은, 도 1에 나타낸 SRAM의 레이아웃을 나타내는 블록도이다. 도 17에서, 더미 메모리셀 열 1a(사선을 시행한 부분)는 메모리셀 어레이(1)의 행 디코더(8)측의 단부에 배치되어 있다. 열 디코더+프리차지 회로+데이터 I/O 회로(40)는, 도 1의 프리차지 회로(4), 열 선택게이트(6), 인버터(9), 열 디코더(11), 기록회로(12) 및 판독회로(13)를 포함한다. 도 18의 SRAM에서는, 더미 메모리셀 열(1a)은 메모리셀 어레이(1)의 행 디코더(8)와 반대측의 단부에 배치된다.
도 19의 SRAM에서는, 2쌍의 메모리셀 어레이(1, 1)가 설치되고, 그것들의 사이에 행 디코더(8)가 배치된다. 2개의 더미 메모리셀 열(1a, 1a)은, 각각 2개의 메모리셀 어레이(1, 1)의 행 디코더(8)측의 단부에 배치된다. 2쌍의 메모리셀 어레이(1, 1)에 대응하여 각각 2쌍의 열 디코더+프리차지 회로+ 데이터 I/O 회로(40)가 설치된다.
도 20의 SRAM에서는, 2쌍의 메모리셀 어레이(1, 1)가 설치되고, 그것들의 사이에 행 디코더(8)가 배치된다. 2개의 더미 메모리셀 열(1a, 1a)은, 각각 2개의 메모리셀 어레이(1, 1)의 행 디코더(8)와 반대측의 단부에 배치된다.
도 21의 SRAM에서는, 하나의 메모리셀 어레이(1)의 중앙부에 더미 메모리셀 열(1a)이 배치된다. 도 22의 SRAM에서는, 2쌍의 메모리셀 어레이(1, 1)가 설치되고, 각 메모리셀 어레이(1)의 중앙부에 더미 메모리셀 열(1a)이 배치된다.
도 5∼도 9에 나타낸 더미 메모리셀 3, 30, 31은, 아무런 제약을 받지 않고 도 17∼도 22 중 어느 SRAM에도 적용가능하다. 도 10∼도 16에서 나타낸 더미 메모리셀 32∼36은, 도 17∼도 20 중 어느 SRAM에도 아무런 제약을 받지 않고 적용가능하다. 단, 도 10∼도 16의 더미 메모리셀 32∼36은, N채널 MOS 트랜지스터 26의 게이트를 접지배선 GL에 접속하기 위한 로컬배선 LL6을 설치할 필요가 있으므로, 도 21 및 도 22의 SRAM에 적용하는 경우는 짝수열의 더미 메모리셀 열을 설치할 필요가 있다.
(실시예 2)
도 23은, 본 발명의 실시예 2에 의한 SRAM의 전체구성을 나타내는 회로블록도로서, 도 1과 대비되는 도면이다. 도 23을 참조하면, 이 SRAM이 도 1의 SRAM과 다른 점은, 용장 메모리셀 어레이(41)가 추가되고, 행 디코더 8이 행 디코더 42로 치환되어 있는 점이다.
용장 메모리셀 어레이(41)는, 적어도 1행만큼(도면에서는 1행만큼)의 더미메모리셀(3), 복수의 메모리셀(2) 및 스페어 워드선(SWL)을 포함한다. 행 디코더(42)에는, 불량인 메모리셀 행의 행 어드레스 신호를 프로그램하기 위한 프로그램 회로가 설치되어 있다. 예를 들면, 제1행번째의 적어도 하나의 메모리셀(2)이 불량인 경우는, 제1행번째의 메모리셀 행의 행 어드레스 신호가 프로그램된다. 행 디코더(42)는, 제1행번째의 메모리셀 행의 행 어드레스 신호가 입력된 경우는, 그 행의 워드선 WL0 대신에 스페어 워드선 SWL을 선택레벨의 「H」레벨로 상승한다. 이것에 의해, 불량인 메모리셀(2)이 스페어 메모리셀의 메모리셀(2)과 치환된다.
이 실시예 2에서는, 실시예 1과 동일한 효과를 얻을 수 있는 것 외, 불량인 메모리셀 행을 정상적인 스페어 메모리셀 행으로 치환할 수 있다.
(실시예 3)
도 24는, 본 발명의 실시예 3에 의한 SRAM의 전체구성을 나타내는 회로블록도로서, 도 1과 대비되는 도면이다. 도 24를 참조하면, 이 SRAM이 도 1의 SRAM과 다른 점은, 메모리셀 어레이(1) 및 프리차지 회로(4)가 각각 메모리셀 어레이(45) 및 프리차지 회로(46)로 치환되고, 게이트회로(51∼53) 및 OR 게이트(54)가 추가되어 있는 점이다.
메모리셀 어레이(45)는, 메모리셀 어레이(1)의 단부에 2개의 더미 메모리셀 열을 추가한 것이다. 추가된 하나의 더미 메모리셀 열은 더미 비트선쌍(DBL, /DBL) 및 8개의 더미 메모리셀(33)을 포함하고, 추가된 이미 하나의 더미 메모리셀 열은 더미 비트선쌍(DBL, /DBL) 및 8개의 더미 메모리셀(35)을 포함한다.
프리차지 회로(46)는, 프리차지 회로(4)에 4개의 P채널 MOS 트랜지스터(5)를 추가한 것이다. 4개의 P채널 MOS 트랜지스터(5)는, 각각 추가된 4개의 더미 비트선 DBL, /DBL, DBL, /DBL의 한쪽 끝과 전원전위 VDD의 라인과의 사이에 접속되고, 그것들의 게이트는 모두 프리차지 신호 /PR을 받는다.
게이트회로 51의 한쪽 입력노드는, 더미 메모리셀(3)에 접속된 더미 비트선 DBL의 다른쪽 끝에 접속되고, 그 다른쪽 입력노드는 신호 Φa를 받는다. 게이트회로 52의 한쪽 입력노드는, 더미 메모리셀(33)에 접속된 더미 비트선 DBL의 다른쪽 끝에 접속되며, 그 다른쪽 입력노드는 신호 Φb를 받는다. 게이트회로 53의 한쪽 입력노드는, 더미 메모리셀(35)에 접속된 더미 비트선 DBL의 다른쪽 끝에 접속되고, 그 다른쪽 입력노드는 신호 Φc를 받는다. OR 게이트 54는, 게이트회로 51∼53의 출력신호를 받아, 그 출력신호는 신호 SE로서 제어회로(10)에 제공된다.
신호 Φa∼Φc의 각각이, 「H」레벨 또는 「L」레벨로 설정된다. 신호 Φa∼Φc의 각각은, 외부에서 도입해도 되며, 내부 레지스터에서 생성해도 되고, 퓨즈 등에 의해 레벨을 선택가능하게 해도 된다. 예를 들면, 신호 Φa∼Φc 중 신호 Φa만이 「H」레벨로 된 경우는, 게이트회로 51이 인버터로서 동작하여, 게이트회로 52, 53의 출력신호는 「L」레벨로 고정된다. 이 경우는, 도 1의 SRAM과 동일한 구성이 된다.
또한, 예를 들면 신호 Φa∼Φc 중 신호 Φc만이 「H」레벨로 된 경우는, 게이트회로 53이 인버터로서 동작하고, 게이트회로 51, 52의 출력신호가 「L」레벨로 고정된다. 이 경우는 더미 메모리셀(35)의 병렬접속된 4개의 N채널 MOS 트랜지스터 23, 24, 27, 28에 의해 더미 비트선 DBL이 「L」레벨로 낮아지므로, 더미 비트선 DBL의 전위저하속도가 빠르게 된다.
따라서, 트랜지스터 특성의 변동이 있어도 신호 Φa∼Φc의 레벨을 변경함으로써, 신호 SE의 레벨변화의 타이밍을 변경할 수 있다. 따라서, 동작마진을 크게 하여, 효율의 향상을 도모할 수 있다.
도 25의 SRAM은, 도 24의 SRAM에 용장 메모리셀 어레이(55)를 추가한 것이다. 용장 메모리셀 어레이(55)는, 적어도 1행만큼(도면으로서는 1행만큼)의 더미 메모리셀 3, 33, 35, 복수의 메모리셀(2) 및 스페어 워드선(SWL)을 포함한다. 행 디코더(42)는, 불량인 행의 워드선(예를 들면 WL0)에 대응하는 행 어드레스 신호가 입력된 경우는, 그 워드선 WL0 대신에 스페어워드선 SWL을 선택레벨의 「H」레벨로 한다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상과 같이, 본 발명에 관한 스태틱형 반도체 기억장치는, 워드선과 제1 및 제2 비트선과의 교차부에 배치된 메모리셀과, 워드선과 제1 및 제2 더미 비트선과의 교차부에 배치된 더미 메모리셀을 구비한 것이다. 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터와, 액세스용의 2개의 N채널 MOS 트랜지스터를 포함하고, 워드선이 선택레벨로 된 것에 따라, 전원전위로 프리차지된 제1 및 제2 비트선 중 어느 한쪽의 비트선을 액세스용의 하나의 N채널 MOS 트랜지스터와 드라이브용의 하나의 N채널 MOS 트랜지스터를 통해 접지전위로 낮춘다. 더미 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터에 대응하여 설치된 제1 및 제2 N채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터에 대응하여 설치된 제3 및 제4 N채널 MOS 트랜지스터와, 액세스용의 제5 및 제6 N채널 MOS 트랜지스터를 포함하고, 워드선이 선택레벨로 된 것에 따라, 전원전위로 프리차지된 제1 및 제2 더미 비트선 중 제1 더미 비트선을 제5 N채널 MOS 트랜지스터와 제1∼제4 N채널 MOS 트랜지스터 중 병렬접속된 적어도 2개의 N채널 MOS 트랜지스터를 통해 접지전위로 낮춘다. 따라서, 제1 또는 제2 비트선의 전위보다도 제1 더미 비트선의 전위쪽이 빠르게 저하하므로, 워드선을 비선택레벨로 하는 타이밍 등을 용이하게 최적화할 수 있다. 또한, 액세스용의 제5 N채널 MOS 트랜지스터와 병렬접속된 적어도 2개의 N채널 MOS 트랜지스터로 제1 더미 비트선의 전위를 낮게 하므로, 더미 메모리셀 내의 제1∼제6 N채널 MOS 트랜지스터의 특성이 변동한 경우라도 변동을 평균화함으로써 변동의 정도를 낮출 수 있고, 동작마진의 향상을 도모할 수 있다.
바람직하게는, 제1 및 제3 N채널 MOS 트랜지스터는, 소정의 노드와 접지전위의 라인과의 사이에 병렬접속되고, 그것들의 게이트는 모두 전원전위를 받는다. 제5 N채널 MOS 트랜지스터는, 제1 더미 비트선과 소정의 노드와의 사이에 접속되며, 그 게이트는 워드선에 접속된다. 이 경우는, 워드선이 선택레벨이 되면 제5 N채널 MOS 트랜지스터가 도통하여, 제1 더미 비트선으로부터 제5, 제1, 제3 N채널 MOS 트랜지스터를 통해 접지전위의 라인으로 전류가 유출된다.
또한 바람직하게는, 제2 및 제4 N채널 MOS 트랜지스터의 게이트는 모두 소정의 노드에 접속된다. 제2, 제4 및 제6 N채널 MOS 트랜지스터의 제1 전극은 제1 및 제3 N채널 MOS 트랜지스터의 게이트에 접속된다. 이 경우는, 더미 메모리셀 내의 배선과 메모리셀 내의 배선과의 차이를 최소한으로 할 수 있다.
또한 바람직하게는, 제2 N채널 MOS 트랜지스터의 제1 전극은 소정의 노드에 접속되고, 그 게이트는 전원전위를 받는다. 제4 N채널 MOS 트랜지스터는, 소정의 노드와 접지전위의 라인과의 사이에 접속되며, 그 게이트는 전원전위를 받는다. 제6 N채널 MOS 트랜지스터의 제1 전극은 소정의 노드에 접속되고, 그 게이트는 접지전위를 받는다. 이 경우는, 워드선이 선택레벨이 되면 제5 N채널 MOS 트랜지스터가 도통하여, 제1 더미 비트선으로부터 제5, 제1, 제3, 제4 N채널 MOS 트랜지스터를 통해 접지전위의 라인으로 전류가 유출된다.
또한 바람직하게는, 제2 N채널 MOS 트랜지스터의 제2 전극은 접지전위를 받는다. 이 경우는, 워드선이 선택레벨이 되면 제5 N채널 MOS 트랜지스터가 도통하여, 제1 더미 비트선으로부터 제5, 제1∼제4 N채널 MOS 트랜지스터를 통해 접지전위의 라인으로 전류가 유출된다.
또한 바람직하게는, 메모리셀의 2개의 P채널 MOS 트랜지스터 및 4개의 N채널 MOS 트랜지스터의 레이아웃형상과 더미 메모리셀의 제1∼제6 N채널 MOS 트랜지스터의 레이아웃형상과는 동일하다. 이 경우는, 메모리셀 내의 MOS 트랜지스터의 특성과 더미 메모리셀 내의 MOS 트랜지스터의 특성을 용이하게 일치시킬 수 있다.
또한 바람직하게는, 복수행 복수열로 배열된 복수의 메모리셀과, 각각 복수행에 대응하여 설치된 복수의 워드선과, 각각 복수열에 대응하여 설치된 복수쌍의 제1 및 제2 비트선과, 복수의 워드선과 교차하여 설치된 제1 및 제2 더미 비트선과, 각각 복수의 워드선과 제1 및 제2 더미 비트선과의 교차부에 설치된 복수의 더미 메모리셀을 포함하는 메모리셀 어레이와, 행 어드레스 신호에 따라 복수의 워드선 중 어느 하나의 워드선을 선택하고, 그 워드선을 선택레벨로 하여 그 워드선에 대응하는 복수의 메모리셀 및 더미 메모리셀을 활성화시키는 행 선택회로와, 열 어드레스 신호에 따라 복수쌍의 제1 및 제2 비트선 중 어느 하나의 쌍인 제1 및 제2 비트선을 선택하는 열 선택회로와, 열 선택회로에 의해 선택된 제1 및 제2 비트선을 통해 행 선택회로에 의해 활성화된 메모리셀의 데이터 신호의 기록/판독을 행하는 기록/판독회로와, 제1 더미 비트선의 전위가 미리 정해진 임계치전위보다도 저하한 것에 따라 내부 제어신호를 출력하는 전위검지회로가 설치된다. 이 경우는, 제1 더미 비트선의 전위가 소정의 임계치전위보다도 낮게 된 것에 따라 내부 제어신호가 출력된다.
또한 바람직하게는, 복수쌍의 제1 및 제2 더미 비트선이 설치된다. 각 쌍의 제1 및 제2 더미 비트선에 대응하는 더미 메모리셀에서 대응한 제1 더미 비트선을 접지전위로 낮추기 위해 사용되는 N채널 MOS 트랜지스터의 수는, 다른 쌍의 제1 및 제2 더미 비트선에 대응하는 더미 메모리셀에서 대응한 제1 더미 비트선을 접지전위로 낮추기 위해 사용되는 N채널 MOS 트랜지스터의 수와 다르다. 더욱이, 복수의 제1 더미 비트선 중 어느 하나의 제1 더미 비트선을 선택하는 더미 비트선 선택회로가 설치된다. 전위검지회로는, 더미 비트선 선택회로에 의해 선택된 제1 더미 비트선의 전위가 임계치전위보다도 저하한 것에 따라 내부 제어신호를 출력한다. 이 경우는, 더미 메모리셀 내의 N채널 MOS 트랜지스터의 특성이 변동한 경우라도, 최적의 더미 메모리셀 열을 선택할 수 있다.
또한 바람직하게는, 더욱이, 복수쌍의 제1 및 제2 비트선 및 제1 및 제2 더미 비트선과 교차하여 설치된 스페어 워드선과, 복수쌍의 제1 및 제2 비트선과 스페어 워드선과의 복수의 교차부에 각각 설치된 복수의 메모리셀과, 제1 및 제2 더미 비트선과 스페어 워드선과의 교차부에 설치된 더미 메모리셀을 포함하는 용장 메모리셀 어레이가 설치된다. 행 선택회로는, 복수행 중 불량인 행에 대응하는 행 어드레스 신호를 기억하고, 입력된 행 어드레스 신호와 기억한 행 어드레스 신호가 일치한 경우는, 입력된 행 어드레스 신호에 대응하는 워드선 대신에 스페어 워드선을 선택한다. 이 경우는, 불량인 메모리셀 행이 있었던 경우라도 스페어의 정상적인 메모리셀 행과 치환할 수 있다.
도 1은 본 발명의 실시예 1에 의한 SRAM의 전체구성을 나타내는 회로블록도이다.
도 2는 도 1에 나타낸 SRAM의 동작을 나타내는 타임차트이다.
도 3은 도 1에 나타낸 메모리셀의 구성을 나타내는 회로도이다.
도 4a∼4c는 도 3에 나타낸 메모리셀의 레이아웃을 나타내는 도면이다.
도 5는 도 1에 나타낸 더미 메모리셀의 구성을 나타내는 회로도이다.
도 6a∼6c는 도 5에 나타낸 더미 메모리셀의 레이아웃을 나타내는 도면이다.
도 7은 실시예 1의 변경예를 나타내는 회로도이다.
도 8a∼8c는 도 7에 나타낸 더미 메모리셀의 레이아웃을 나타내는 도면이다.
도 9는 실시예 1의 다른 변경예를 나타내는 회로도이다.
도 10은 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 11은 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 12a∼12c는 도 11에 나타낸 더미 메모리셀의 레이아웃을 나타내는 도면이다.
도 13은 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 14는 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 15a∼15c는 도 14에 나타낸 더미 메모리셀의 레이아웃을 나타내는 도면이다.
도 16은 실시예 1의 또 다른 변경예를 나타내는 회로도이다.
도 17은 도 1에 나타낸 SRAM의 레이아웃을 나타내는 블록도이다.
도 18은 실시예 1의 또 다른 변경예를 나타내는 블록도이다.
도 19는 실시예 1의 또 다른 변경예를 나타내는 블록도이다.
도 20은 실시예 1의 또 다른 변경예를 나타내는 블록도이다.
도 21은 실시예 1의 또 다른 변경예를 나타내는 블록도이다.
도 22는 실시예 1의 또 다른 변경예를 나타내는 블록도이다.
도 23은 본 발명의 실시예 2에 의한 SRAM의 전체구성을 나타내는 회로블록도이다.
도 24는 본 발명의 실시예 3에 의한 SRAM의 전체구성을 나타내는 회로블록도이다.
도 25는 실시예 3의 변경예를 나타내는 회로블록도이다.
*도면의 주요부분에 대한 부호의 설명
1,45 : 메모리셀 어레이 1a : 더미 메모리셀 열
2 : 메모리셀 3, 30∼36 : 더미 메모리셀
WL : 워드선 BL, /BL : 비트선
DBL, /DBL : 더미 비트선 IO, /IO : 데이터 입출력선
CSL : 열 선택선 4, 46 : 프리차지 회로
5, 21, 22 P : 채널 MOS트랜지스터 6 : 열 선택게이트
7, 23∼28 : N채널 MOS트랜지스터 8, 42 : 행 디코더
9 : 인버터 10 : 제어회로
11 : 열 디코더 12 : 기록회로
13 : 판독회로 PW : P형 웰
NW : N형 웰 NA : N형 활성층
PA : P형 활성층 GE : 게이트전극
LL : 로컬배선 ML : 금속배선
CH : 콘택홀 VH : 비어홀
VL : 전원배선 GL : 접지배선
40 : 열 디코더+프리차지 회로+데이터 I/O 회로
41, 55 : 용장 메모리셀 어레이 51∼53 : 게이트회로
54 : OR 게이트

Claims (3)

  1. 워드선과 제1 및 제2 비트선과의 교차부에 배치된 메모리셀과, 상기 워드선과 제1 및 제2 더미 비트선과의 교차부에 배치된 더미 메모리셀을 구비한 스태틱형 반도체 기억장치에 있어서,
    상기 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터와, 액세스용의 2개의 N채널 MOS 트랜지스터를 포함하고, 대응한 워드선이 선택레벨로 된 것에 따라, 전원전위로 프리차지된 상기 제1 및 제2 비트선 중 어느 한쪽의 비트선을 액세스용의 하나의 N채널 MOS 트랜지스터와 드라이브용의 하나의 N채널 MOS 트랜지스터를 통해 상기 전원전위에서 접지전위로 향하게 낮추고,
    상기 더미 메모리셀은, 부하용의 2개의 P채널 MOS 트랜지스터에 대응하여 설치된 제1 및 제2 N채널 MOS 트랜지스터와, 드라이브용의 2개의 N채널 MOS 트랜지스터에 대응하여 설치된 제3 및 제4 N채널 MOS 트랜지스터와, 액세스용의 제5 및 제6 N채널 MOS 트랜지스터를 포함하고, 상기 워드선이 선택레벨로 된 것에 따라, 상기 전원전위로 프리차지된 상기 제1 및 제2 더미 비트선 중 제1 더미 비트선을 상기 제5 N채널 MOS 트랜지스터와 상기 제1∼제4 N채널 MOS 트랜지스터 중 병렬접속된 적어도 2개의 N채널 MOS 트랜지스터를 통해 상기 전원전위에서 상기 접지전위로 향하게 낮추는 것을 특징으로 하는 스태틱형 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제3 N채널 MOS 트랜지스터는, 제 1 노드와 상기 접지전위의 라인과의 사이에 병렬접속되고, 그들의 게이트는 모두 제 2 노드에 접속되고, 상기 제 2노드는 상기 전원전위를 받고,
    상기 제5 N채널 MOS 트랜지스터는, 상기 제1 더미 비트선과 상기 제 1 노드와의 사이에 접속되고, 그의 게이트는 상기 워드선에 접속된 것을 특징으로 하는 스태틱형 반도체 기억장치.
  3. 제 2 항에 있어서,
    상기 제2 N채널 MOS 트랜지스터는 상기 제 2노드와 상기 전원전위의 라인과의 사이에 접속되고, 그의 게이트는 상기 제 1노드에 접속되고,
    상기 제4 N채널 MOS 트랜지스터는 상기 제 2노드와 상기 접지전위의 라인과의 사이에 접속되고, 그의 게이트는 상기 제 1노드에 접속되고,
    상기 제6 N채널 MOS 트랜지스터는 상기 제 2더미 비트선과 상기 제 2노드와의 사이에 접속되고, 그의 게이트는 상기 워드선에 접속된 것을 특징으로 하는 스태틱형 반도체 기억장치.
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