JP5019579B2

JP5019579B2 - 半導体記憶装置

Info

Publication number: JP5019579B2
Application number: JP2007009397A
Authority: JP
Inventors: 桂一櫛田; 伸朗大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-01-18
Filing date: 2007-01-18
Publication date: 2012-09-05
Anticipated expiration: 2027-01-18
Also published as: US7710808B2; JP2008177360A; US20080175040A1

Description

本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。

近年、ＳＲＡＭ（Static Random Access Memory）の微細化及び高速化に伴い、階層ビット線方式を用いたＳＲＡＭが採用されるようになってきている。この階層ビット線方式を用いたＳＲＡＭは、複数のメモリセルアレイと、各メモリセルアレイからデータの読み出しを行うローカルセンスアンプと、各ローカルセンスアンプに対してデータの入出力を行うグローバルセンスアンプとを備えて構成されている。

すなわち、ビット線を細かく分割してビット線容量を減少させた複数のローカルビット線がそれぞれ複数のローカルセンスアンプに接続されており、このローカルセンスアンプがデータを増幅してグローバルビット線にデータを送る。そして、グローバルビット線に接続されているグローバルセンスアンプによってデータを確定するという、２段階のビット線／センスアンプによってセルのデータを読み出す方式である。このようにビット線を階層化することで、各ビット線の容量が削減できるため、セル電流を低減することができる。

また、メモリセルアレイがローカルセンスアンプに対してグローバルセンスアンプから遠い側に配置されているものについては、ローカルセンスアンプの活性化タイミングを制御するレプリカセルが設けられる。すなわち、グローバルセンスアンプから最も遠いメモリセルをアクセスするのと同等な配線遅延をレプリカセルを用いて再現し、このレプリカセルにより生成される信号のタイミングを用いてローカルセンスアンプを制御している。

なお、この種の関連技術として、ダミーメモリセルを用いたスタティック型半導体記憶装置において、動作タイミングを容易に最適化する技術が開示されている（特許文献１参照）。
特開２００４−７１１１８号公報

本発明は、階層ビット線方式を用いた半導体記憶装置において、面積を削減することが可能な半導体記憶装置を提供する。

本発明の第１の視点に係る半導体記憶装置は、行列状に配置された複数のメモリセルをそれぞれが含む複数のメモリセルアレイと、各メモリセルアレイの列を選択する複数のローカルビット線と、２つのメモリセルアレイごとに１つ設けられ、かつ前記メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプと、前記複数のメモリセルアレイに共有され、かつ前記複数のローカルセンスアンプからデータが転送される複数のグローバルビット線と、前記複数のローカルセンスアンプに対応して設けられ、かつ複数のレプリカセルをそれぞれが含む複数のレプリカセル群と、前記複数のレプリカセル群にそれぞれ接続された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続され、かつ前記複数のレプリカビット線の電位に基づいて前記複数のローカルセンスアンプを活性化する複数の活性回路と、前記複数のメモリセルアレイ及び前記複数のレプリカセル群からなるアレイ領域を囲むように配置され、かつデータの記憶動作をしないエッジセル群と、前記メモリセルを構成するトランジスタのウェル領域に電源を供給するためのコンタクトが配置されるコンタクト領域とを具備する。異なるローカルセンスアンプに接続された２つのメモリセルアレイは、コンタクト領域を挟まずに隣接する。

本発明の第２の視点に係る半導体記憶装置は、行列状に配置された複数のメモリセルをそれぞれが含む複数のメモリセルアレイと、各メモリセルアレイの列を選択する複数のローカルビット線と、２つのメモリセルアレイごとに１つ設けられ、かつ前記メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプと、前記複数のメモリセルアレイに共有され、かつ前記複数のローカルセンスアンプからデータが転送される複数のグローバルビット線と、前記複数のローカルセンスアンプに対応して設けられ、かつ複数のレプリカセルをそれぞれが含む複数のレプリカセル群と、前記複数のレプリカセル群にそれぞれ接続された複数のレプリカビット線と、前記複数のレプリカビット線にそれぞれ接続され、かつ前記複数のレプリカビット線の電位に基づいて前記複数のローカルセンスアンプを活性化する複数の活性回路と、前記複数のレプリカセルのうち前記レプリカビット線に接続されるレプリカセルの数を制御するレプリカ制御回路とを具備する。前記レプリカ制御回路は、異なるローカルセンスアンプに接続された２つのレプリカセル群に共有される。

本発明によれば、階層ビット線方式を用いた半導体記憶装置において、面積を削減することが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、複数のメモリセルアレイ（本実施形態では、４つのメモリセルアレイ１１−１〜１１−４を一例として示している）を備えている。４つのメモリセルアレイ１１−１〜１１−４は、カラム方向に隣接するように配置されている。各メモリセルアレイは、スタティック型の複数のメモリセルＭＣがマトリックス状に配置されて構成されている。

本実施形態のＳＲＡＭは、階層ビット線構造を有している。なお、本実施形態のＳＲＡＭは、１つのメモリセルアレイ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：１」の場合のＳＲＡＭの構成例である。しかしこれに限定されず、１つのメモリセルアレイ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：ｎ（ｎは２以上の整数）」の関係を有するＳＲＡＭにも適用可能である。

４つのメモリセルアレイ１１−１〜１１−４には、これらに共有されるように、カラム方向に延在する複数のグローバルビット線対ＧＢＬ，／ＧＢＬが配設されている。各メモリセルアレイには、複数のグローバルビット線対ＧＢＬ，／ＧＢＬに対応する複数のローカルビット線対ＬＢＬ，／ＬＢＬが配設されている。メモリセルアレイ１１−１及び１１−２に配設された複数のローカルビット線対ＬＢＬ，／ＬＢＬは、ローカルセンスアンプ１２−１を介して複数のグローバルビット線対ＧＢＬ，／ＧＢＬにそれぞれ接続されている。メモリセルアレイ１１−３及び１１−４に配設された複数のローカルビット線対ＬＢＬ，／ＬＢＬは、ローカルセンスアンプ１２−２を介して複数のグローバルビット線対ＧＢＬ，／ＧＢＬにそれぞれ接続されている。ローカルセンスアンプ１２−１，１２−２は、メモリセルＭＣからローカルビット線対ＬＢＬ，／ＬＢＬに転送されたデータの検知及び増幅を行う。

ローカルセンスアンプ１２−１は、メモリセルアレイ１１−１と１１−２との間に配置されている。ローカルセンスアンプ１２−１は、メモリセルアレイ１１−１及び１１−２に共有され、メモリセルアレイ１１−１及び１１−２のデータを検知及び増幅する。ローカルセンスアンプ１２−２は、メモリセルアレイ１１−３と１１−４との間に配置されている。ローカルセンスアンプ１２−２は、メモリセルアレイ１１−３及び１１−４に共有され、メモリセルアレイ１１−３及び１１−４のデータを検知及び増幅する。

メモリセルアレイ１１−１及び１１−２と、これらに共有されるローカルセンスアンプ１２−１とにより基本単位となる第１のブロックＢＬＫ１が構成されている。また、メモリセルアレイ１１−３及び１１−４と、これらに共有されるローカルセンスアンプ１２−２とにより基本単位となる第２のブロックＢＬＫ２が構成されている。

メモリセルアレイ１１−２と１１−３との間には、ローカルビット線分離領域１９が設けられている。ローカルビット線分離領域１９は、メモリセルアレイ１１−２内のローカルビット線と、メモリセルアレイ１１−３内のローカルビット線とを電気的に分離するための領域である。このローカルビット線分離領域１９を設けることで、メモリセルアレイ１１−２と１１−３とを隣接して配置した場合でも、それぞれのローカルビット線同士を電気的に分離することができる。なお、ローカルビット線分離領域１９のカラム方向の長さは、１メモリセルのカラム方向の長さに比べて小さく設定される。また、ローカルビット線分離領域１９を設けずにメモリセルアレイ１１−２と１１−３とのローカルビット線を電気的に分離することができれば、特にローカルビット線分離領域１９を設けなくてもよい。

複数のグローバルビット線対ＧＢＬ，／ＧＢＬの一端には、グローバルセンスアンプ１３が接続されている。グローバルセンスアンプ１３は、各グローバルビット線対ＧＢＬ，／ＧＢＬのデータを検知及び増幅する。

４つのメモリセルアレイ１１−１〜１１−４には、行方向に延在する複数のワード線ＷＬが配設されている。この複数のワード線ＷＬには、ロウデコーダ２０が接続されている。ロウデコーダ２０は、主制御回路２１から供給されるプリデコード信号をデコードして、複数のワード線ＷＬの対応する１本を選択する。

主制御回路２１は、ＳＲＡＭ内の各回路を制御する。主制御回路２１には、外部回路からアドレス信号ＡＤＤ及び制御信号ＣＮＴなどが入力されている。主制御回路２１は、アドレス信号ＡＤＤをデコードして、ロウデコーダ２０にプリデコード信号を供給する。また、主制御回路２１は、制御信号ＣＮＴに基づいて、書き込み動作、及び読み出し動作等を制御する。

第１のブロックＢＬＫ１及び第２のブロックＢＬＫ２の周囲には、複数のエッジセルＥＣからなるエッジセル群１６が配置されている。セルアレイを加工する際、セルアレイの端に形成されたセルは、加工に起因するレイアウトや特性のバラツキが大きい。このため、セルアレイの端に配置されたセルは、メモリセルＭＣやレプリカセルとして使用しないようにしている。セルアレイの端に配置されたセルがエッジセルＥＣに対応する。このエッジセルＥＣは、データの記憶動作をしない。

エッジセル群１６の周囲には、ウェルコンタクト領域１７が設けられている。メモリセルＭＣ及びレプリカセルはそれぞれ、複数のＭＯＳトランジスタから構成されている。そして、複数のＭＯＳトランジスタは、基板内に設けられた半導体領域（ウェル）に形成される。ウェルコンタクト領域１７は、ウェルに電源を供給するためのコンタクトが配置される領域である。本実施形態では、セルアレイを囲むように、ウェルコンタクト領域１７が設けられ、このウェルコンタクト領域１７には、多くのコンタクト（図示せず）が配置される。これにより、ウェルの電位を均一にできるので、ＭＯＳトランジスタの特性を向上させることができる。

メモリセルアレイ１１−１には、ローカルセンスアンプ１２−１を活性化するためのレプリカセル群１５−１が設けられている。また、メモリセルアレイ１１−４には、ローカルセンスアンプ１２−２を活性化するためのレプリカセル群１５−２が設けられている。レプリカセル群１５−１及び１５−２はそれぞれ、１行分の複数のレプリカセルＲＣ１と、１列分の複数のレプリカセルＲＣ２とから構成されている。

ＳＲＡＭの高速動作のためにはローカルセンスアンプ１２−１，１２−２の活性化タイミングをできるだけ早くすることが望ましいが、この活性化タイミングが早すぎるとローカルビット線対からローカルセンスアンプに供給される入力電位差が不十分となり、ＳＲＡＭが誤動作となる。よって、高速動作のためにはローカルセンスアンプ１２−１，１２−２の最適な活性化タイミングの設定が重要である。レプリカセル群１５−１，１５−２は、ローカルセンスアンプ１２−１，１２−２の活性化タイミングを設定するために設けられている。

レプリカセル群１５−１の上側には、エッジセルＥＣ及びウェルコンタクト領域１７を挟んでレプリカ制御回路１８−１が設けられている。レプリカセル群１５−２の下側には、エッジセルＥＣ及びウェルコンタクト領域１７を挟んでレプリカ制御回路１８−２が設けられている。レプリカ制御回路１８−１及び１８−２はそれぞれ、レプリカビット線ＲＢＬに接続されるレプリカセルＲＣ１の数を制御する。

図２は、メモリセルアレイ１１−１とその周辺部の構成を説明するブロック図である。なお、メモリセルアレイ１１−４とその周辺部（ローカルセンスアンプ１２−２、センスアンプ活性回路１４−２、レプリカセル群１５−２、レプリカ制御回路１８−２）の構成は、図２のレイアウトを上下逆にしたものと同じである。

メモリセルアレイ１１−１には、複数のワード線ＷＬ、及び複数のローカルビット線対ＬＢＬ，／ＬＢＬが配設されている。複数のワード線ＷＬと複数のローカルビット線対ＬＢＬ，／ＬＢＬと交差領域には、複数のメモリセルＭＣが配置されている。各ローカルビット線対ＬＢＬ，／ＬＢＬは、ローカルセンスアンプ（ＬＳＡ）１２−１を介して、グローバルビット線対ＧＢＬ，／ＧＢＬの対応する１つに接続されている。

ローカルセンスアンプ１２−１から最も遠いワード線ＷＬの外側には、レプリカワード線ＲＷＬが配設されている。また、ローカルビット線対ＬＢＬ，／ＬＢＬのロウデコーダ２０側には、レプリカビット線ＲＢＬが配設されている。レプリカワード線ＲＷＬ及びレプリカビット線ＲＢＬには、複数のレプリカセルが接続されている。そして、セルアレイの端には、複数のエッジセルＥＣが配置されている。

レプリカ制御回路１８−１は、行方向のレプリカセルＲＣ１群（すなわち、レプリカワード線ＲＷＬに接続されたレプリカセル群）のうち、レプリカビット線ＲＢＬに接続されるレプリカセルＲＣ１の数を制御する。レプリカ制御回路１８−１は、行方向のレプリカセルＲＣ１群に対応した複数のスイッチ素子ＳＷと、これら複数のスイッチ素子ＳＷのオン／オフを制御する選択回路１８Ａとを備えている。選択回路１８Ａが任意の数のスイッチ素子ＳＷをオンさせることで、これらのスイッチ素子ＳＷに接続されたレプリカセルＲＣ１がレプリカビット線ＲＢＬに接続される。

センスアンプ活性回路１４−１は、ローカルセンスアンプ（ＬＳＡ）１２−１の活性化タイミングを制御する。センスアンプ活性回路１４−１は、レプリカビット線ＲＢＬに接続されている。センスアンプ活性回路１４−１は、レプリカビット線ＲＢＬがローレベルに遷移した際に、ローカルセンスアンプ１２−１を活性化する。従って、ローカルセンスアンプ１２−１は、センスアンプ活性回路１４−１により活性化された後に、ローカルビット線ＬＢＬ，／ＬＢＬのデータの検知及び増幅動作を実行する。

ロウデコーダ２０は、レプリカワード線ＲＷＬをデコードするレプリカロウデコーダ２０−１を備えている。レプリカロウデコーダ２０−１は、主制御回路２１から供給されるレプリカ制御信号に基づいて、レプリカワード線ＲＷＬを選択する。同様に、ロウデコーダ２０は、レプリカセル群１５−２に配置されたレプリカワード線ＲＷＬを選択するレプリカロウデコーダ２０−２を備えている。

なお、図示は省略するが、ローカルビット線、レプリカビット線及びグローバルビット線には、プリチャージ回路が接続されており、このプリチャージ回路は、読み出し及び書き込み動作を実行する前に、ローカルビット線、レプリカビット線及びグローバルビット線をハイレベル電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。

図３は、図２に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、６個のＭＯＳトランジスタから構成される６Ｔｒ．型ＳＲＡＭセルである。

メモリセルＭＣは、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。

第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、電源端子と接地端子との間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地端子に接続されている。

ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。

記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してローカルビット線ＬＢＬに接続されている。記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してローカルビット線／ＬＢＬに接続されている。トランスファーゲートＸＦ２，ＸＦ２のゲート端子は、ワード線ＷＬに接続されている。

図４は、図２に示したレプリカセルＲＣ１の構成を示す回路図である。レプリカセルＲＣ１は、基本的には、メモリセルＭＣと同じ構成である。以下に、メモリセルＭＣと異なる構成を中心に説明する。

駆動用ＮＭＯＳトランジスタＤＶ１及び負荷用ＰＭＯＳトランジスタＬＤ１のゲート端子は、電源端子に接続されている。よって、ＰＭＯＳトランジスタＬＤ１は常にオフ状態であり、ＮＭＯＳトランジスタＤＶ１は常にオン状態である。すなわち、レプリカセルＲＣは、フリップフロップ動作が固定されている。レプリカセルＲＣ１の記憶ノードＮ１にはデータ０が記憶され、記憶ノードＮ２にはデータ１が記憶される。

記憶ノードＮ１は、トランスファーゲートＸＦ１を介してレプリカビット線ＲＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、レプリカワード線ＲＷＬに接続されている。トランスファーゲートＸＦ２のゲート端子及びソース端子は、接地されている。従って、トランスファーゲートＸＦ２は、常にオフ状態である。

図５は、図２に示したレプリカセルＲＣ２の構成を示す回路図である。レプリカセルＲＣ２も、基本的には、メモリセルＭＣと同じ構成である。記憶ノードＮ１は、トランスファーゲートＸＦ１を介してレプリカビット線ＲＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、接地されている。従って、トランスファーゲートＸＦ１は、常にオフ状態である。これにより、任意のレプリカセルＲＣ２に対応するワード線ＷＬが選択された場合でも、レプリカセルＲＣ２は、レプリカビット線ＲＢＬにデータを転送しない。また、トランスファーゲートＸＦ２のゲート端子及びソース端子は、接地されている。従って、トランスファーゲートＸＦ２は、常にオフ状態である。

図６は、図２に示したエッジセルＥＣの構成を示す回路図である。エッジセルＥＣのトランスファーゲートＸＦ１及びＸＦ２のゲート端子は、電気的に絶縁されている（或いは、接地されている）。また、駆動用ＮＭＯＳトランジスタＤＶ１、ＤＶ２、負荷用ＰＭＯＳトランジスタＬＤ１、ＬＤ２のソース端子はそれぞれ、電気的に絶縁されている。従って、エッジセルＥＣは、データの記憶動作を行わない。

このように構成されたＳＲＡＭの動作について説明する。メモリセルアレイ１１−１及び１１−２内の任意のメモリセルＭＣが選択されると、これと同時にレプリカセル群１５−１のレプリカワード線ＲＷＬが選択（活性化）される。これにより、レプリカビット線ＲＢＬには、レプリカ制御回路１８−１により選択された数のレプリカセルＲＣ１が接続される。

この際、レプリカワード線ＲＷＬの選択は、主制御回路２１からのレプリカ制御信号に基づいてロウデコーダ２０−１により行われる。そして、このレプリカ制御信号は、主制御回路２１からレプリカワード線ＲＷＬまでの距離に対応した長さの信号線２２（図１を参照）を介して送られる。

同様に、メモリセルアレイ１１−３及び１１−４内の任意のメモリセルＭＣが選択されると、これと同時にレプリカセル群１５−２のレプリカワード線ＲＷＬが選択（活性化）される。これにより、レプリカセル群１５−２のレプリカビット線ＲＢＬには、レプリカ制御回路１８−２により選択された数のレプリカセルＲＣ１が接続される。

この際、レプリカセル群１５−２のレプリカワード線ＲＷＬの選択は、主制御回路２１からのレプリカ制御信号に基づいてロウデコーダ２０−２により行われる。そして、このレプリカ制御信号は、信号線２３（図１を参照）を介して送られる。

ここで、信号線２３は、主制御回路２１からローカルセンスアンプ１２−２まで延在し、さらにローカルセンスアンプ１２−２付近で折り返されてレプリカワード線ＲＷＬに到達するように配設されている。すなわち、信号線２３の長さは、主制御回路２１からメモリセルアレイ１１−３のローカルセンスアンプ１２−２から遠い端までの距離に対応する。これにより、データ読み出し時に、レプリカ制御信号の遅延を含むローカルセンスアンプ１２−２から最も遠いメモリセルＭＣの遅延を再現することが可能となる。

以上詳述したように本実施形態では、ローカルセンスアンプ１２−１のレプリカセル群１５−１をローカルセンスアンプ１２−１の上側のメモリセルアレイ１１−１に配置し、ローカルセンスアンプ１２−２のレプリカセル群１５−２をローカルセンスアンプ１２−２の下側のメモリセルアレイ１１−４に配置している。これに伴い、レプリカセル群１５−１のレプリカ制御回路１８−１を、メモリセルアレイ１１−１の上側に配置し、レプリカセル群１５−１のレプリカ制御回路１８−１を、メモリセルアレイ１１−１の上側に配置している。

これにより、メモリセルアレイの間にレプリカ制御回路を配置することで必要であったエッジセルＥＣとウェルコンタクト領域１７とを、メモリセルアレイ１１−２と１１−３との間に配置しなくてよい。この結果、ＳＲＡＭの面積を削減することができる。具体的には、通常の階層構造を有するＳＲＡＭと比べて、ＳＲＡＭのカラム方向の長さを、エッジセルＥＣが２列分及びウェルコンタクト領域が２列分短くすることができる。

また、ローカルセンスアンプから最も遠いメモリセルＭＣのデータを読み出す際の配線遅延を、レプリカセルＲＣ１を用いて複製することができる。これにより、配線遅延及び電源電圧の変動による影響を抑制しつつ、ローカルセンスアンプ１２−１，１２−２の活性化タイミングを最適に制御することができる。この結果、読み出しサイクルタイムを短縮することができる。

また、レプリカビット線ＲＢＬに接続されるレプリカセルＲＣ１の数を制御するレプリカ制御回路１８−１，１８−２を備えているため、レプリカビット線ＲＢＬの電位がローレベルに遷移する遅延を調整することができる。

（第２の実施形態）
第２の実施形態は、隣接するメモリセルアレイでレプリカ制御回路を共有することで、ＳＲＡＭの面積を削減するようにしている。

図７は、本発明の第２の実施形態に係るＳＲＡＭの構成を示すブロック図である。メモリセルアレイ１１−１及び１１−２と、これらに共有されるローカルセンスアンプ１２−１とにより基本単位となる第１のブロックＢＬＫ１が構成されている。また、メモリセルアレイ１１−３及び１１−４と、これらに共有されるローカルセンスアンプ１２−２とにより基本単位となる第２のブロックＢＬＫ２が構成されている。

第１のブロックＢＬＫ１の周囲には、この第１のブロックＢＬＫ１を囲むようにエッジセル群１６−１が配置されている。エッジセル群１６−１の周囲には、このエッジセル群１６−１を囲むようにウェルコンタクト領域１７−１が配置されている。

第２のブロックＢＬＫ２の周囲には、この第２のブロックＢＬＫ２を囲むようにエッジセル群１６−２が配置されている。エッジセル群１６−２の周囲には、このエッジセル群１６−２を囲むようにウェルコンタクト領域１７−２が配置されている。エッジセル群１６−１及び１６−２の構成は、第１の実施形態で示したエッジセル群１６と同じである。ウェルコンタクト領域１７−１及び１７−２の構成は、第１の実施形態で示したウェルコンタクト領域１７と同じである。

メモリセルアレイ１１−２には、レプリカセル群１５−１が設けられている。レプリカセル群１５−１は、行方向のレプリカセルＲＣ１群と、列方向のレプリカセル群ＲＣ２とから構成されている。レプリカセル群１５−１に含まれるレプリカセルＲＣ１群は、ローカルセンスアンプ１２−１から最も遠いワード線ＷＬの外側に配置されたレプリカワード線ＲＷＬに接続されている。

メモリセルアレイ１１−３には、レプリカセル群１５−２が設けられている。レプリカセル群１５−２は、行方向のレプリカセルＲＣ１群と、列方向のレプリカセル群ＲＣ２とから構成されている。レプリカセル群１５−２に含まれるレプリカセルＲＣ１群は、ローカルセンスアンプ１２−２から最も遠いワード線ＷＬの外側に配置されたレプリカワード線ＲＷＬに接続されている。

第１のブロックＢＬＫ１と第２のブロックＢＬＫ２との間には、レプリカ制御回路１８が設けられている。このレプリカ制御回路１８は、レプリカセル群１５−１と１５−２とで共有される。レプリカ制御回路１８は、レプリカセル群１５−１及び１５−２のそれぞれに対して、レプリカビット線ＲＢＬに接続されるレプリカセルＲＣ１の数を制御する。具体的には、レプリカ制御回路１８は、１つの選択回路１８Ａと、レプリカセル群１５−１及び１５−２のそれぞれに対応したスイッチ素子ＳＷとを備えて構成される。

レプリカセル群１５−１のレプリカワード線ＲＷＬを選択するための信号線２３は、通常通り、主制御回路２１からレプリカロウデコーダ２０−２まで延在するように配設されている。一方、レプリカセル群１５−２のレプリカワード線ＲＷＬを選択するための信号線２２は、主制御回路２１からローカルセンスアンプ１２−１まで延在し、ここから折り返されてレプリカワード線ＲＷＬに到達するように配設されている。

このように構成されたＳＲＡＭでは、従来では２つ必要であったレプリカ制御回路を上下のレプリカセル群１５−１及び１５−２で共有することができる。すなわち、レプリカ制御回路を１つ削減することができる。

また、通常の階層構造を有するＳＲＡＭと比べて、ＳＲＡＭのカラム方向の長さを、レプリカ制御回路の領域分短くすることができる。これにより、ＳＲＡＭの面積を削減することが可能となる。

また、レプリカセル群１５−１及び１５−２を図７のように配置した場合でも、ローカルセンスアンプ１２−１，１２−２の活性化タイミングを最適に制御することができる。

（第３の実施形態）
第３の実施形態は、第１のブロックＢＬＫ１と第２のブロックＢＬＫ２とでレプリカ制御回路を共有し、かつ第１のブロックＢＬＫ１と第２のブロックＢＬＫ２との間以外にレプリカ制御回路を配置するようにしている。

図８は、本発明の第３の実施形態に係るＳＲＡＭの構成を示すブロック図である。第１のブロックＢＬＫ１及び第２のブロックＢＬＫ２の構成は、第２の実施形態と同じである。第１のブロックＢＬＫ１の周囲、及び第２のブロックＢＬＫ２の周囲には、ウェルコンタクト領域１７が設けられている。そして、第１のブロックＢＬＫ１と第２のブロックＢＬＫ２との間には、１列分のウェルコンタクト領域１７が設けられている。

ここで、本実施形態では、レプリカ制御回路１８は、第１のブロックＢＬＫ１と第２のブロックＢＬＫ２との間以外に配置される。本実施形態では、レプリカ制御回路１８は、ロウデコーダ２０が配置される領域内に設けられている。レプリカ制御回路１８は、レプリカセル群１５−１と１５−２とで共有され、レプリカセル群１５−１及び１５−２のそれぞれに対して、レプリカビット線ＲＢＬに接続されるレプリカセルＲＣ１の数を制御する。

このように構成されたＳＲＡＭでは、従来では２つ必要であったレプリカ制御回路を上下のレプリカセル群１５−１及び１５−２で共有することで、レプリカ制御回路を１つ削減することができる。

また、通常の階層構造を有するＳＲＡＭと比べて、ＳＲＡＭのカラム方向の長さを、レプリカ制御回路の領域分と、ウェルコンタクト領域を１列分短くすることができる。これにより、ＳＲＡＭの面積を削減することが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。メモリセルアレイ１１−１とその周辺部の構成を説明するブロック図。図２に示したメモリセルＭＣの構成を示す回路図。図２に示したレプリカセルＲＣ１の構成を示す回路図。図２に示したレプリカセルＲＣ２の構成を示す回路図。図２に示したエッジセルＥＣの構成を示す回路図。本発明の第２の実施形態に係るＳＲＡＭの構成を示すブロック図。本発明の第３の実施形態に係るＳＲＡＭの構成を示すブロック図。

符号の説明

ＧＢＬ…グローバルビット線、ＬＢＬ…ローカルビット線、ＷＬ…ワード線、ＲＢＬ…レプリカビット線、ＲＷＬ…レプリカワード線、ＭＣ…メモリセル、ＥＣ…エッジセル、ＲＣ１，ＲＣ２…レプリカセル、ＳＷ…スイッチ素子、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＸＦ１，ＸＦ２…トランスファーゲート、１１−１〜１１−４…メモリセルアレイ、１２−１，１２−２…ローカルセンスアンプ、１３…グローバルセンスアンプ、１４−１，１４−２…センスアンプ活性回路、１５−１，１５−２…レプリカセル群、１６，１６−１，１６−２…エッジセル群、１７，１７−１，１７−２…ウェルコンタクト領域、１８，１８−１，１８−２…レプリカ制御回路、１８Ａ…選択回路、１９…ローカルビット線分離領域、２０…ロウデコーダ、２０−１，２０−２…レプリカロウデコーダ、２１…主制御回路、２２，２３…信号線。

Claims

行列状に配置された複数のメモリセルをそれぞれが含む複数のメモリセルアレイと、
各メモリセルアレイの列を選択する複数のローカルビット線と、
２つのメモリセルアレイごとに１つ設けられ、かつ前記メモリセルからローカルビット線を介して転送されるデータを検知する複数のローカルセンスアンプと、
前記複数のメモリセルアレイに共有され、かつ前記複数のローカルセンスアンプからデータが転送される複数のグローバルビット線と、
前記複数のローカルセンスアンプに対応して設けられ、かつ複数のレプリカセルをそれぞれが含む複数のレプリカセル群と、
前記複数のレプリカセル群にそれぞれ接続された複数のレプリカビット線と、
前記複数のレプリカビット線にそれぞれ接続され、かつ前記複数のレプリカビット線の電位に基づいて前記複数のローカルセンスアンプを活性化する複数の活性回路と、
前記複数のレプリカセルのうち前記レプリカビット線に接続されるレプリカセルの数を制御するレプリカ制御回路と、
を具備し、
前記レプリカ制御回路は、異なるローカルセンスアンプに接続された２つのレプリカセル群に共有されることを特徴とする半導体記憶装置。
前記レプリカ制御回路は、前記２つのレプリカセル群の間に配置されることを特徴とする請求項１に記載の半導体記憶装置。