JP2003141876A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003141876A JP2003141876A JP2001336340A JP2001336340A JP2003141876A JP 2003141876 A JP2003141876 A JP 2003141876A JP 2001336340 A JP2001336340 A JP 2001336340A JP 2001336340 A JP2001336340 A JP 2001336340A JP 2003141876 A JP2003141876 A JP 2003141876A
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- semiconductor memory
- memory device
- circuit
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Abstract
(57)【要約】
【課題】 ＤＲＡＭ内部非同期動作において、メモリセ
ルへの再書込み動作やビット線プリチャージ動作などに
内部タイミング発生と外部仕様との不整合が生じ、動作
性能の大幅ダウンや、プロセスばらつきなどによる歩留
り低下が起こるのを防ぐ。 【解決手段】 ワード線を駆動するロウデコーダとビッ
ト線のレベルを検知増幅するセンスアンプの動作タイミ
ングを、ビット線増幅遅延と同等の遅延回路を用いて生
成する。遅延回路の負荷素子として、メモリセルアレイ
部１に通常のビット線と同時に形成され、通常のビット
線の場合と同数のワード線と交差し、かつ同数のメモリ
セルが接続されたレプリカビット線１７を用い、負荷素
子を駆動するドライバとして、通常のセンスアンプと同
様なレプリカセンスアンプ１６を用いる。
ルへの再書込み動作やビット線プリチャージ動作などに
内部タイミング発生と外部仕様との不整合が生じ、動作
性能の大幅ダウンや、プロセスばらつきなどによる歩留
り低下が起こるのを防ぐ。 【解決手段】 ワード線を駆動するロウデコーダとビッ
ト線のレベルを検知増幅するセンスアンプの動作タイミ
ングを、ビット線増幅遅延と同等の遅延回路を用いて生
成する。遅延回路の負荷素子として、メモリセルアレイ
部１に通常のビット線と同時に形成され、通常のビット
線の場合と同数のワード線と交差し、かつ同数のメモリ
セルが接続されたレプリカビット線１７を用い、負荷素
子を駆動するドライバとして、通常のセンスアンプと同
様なレプリカセンスアンプ１６を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと記す）の動作性能の高性能化や動作安定化に
関するものである。
関し、特にダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと記す）の動作性能の高性能化や動作安定化に
関するものである。
【０００２】
【従来の技術】近年、ＩＴ技術の進展に伴い、ＰＣやＷ
Ｓなどのコンピュータや、携帯電話、ＰＤＡなどの携帯
機器、そしてＤＶＤ、ＤＴＶに代表されるデジタル民生
機器など様々な分野でＤＲＡＭが使用されている。また
低消費電力やデータ転送レート向上を目指し、ＤＲＡＭ
自体をロジック回路やアナログ回路と同一チップ上に混
載した大規模集積回路、いわゆるシステムＬＳＩが開発
されている。このようにアプリケーションが広範囲にな
るにつれ、これまでＤＲＡＭの仕様がＰＣベースの統一
的な仕様から、高性能化や高機能化を目指し、様々な仕
様が提案されている。特に混載ＤＲＡＭにおいては、ロ
ジック性能を最大限に引き出すＤＲＡＭ仕様というもの
が設定されている。例えば、汎用ＤＲＡＭでの仕様であ
る、ＥＤＯＤＲＡＭ仕様、シンクロナスＤＲＡＭ仕様か
らＳＲＡＭインターフェース的な仕様まで多種多様にあ
る。この混載用ＤＲＡＭコアの仕様の構成例として、例
えば、ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ， ｐｐ．３８４−３８５，Ｆｅ
ｂ．，２００１に示されたものがある。
Ｓなどのコンピュータや、携帯電話、ＰＤＡなどの携帯
機器、そしてＤＶＤ、ＤＴＶに代表されるデジタル民生
機器など様々な分野でＤＲＡＭが使用されている。また
低消費電力やデータ転送レート向上を目指し、ＤＲＡＭ
自体をロジック回路やアナログ回路と同一チップ上に混
載した大規模集積回路、いわゆるシステムＬＳＩが開発
されている。このようにアプリケーションが広範囲にな
るにつれ、これまでＤＲＡＭの仕様がＰＣベースの統一
的な仕様から、高性能化や高機能化を目指し、様々な仕
様が提案されている。特に混載ＤＲＡＭにおいては、ロ
ジック性能を最大限に引き出すＤＲＡＭ仕様というもの
が設定されている。例えば、汎用ＤＲＡＭでの仕様であ
る、ＥＤＯＤＲＡＭ仕様、シンクロナスＤＲＡＭ仕様か
らＳＲＡＭインターフェース的な仕様まで多種多様にあ
る。この混載用ＤＲＡＭコアの仕様の構成例として、例
えば、ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌ Ｐａｐｅｒｓ， ｐｐ．３８４−３８５，Ｆｅ
ｂ．，２００１に示されたものがある。
【０００３】図１０は、このような従来のＤＲＡＭコア
で用いられるタイミング発生回路の一例を示したもので
ある。７は組合せ論理回路、８はＲＣにより信号を遅延
させるＲＣ型遅延回路、９はインバータと容量のチェー
ンより信号を遅延させるインバータチェーン型遅延回
路、１０は、ＲＣ型遅延回路８とインバータチェーン型
遅延回路９からなりモードやタイミングなどで遅延パス
を切替えて遅延特性を変える組合せ遅延回路である。こ
れらの遅延回路で遅延させられた信号は、ドライバを含
む送信回路１１により周辺回路内の制御信号発生回路や
メモリセルアレイ部にあるアレイ制御回路等に内部制御
信号として送信される。
で用いられるタイミング発生回路の一例を示したもので
ある。７は組合せ論理回路、８はＲＣにより信号を遅延
させるＲＣ型遅延回路、９はインバータと容量のチェー
ンより信号を遅延させるインバータチェーン型遅延回
路、１０は、ＲＣ型遅延回路８とインバータチェーン型
遅延回路９からなりモードやタイミングなどで遅延パス
を切替えて遅延特性を変える組合せ遅延回路である。こ
れらの遅延回路で遅延させられた信号は、ドライバを含
む送信回路１１により周辺回路内の制御信号発生回路や
メモリセルアレイ部にあるアレイ制御回路等に内部制御
信号として送信される。
【０００４】以上のように構成された従来のＤＲＡＭコ
アにおいては、外部制御信号等が入力し、まずタイミン
グ発生回路内の組合せ論理回路７でＤＲＡＭ制御に必要
な信号のベースとなる信号が発生され、この信号を制御
対象となる回路の特性に合わせて、ＲＣ型遅延回路８と
インバータチェーン型遅延回路９、組合せ遅延回路１０
などにより設定されたタイミングで遅延させて内部制御
信号２８１、２８２、２８３が発生される。
アにおいては、外部制御信号等が入力し、まずタイミン
グ発生回路内の組合せ論理回路７でＤＲＡＭ制御に必要
な信号のベースとなる信号が発生され、この信号を制御
対象となる回路の特性に合わせて、ＲＣ型遅延回路８と
インバータチェーン型遅延回路９、組合せ遅延回路１０
などにより設定されたタイミングで遅延させて内部制御
信号２８１、２８２、２８３が発生される。
【０００５】ＤＲＡＭインターフェース仕様は、汎用Ｄ
ＲＡＭの場合には規格統一された外部仕様に従う。混載
ＤＲＡＭの場合でも、ロジック側のメモリインターフェ
ースＩＰの再利用などの設計工数削減のために、汎用Ｄ
ＲＡＭのインターフェースであるシンクロナスＤＲＡＭ
インターフェースに準ずるインターフェース仕様とする
場合が多い。そのため内部制御回路やタイミング発生回
路も前記したような回路を主に使用していた。
ＲＡＭの場合には規格統一された外部仕様に従う。混載
ＤＲＡＭの場合でも、ロジック側のメモリインターフェ
ースＩＰの再利用などの設計工数削減のために、汎用Ｄ
ＲＡＭのインターフェースであるシンクロナスＤＲＡＭ
インターフェースに準ずるインターフェース仕様とする
場合が多い。そのため内部制御回路やタイミング発生回
路も前記したような回路を主に使用していた。
【０００６】図１１、図１２に、リードもしくはライト
の１コマンドでアクセス可能なインターフェース仕様
（ＳＲＡＭインターフェース仕様）を持つ混載ＤＲＡＭ
コアの動作タイミングを示す。また、図１３、図１４
に、アクティブコマンドとリードコマンドもしくはライ
トコマンドの２コマンドでアクセス（１クロック目でＲ
ＡＳアクティブ、２クロック目でＣｏｌｕｍｎ（Ｗｒｉ
ｔｅ）アクティブ＆ＲＡＳリセット）ができるインター
フェース仕様（ＳＲＡＭインターフェースに近い仕様）
を持つ混載ＤＲＡＭコアの動作タイミングを示す。
の１コマンドでアクセス可能なインターフェース仕様
（ＳＲＡＭインターフェース仕様）を持つ混載ＤＲＡＭ
コアの動作タイミングを示す。また、図１３、図１４
に、アクティブコマンドとリードコマンドもしくはライ
トコマンドの２コマンドでアクセス（１クロック目でＲ
ＡＳアクティブ、２クロック目でＣｏｌｕｍｎ（Ｗｒｉ
ｔｅ）アクティブ＆ＲＡＳリセット）ができるインター
フェース仕様（ＳＲＡＭインターフェースに近い仕様）
を持つ混載ＤＲＡＭコアの動作タイミングを示す。
【０００７】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
の性能を最大限に引き出そうとする場合に、インターフ
ェースタイミングをロジック側の要求に合わせた形で実
現しようとした場合、これまでのＤＲＡＭ内部動作で
は、外部仕様との不整合が生じ、動作性能に大幅ダウン
や、仕様に対する設計マージン不足によりプロセスばら
つきなどにセンシティブになり、大幅な歩留り低下を生
じる可能性がある。すなわち内部非同期タイミングで動
作する同期型ＤＲＡＭコアにおいて、アクセスメモリー
セル位置、プロセスばらつきや電圧及び温度マージンを
考慮したワード線リセットタイミングに関し、ワースト
条件（トランジスタＩｄ最小、配線抵抗最大、低電圧、
高温）とベスト条件（トランジスタＩｄ最大、配線抵抗
最小、高電圧、低温）との間で、各動作タイミングマー
ジン設定のミスマッチが起こるという課題があった。
の性能を最大限に引き出そうとする場合に、インターフ
ェースタイミングをロジック側の要求に合わせた形で実
現しようとした場合、これまでのＤＲＡＭ内部動作で
は、外部仕様との不整合が生じ、動作性能に大幅ダウン
や、仕様に対する設計マージン不足によりプロセスばら
つきなどにセンシティブになり、大幅な歩留り低下を生
じる可能性がある。すなわち内部非同期タイミングで動
作する同期型ＤＲＡＭコアにおいて、アクセスメモリー
セル位置、プロセスばらつきや電圧及び温度マージンを
考慮したワード線リセットタイミングに関し、ワースト
条件（トランジスタＩｄ最小、配線抵抗最大、低電圧、
高温）とベスト条件（トランジスタＩｄ最大、配線抵抗
最小、高電圧、低温）との間で、各動作タイミングマー
ジン設定のミスマッチが起こるという課題があった。
【０００８】例えば、図１１、図１２、図１３、図１４
に示した動作タイミングにおいては、ワード線リセット
及びビット線プリチャージ開始がライトコマンドからの
非同期タイミングで定義され、かつビット線プリチャー
ジ終了及び次サイクル開始が外部ＲＡＳタイミングで規
定されるために、タイミング発生回路内の遅延回路とビ
ット線増幅及びプリチャージ等のアレイ動作との間の遅
延特性（電圧、温度依存性）の差が非常に大きいことに
より、図１１、図１３に示すように、ワースト条件でビ
ット線プリチャージ時間が不足もしくはマージナルにな
る。そこでこのワースト条件のビット線プリチャージ時
間を確保するようにタイミングを設定すると、今度は図
１２、図１４に示すように、ベスト条件で書込み時のリ
ストア時間が十分に確保できない。よって動作周波数が
低下してしまい、製造時のプロセスばらつき等により動
作マージン不足になり歩留りの低下を引き起こすことに
なる。
に示した動作タイミングにおいては、ワード線リセット
及びビット線プリチャージ開始がライトコマンドからの
非同期タイミングで定義され、かつビット線プリチャー
ジ終了及び次サイクル開始が外部ＲＡＳタイミングで規
定されるために、タイミング発生回路内の遅延回路とビ
ット線増幅及びプリチャージ等のアレイ動作との間の遅
延特性（電圧、温度依存性）の差が非常に大きいことに
より、図１１、図１３に示すように、ワースト条件でビ
ット線プリチャージ時間が不足もしくはマージナルにな
る。そこでこのワースト条件のビット線プリチャージ時
間を確保するようにタイミングを設定すると、今度は図
１２、図１４に示すように、ベスト条件で書込み時のリ
ストア時間が十分に確保できない。よって動作周波数が
低下してしまい、製造時のプロセスばらつき等により動
作マージン不足になり歩留りの低下を引き起こすことに
なる。
【０００９】本発明はかかる点に鑑み、ＤＲＡＭの内部
動作タイミングに関して十分なマージンを確保し、外部
仕様のタイミングとの不整合をなくし最大限の性能を引
き出すことや、製造時のプロセスばらつきによる歩留り
低下を防ぐことができる半導体記憶装置を提供すること
にある。
動作タイミングに関して十分なマージンを確保し、外部
仕様のタイミングとの不整合をなくし最大限の性能を引
き出すことや、製造時のプロセスばらつきによる歩留り
低下を防ぐことができる半導体記憶装置を提供すること
にある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明では、半導体記憶装置において、内部動作
タイミング発生に関して制御対象の回路の特性を反映さ
せて動作させることとしている。
めに、本発明では、半導体記憶装置において、内部動作
タイミング発生に関して制御対象の回路の特性を反映さ
せて動作させることとしている。
【００１１】本発明の請求項１に記載の半導体記憶装置
は、複数のワード線と、複数のビット線を含むメモリセ
ルアレイと、前記ワード線を駆動するロウデコーダと、
前記ビット線のレベルを検知増幅するセンスアンプと、
前記ロウデコーダおよび前記センスアンプの動作タイミ
ングを制御するタイミング発生回路とを備え、前記タイ
ミング発生回路はビット線増幅遅延と同等の遅延回路を
有することを特徴とする。
は、複数のワード線と、複数のビット線を含むメモリセ
ルアレイと、前記ワード線を駆動するロウデコーダと、
前記ビット線のレベルを検知増幅するセンスアンプと、
前記ロウデコーダおよび前記センスアンプの動作タイミ
ングを制御するタイミング発生回路とを備え、前記タイ
ミング発生回路はビット線増幅遅延と同等の遅延回路を
有することを特徴とする。
【００１２】本発明の請求項２に記載の半導体記憶装置
は、前記タイミング発生回路が、外部制御信号が入力さ
れる組合せ論理回路の出力に応答して動作することを特
徴とする。
は、前記タイミング発生回路が、外部制御信号が入力さ
れる組合せ論理回路の出力に応答して動作することを特
徴とする。
【００１３】これらの構成によって、ビット線の動作に
合わせた最適のタイミングで半導体記憶装置の内部動作
タイミングを制御することができる。
合わせた最適のタイミングで半導体記憶装置の内部動作
タイミングを制御することができる。
【００１４】本発明の請求項３に記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、前記遅延
回路が、ビット線及びその他のセンスアンプ動作に係る
負荷と等価な負荷素子及びその負荷素子を駆動するドラ
イバを有することを特徴とする。
は、請求項１記載の半導体記憶装置において、前記遅延
回路が、ビット線及びその他のセンスアンプ動作に係る
負荷と等価な負荷素子及びその負荷素子を駆動するドラ
イバを有することを特徴とする。
【００１５】本発明の請求項４に記載の半導体記憶装置
は、請求項３記載の半導体記憶装置において、前記遅延
回路の負荷素子として、前記メモリーセルアレイ部に形
成されたレプリカビット線を用いることを特徴とする。
は、請求項３記載の半導体記憶装置において、前記遅延
回路の負荷素子として、前記メモリーセルアレイ部に形
成されたレプリカビット線を用いることを特徴とする。
【００１６】本発明の請求項５に記載の半導体記憶装置
は、請求項４記載の半導体記憶装置において、前記レプ
リカビット線が、前記ビット線と同時に形成され、前記
ビット線の場合と同数のワード線と交差し、かつ同数の
メモリセルが接続されることを特徴とする。
は、請求項４記載の半導体記憶装置において、前記レプ
リカビット線が、前記ビット線と同時に形成され、前記
ビット線の場合と同数のワード線と交差し、かつ同数の
メモリセルが接続されることを特徴とする。
【００１７】本発明の請求項６に記載の半導体記憶装置
は、請求項５記載の半導体記憶装置において、前記レプ
リカビット線を駆動するドライバとして、通常のセンス
アンプと同様に形成されたレプリカセンスアンプを用い
ることを特徴とする。
は、請求項５記載の半導体記憶装置において、前記レプ
リカビット線を駆動するドライバとして、通常のセンス
アンプと同様に形成されたレプリカセンスアンプを用い
ることを特徴とする。
【００１８】これらの構成によって、より正確に、半導
体記憶装置の内部動作タイミングをビット線の動作に合
わせることができる。
体記憶装置の内部動作タイミングをビット線の動作に合
わせることができる。
【００１９】本発明の請求項７に記載の半導体記憶装置
は、請求項５記載の半導体記憶装置において、前記レプ
リカビット線が、メモリセル形成マージンやメモリセル
アレイとその周辺回路との段差を緩和するダミーメモリ
セルアレイ領域に形成されるものであることを特徴とす
る。
は、請求項５記載の半導体記憶装置において、前記レプ
リカビット線が、メモリセル形成マージンやメモリセル
アレイとその周辺回路との段差を緩和するダミーメモリ
セルアレイ領域に形成されるものであることを特徴とす
る。
【００２０】この構成によれば、チップ面積を増大させ
ることなく本発明のタイミング制御回路を実現すること
ができる。
ることなく本発明のタイミング制御回路を実現すること
ができる。
【００２１】本発明の請求項８に記載の半導体記憶装置
は、請求項４記載の半導体記憶装置において、前記レプ
リカビット線のレベルを検知して前記ロウデコーダおよ
び前記センスアンプの動作タイミングを制御するための
レベル検知回路をさらに備え、前記レベル検知回路は、
スレッシュホールド電圧を高く設定したインバータであ
ることを特徴とする。
は、請求項４記載の半導体記憶装置において、前記レプ
リカビット線のレベルを検知して前記ロウデコーダおよ
び前記センスアンプの動作タイミングを制御するための
レベル検知回路をさらに備え、前記レベル検知回路は、
スレッシュホールド電圧を高く設定したインバータであ
ることを特徴とする。
【００２２】本発明の請求項９に記載の半導体記憶装置
は、請求項８記載の半導体記憶装置において、前記スレ
ッシュホールド電圧をメモリセル書込み電圧の８５％以
上に設定することを特徴とする。
は、請求項８記載の半導体記憶装置において、前記スレ
ッシュホールド電圧をメモリセル書込み電圧の８５％以
上に設定することを特徴とする。
【００２３】これらの構成によれば、ビット線のレベル
が十分なレベルに達するタイミングに合わせて、半導体
記憶装置の内部動作タイミングを最適に制御することが
できる。
が十分なレベルに達するタイミングに合わせて、半導体
記憶装置の内部動作タイミングを最適に制御することが
できる。
【００２４】本発明の請求項１０に記載の半導体記憶装
置は、請求項４記載の半導体記憶装置において、前記レ
プリカビット線のレベルを検知して前記ロウデコーダお
よび前記センスアンプの動作タイミングを制御するため
のレベル検知回路をさらに備え、前記レベル検知回路
は、前記レプリカビット線の出力とリファレンス電圧が
入力する差動増幅回路を有することを特徴とする。
置は、請求項４記載の半導体記憶装置において、前記レ
プリカビット線のレベルを検知して前記ロウデコーダお
よび前記センスアンプの動作タイミングを制御するため
のレベル検知回路をさらに備え、前記レベル検知回路
は、前記レプリカビット線の出力とリファレンス電圧が
入力する差動増幅回路を有することを特徴とする。
【００２５】この構成によれば、ビット線のレベルをさ
らに精度良く検知することができる。
らに精度良く検知することができる。
【００２６】本発明の請求項１１に記載の半導体記憶装
置は、請求項１０記載の半導体記憶装置において、前記
レベル検知回路が、負荷素子として複数のレプリカビッ
ト線を用い、リファレンス電圧を下げてレベル検知する
ことを特徴とする。
置は、請求項１０記載の半導体記憶装置において、前記
レベル検知回路が、負荷素子として複数のレプリカビッ
ト線を用い、リファレンス電圧を下げてレベル検知する
ことを特徴とする。
【００２７】この構成によれば、低いレファレンス電圧
を用いて検知回路を構成することができる。
を用いて検知回路を構成することができる。
【００２８】本発明の請求項１２に記載の半導体記憶装
置は、請求項４記載の半導体記憶装置において、前記メ
モリセルアレイを複数有し、前記タイミング発生回路を
各メモリセルアレイ毎に設け、各メモリセルアレイ毎に
タイミングを設定することを特徴とする。
置は、請求項４記載の半導体記憶装置において、前記メ
モリセルアレイを複数有し、前記タイミング発生回路を
各メモリセルアレイ毎に設け、各メモリセルアレイ毎に
タイミングを設定することを特徴とする。
【００２９】この構成によれば、全てのアレイのビット
線動作タイミングを包含するタイミングをマージンを持
って発生させる必要がなく、ビット線の動作に合わせた
最適のタイミングで半導体記憶装置を制御することがで
きる。
線動作タイミングを包含するタイミングをマージンを持
って発生させる必要がなく、ビット線の動作に合わせた
最適のタイミングで半導体記憶装置を制御することがで
きる。
【００３０】
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３１】図１に本発明の一実施の形態に係るＤＲＡ
Ｍコアのブロック構成図を示す。図１において、１はメ
モリセルがマトリックス状に配置されたメモリセルアレ
イ、２は前記メモリセルアレイの行方向の選択を行うロ
ウデコーダブロック、３はロウデコーダ２により行方向
に選択されたメモリセルのデータを検知増幅し、メモリ
セルへ再書き込みするセンスアンプブロック、５はＲＡ
Ｓ等の外部制御信号、アドレス、データなど、外部との
信号の入出力や外部制御信号やアドレスよりＤＲＡＭ内
部の制御信号を生成する周辺回路、４は周辺回路で生成
された内部制御信号を受けてロウデコーダブロック２及
びセンスアンプブロック３を制御するアレイ制御回路で
ある。
Ｍコアのブロック構成図を示す。図１において、１はメ
モリセルがマトリックス状に配置されたメモリセルアレ
イ、２は前記メモリセルアレイの行方向の選択を行うロ
ウデコーダブロック、３はロウデコーダ２により行方向
に選択されたメモリセルのデータを検知増幅し、メモリ
セルへ再書き込みするセンスアンプブロック、５はＲＡ
Ｓ等の外部制御信号、アドレス、データなど、外部との
信号の入出力や外部制御信号やアドレスよりＤＲＡＭ内
部の制御信号を生成する周辺回路、４は周辺回路で生成
された内部制御信号を受けてロウデコーダブロック２及
びセンスアンプブロック３を制御するアレイ制御回路で
ある。
【００３２】図２に周辺回路５の部分に配置されるタイ
ミング発生回路を示す。図２に示すように、タイミング
発生回路６へは、外部制御信号ＲＡＳ、ＣＡＳ、ＷＥ、
ＣＬＫ等が入力し前記ＤＲＡＭ内部の一群の制御信号２
８を生成する。
ミング発生回路を示す。図２に示すように、タイミング
発生回路６へは、外部制御信号ＲＡＳ、ＣＡＳ、ＷＥ、
ＣＬＫ等が入力し前記ＤＲＡＭ内部の一群の制御信号２
８を生成する。
【００３３】図３は、以上のように構成された半導体記
憶装置のタイミング発生回路６の詳細な構成を示す。図
３において、１２は組合せ論理回路７で発生したＤＲＡ
Ｍ制御信号のベースとなる信号を受信し遅延回路をドラ
イブするドライバ、１３は負荷容量で、ビット線負荷を
除くセンスアンプ動作に係るクリティカル信号パスの負
荷容量に相当する。１４は等長配線負荷でビット線と同
等の負荷である。１５はドライバ１２、負荷容量１３、
等長配線負荷１４からなるビット線遅延回路である。
憶装置のタイミング発生回路６の詳細な構成を示す。図
３において、１２は組合せ論理回路７で発生したＤＲＡ
Ｍ制御信号のベースとなる信号を受信し遅延回路をドラ
イブするドライバ、１３は負荷容量で、ビット線負荷を
除くセンスアンプ動作に係るクリティカル信号パスの負
荷容量に相当する。１４は等長配線負荷でビット線と同
等の負荷である。１５はドライバ１２、負荷容量１３、
等長配線負荷１４からなるビット線遅延回路である。
【００３４】以上のように構成された半導体記憶装置に
おける動作及び詳細構成を説明する。
おける動作及び詳細構成を説明する。
【００３５】まず複数のワード線と、複数のビット線よ
りなるメモリーセルアレイ１を備えた半導体記憶装置に
対して、外部制御信号ＲＡＳ、ＣＡＳ、ＷＥ、ＣＬＫ等
が入力された後、タイミング発生回路６へ転送され前記
ＤＲＡＭ内部の制御信号２８を生成する。この内部制御
信号２８の内、ビット線遅延回路１５で生成される内部
制御信号２８４は、周辺回路で生成された内部制御信号
を受けてロウデコーダブロック２及びセンスアンプブロ
ック３を制御するアレイ制御回路４に転送され、ワード
線を駆動するロウデコーダ２とビット線のレベルを検知
増幅するセンスアンプ３の動作タイミングを制御する。
りなるメモリーセルアレイ１を備えた半導体記憶装置に
対して、外部制御信号ＲＡＳ、ＣＡＳ、ＷＥ、ＣＬＫ等
が入力された後、タイミング発生回路６へ転送され前記
ＤＲＡＭ内部の制御信号２８を生成する。この内部制御
信号２８の内、ビット線遅延回路１５で生成される内部
制御信号２８４は、周辺回路で生成された内部制御信号
を受けてロウデコーダブロック２及びセンスアンプブロ
ック３を制御するアレイ制御回路４に転送され、ワード
線を駆動するロウデコーダ２とビット線のレベルを検知
増幅するセンスアンプ３の動作タイミングを制御する。
【００３６】内部非同期タイミングで動作する同期型Ｄ
ＲＡＭコア、特に１コマンドでアクセス可能なＳＲＡＭ
インターフェース仕様、もしくは２コマンドでアクセス
ができるインターフェース仕様で動作するＤＲＡＭコア
の、ワード線リセット、センスアンプリセット及びビッ
ト線プリチャージタイミングに関し、本発明を適用した
場合について考える。ベスト条件（トランジスタＩｄ最
大、配線抵抗最小、高電圧、低温）時に、書込み時のリ
ストア時間を十分に確保するために、ライトコマンドか
らの非同期タイミング定義を前記ビット線遅延回路１５
でビット線増幅時間へ合わせ込みを行う。ビット線遅延
回路１５は、ビット線増幅遅延と同等の遅延回路から構
成されるので、ワースト条件（トランジスタＩｄ最小、
配線抵抗最大、低電圧、高温）時にも、ビット線がほぼ
フルスイングした時点でリセットをかけることができ、
従来の遅延回路に比較して早くワード線リセット及びビ
ット線プリチャージ開始をするようになる。それによっ
てプリチャージ時間不足等を回避することができ、動作
周波数の低下や、製造時のプロセスばらつき等による動
作マージン不足に起因する歩留りの低下を防ぐことがで
きる。
ＲＡＭコア、特に１コマンドでアクセス可能なＳＲＡＭ
インターフェース仕様、もしくは２コマンドでアクセス
ができるインターフェース仕様で動作するＤＲＡＭコア
の、ワード線リセット、センスアンプリセット及びビッ
ト線プリチャージタイミングに関し、本発明を適用した
場合について考える。ベスト条件（トランジスタＩｄ最
大、配線抵抗最小、高電圧、低温）時に、書込み時のリ
ストア時間を十分に確保するために、ライトコマンドか
らの非同期タイミング定義を前記ビット線遅延回路１５
でビット線増幅時間へ合わせ込みを行う。ビット線遅延
回路１５は、ビット線増幅遅延と同等の遅延回路から構
成されるので、ワースト条件（トランジスタＩｄ最小、
配線抵抗最大、低電圧、高温）時にも、ビット線がほぼ
フルスイングした時点でリセットをかけることができ、
従来の遅延回路に比較して早くワード線リセット及びビ
ット線プリチャージ開始をするようになる。それによっ
てプリチャージ時間不足等を回避することができ、動作
周波数の低下や、製造時のプロセスばらつき等による動
作マージン不足に起因する歩留りの低下を防ぐことがで
きる。
【００３７】さらに、ビット線増幅遅延と同等の遅延回
路を、メモリセル構造を持ちビット線と同一特性を有す
る負荷素子、及びこの負荷素子をビット線を増幅するセ
ンスアンプ３と同一デバイスサイズで、タイミング発生
回路６で発生される内部制御信号、もしくはこの内部制
御信号をもとにアレイ制御回路４で生成される制御信号
で駆動されるドライバから構成することにより、さらに
精度良くＤＲＡＭアレイのタイミングを制御し、外部仕
様とのミスマッチによる内部タイミングマージン不足を
解消することができる。
路を、メモリセル構造を持ちビット線と同一特性を有す
る負荷素子、及びこの負荷素子をビット線を増幅するセ
ンスアンプ３と同一デバイスサイズで、タイミング発生
回路６で発生される内部制御信号、もしくはこの内部制
御信号をもとにアレイ制御回路４で生成される制御信号
で駆動されるドライバから構成することにより、さらに
精度良くＤＲＡＭアレイのタイミングを制御し、外部仕
様とのミスマッチによる内部タイミングマージン不足を
解消することができる。
【００３８】図４は、そのように構成した半導体記憶装
置の、タイミング発生回路を含むブロック構成図を示
す。図４において、図１、図２、図３と同一の機能を有
するものは同一の番号を付与し説明を省略する。２９は
内部制御信号（Ｉｎｔｅｒｎａｌ ＲＡＳ）で外部制御
信号ＲＡＳ、ＣＡＳ、ＷＥ等から生成され、アレイ制御
回路４に入力される。１６はレプリカセンスアンプで、
通常のセンスアンプと同一形状をしており、内部制御信
号２９によりアレイ制御回路４で発生される制御信号で
駆動される。１７はレプリカビット線で、通常のビット
線と同時に形成され、また同一の構造を持ち、メモリセ
ル、ワード線との配置関係も同一のものである。１８は
レベル検知回路でレプリカビット線のレベルを検知し
て、タイミング発生回路６へフィードバックする。
置の、タイミング発生回路を含むブロック構成図を示
す。図４において、図１、図２、図３と同一の機能を有
するものは同一の番号を付与し説明を省略する。２９は
内部制御信号（Ｉｎｔｅｒｎａｌ ＲＡＳ）で外部制御
信号ＲＡＳ、ＣＡＳ、ＷＥ等から生成され、アレイ制御
回路４に入力される。１６はレプリカセンスアンプで、
通常のセンスアンプと同一形状をしており、内部制御信
号２９によりアレイ制御回路４で発生される制御信号で
駆動される。１７はレプリカビット線で、通常のビット
線と同時に形成され、また同一の構造を持ち、メモリセ
ル、ワード線との配置関係も同一のものである。１８は
レベル検知回路でレプリカビット線のレベルを検知し
て、タイミング発生回路６へフィードバックする。
【００３９】以上のように構成された本発明の一実施の
形態に係る半導体記憶装置における動作及び詳細構成を
説明する。
形態に係る半導体記憶装置における動作及び詳細構成を
説明する。
【００４０】図５、図６は、それぞれ、以上説明したよ
うに構成した２コマンドアクセスタイプＤＲＡＭコアの
ワースト条件時、ベスト条件時のタイミングチャートで
ある。また、図７、図８は、それぞれ、以上説明したよ
うに構成した１コマンドアクセスタイプＤＲＡＭコアの
ワースト条件時のタイミングチャート、ベスト条件時の
タイミングチャートである。
うに構成した２コマンドアクセスタイプＤＲＡＭコアの
ワースト条件時、ベスト条件時のタイミングチャートで
ある。また、図７、図８は、それぞれ、以上説明したよ
うに構成した１コマンドアクセスタイプＤＲＡＭコアの
ワースト条件時のタイミングチャート、ベスト条件時の
タイミングチャートである。
【００４１】外部制御信号ＲＡＳ、ＣＡＳ、ＷＥ等から
生成される内部制御信号２９（Ｉｎｔｅｒｎａｌ ＲＡ
Ｓ）は、図５、図６、図７、図８に示すようにＡＣＴコ
マンド（例えば、ＲＡＳ”Ｈ”遷移、ＣＡＳ及びＷＥ”
Ｌ”保持のステート）により起動される。前記したよう
に内部制御信号２９はメモリセルアレイ部のロウデコー
ダブロック２とセンスアンプブロック３の交点にあるア
レイ制御回路４に入力し、ワード線駆動、センスアンプ
駆動、ビット線プリチャージなどの制御を行う制御信号
を発生する。ここで内部制御信号２９のリセットは、従
来、周辺回路５のタイミング発生回路６で電圧や温度依
存性など遅延特性の異なる遅延回路を用いて設定してい
たが、本発明では内部制御信号２９に応答してレプリカ
センスアンプ１６を駆動することでレプリカビット線１
７を”Ｈ”駆動し、レベル検知回路１８がレプリカビッ
ト線１７のレベルを検知し、その結果をもって設定す
る。
生成される内部制御信号２９（Ｉｎｔｅｒｎａｌ ＲＡ
Ｓ）は、図５、図６、図７、図８に示すようにＡＣＴコ
マンド（例えば、ＲＡＳ”Ｈ”遷移、ＣＡＳ及びＷＥ”
Ｌ”保持のステート）により起動される。前記したよう
に内部制御信号２９はメモリセルアレイ部のロウデコー
ダブロック２とセンスアンプブロック３の交点にあるア
レイ制御回路４に入力し、ワード線駆動、センスアンプ
駆動、ビット線プリチャージなどの制御を行う制御信号
を発生する。ここで内部制御信号２９のリセットは、従
来、周辺回路５のタイミング発生回路６で電圧や温度依
存性など遅延特性の異なる遅延回路を用いて設定してい
たが、本発明では内部制御信号２９に応答してレプリカ
センスアンプ１６を駆動することでレプリカビット線１
７を”Ｈ”駆動し、レベル検知回路１８がレプリカビッ
ト線１７のレベルを検知し、その結果をもって設定す
る。
【００４２】ここでレプリカビット線検知レベルは、メ
モリセルへの書込みを十分に行いリテンション時間を最
大にするために、書込み電圧の８５％以上に設定するの
が望ましいが、動作周波数やリフレッシュ間隔の仕様に
よっては８５％以下に設定することも可能である。また
前記レベル検知回路１８は内部制御信号の送信回路に相
当するもので、スレッシュホールド電位を高く設定した
インバータでもよいが、前記レプリカビット線１７のレ
ベルと別途発生させたリファレンス電圧が入力する差動
増幅回路とドライバから構成してもよい。さらに負荷素
子として複数のレプリカビット線を用い、駆動するレプ
リカセンスアンプ数をレプリカビット線数より少なくす
ることで、書込み電圧の８５％以上を確保しつつ、リフ
ァレンス電圧を下げてレベル検知してもよい。
モリセルへの書込みを十分に行いリテンション時間を最
大にするために、書込み電圧の８５％以上に設定するの
が望ましいが、動作周波数やリフレッシュ間隔の仕様に
よっては８５％以下に設定することも可能である。また
前記レベル検知回路１８は内部制御信号の送信回路に相
当するもので、スレッシュホールド電位を高く設定した
インバータでもよいが、前記レプリカビット線１７のレ
ベルと別途発生させたリファレンス電圧が入力する差動
増幅回路とドライバから構成してもよい。さらに負荷素
子として複数のレプリカビット線を用い、駆動するレプ
リカセンスアンプ数をレプリカビット線数より少なくす
ることで、書込み電圧の８５％以上を確保しつつ、リフ
ァレンス電圧を下げてレベル検知してもよい。
【００４３】以上のように、通常のビット線やセンスア
ンプと全く同一構成、形状の遅延回路を有するので、内
部非同期タイミングで動作する同期型ＤＲＡＭコア、特
に１コマンドでアクセス可能なＳＲＡＭインターフェー
ス仕様、もしくは２コマンドでアクセスができるインタ
ーフェース仕様のランダムアクセスタイミングにおい
て、さらに高精度にタイミングを設定することができ
る。具体的な動作タイミングは、図５、図６、図７、図
８に示すように、ワード線リセット、センスアンプリセ
ット及びビット線プリチャージのタイミングがビット線
の書込みレベルによって設定されるので、ベスト条件時
の書込み時のリストア時間、及びワースト条件時のビッ
ト線プリチャージ時間を十分に確保することができ、動
作周波数の低下や、製造時のプロセスばらつき等による
動作マージン不足に起因する歩留りの低下を防ぐことが
できる。
ンプと全く同一構成、形状の遅延回路を有するので、内
部非同期タイミングで動作する同期型ＤＲＡＭコア、特
に１コマンドでアクセス可能なＳＲＡＭインターフェー
ス仕様、もしくは２コマンドでアクセスができるインタ
ーフェース仕様のランダムアクセスタイミングにおい
て、さらに高精度にタイミングを設定することができ
る。具体的な動作タイミングは、図５、図６、図７、図
８に示すように、ワード線リセット、センスアンプリセ
ット及びビット線プリチャージのタイミングがビット線
の書込みレベルによって設定されるので、ベスト条件時
の書込み時のリストア時間、及びワースト条件時のビッ
ト線プリチャージ時間を十分に確保することができ、動
作周波数の低下や、製造時のプロセスばらつき等による
動作マージン不足に起因する歩留りの低下を防ぐことが
できる。
【００４４】レプリカビット線１７をメモリセルアレイ
に新たに付加するとＤＲＡＭチップやＤＲＡＭコアの面
積が大きくなってしまうことが懸念される。しかし、微
細プロセスにおいては、メモリセル形成マージンやメモ
リセルアレイとその周辺回路との段差を緩和するダミー
メモリセルアレイ領域（数本のダミーワード線と数本の
ダミービット線）を設けている。そこでこのダミービッ
ト線をレプリカビット線として使用できるように同一形
状のレイアウトにすることで、面積オーバーヘッドなし
（追加素子なし）で遅延素子を形成することができる。
勿論ワード線との関係は通常のビット線と同一で良いこ
とは言うまでもない。
に新たに付加するとＤＲＡＭチップやＤＲＡＭコアの面
積が大きくなってしまうことが懸念される。しかし、微
細プロセスにおいては、メモリセル形成マージンやメモ
リセルアレイとその周辺回路との段差を緩和するダミー
メモリセルアレイ領域（数本のダミーワード線と数本の
ダミービット線）を設けている。そこでこのダミービッ
ト線をレプリカビット線として使用できるように同一形
状のレイアウトにすることで、面積オーバーヘッドなし
（追加素子なし）で遅延素子を形成することができる。
勿論ワード線との関係は通常のビット線と同一で良いこ
とは言うまでもない。
【００４５】以上の説明では、ＤＲＡＭコアは単一のメ
モリセルアレイから成るものとして説明をしたが、複数
のメモリセルアレイを有するＤＲＡＭコアに対しても同
様に本発明を適用できることは明らかである。その場
合、レプリカビット線を一部のメモリセルアレイにのみ
形成するよう構成することも可能であるし、全てのメモ
リセルアレイに形成することも可能である。
モリセルアレイから成るものとして説明をしたが、複数
のメモリセルアレイを有するＤＲＡＭコアに対しても同
様に本発明を適用できることは明らかである。その場
合、レプリカビット線を一部のメモリセルアレイにのみ
形成するよう構成することも可能であるし、全てのメモ
リセルアレイに形成することも可能である。
【００４６】図９は複数のメモリセルアレイを持つ半導
体記憶装置に本発明を適用した場合のブロック構成図で
あり、全てのメモリセルアレイにレプリカビット線を形
成した場合を示している。
体記憶装置に本発明を適用した場合のブロック構成図で
あり、全てのメモリセルアレイにレプリカビット線を形
成した場合を示している。
【００４７】図９において、図１、図４と同一の機能を
有するものには同一の符号を付与し説明を省略する。
有するものには同一の符号を付与し説明を省略する。
【００４８】１９は外部制御信号ＲＡＳ等が入力し、コ
マンドを発生させるコマンド入力回路、ＲＡＳＣＭＤは
コマンド入力回路１９で発生されたコマンドの内、ＲＡ
Ｓで起動されるコマンド信号である。複数のメモリセル
アレイを持つＤＲＡＭコアにおいては、アレイ制御回路
４と共にタイミング発生回路６を各メモリセルアレイの
センスアンプ列とロウデコーダ行の交点に配置し、コマ
ンド信号ＲＡＳＣＭＤを入力する。このように各アレイ
毎にタイミングを設定することによりアクセスされるア
レイ位置ごとにタイミングを設定することが可能にな
り、全てのアレイのタイミングを包含するタイミングを
設定によりオーバーマージンになり動作周波数に制限が
かかることを防ぐことができる。
マンドを発生させるコマンド入力回路、ＲＡＳＣＭＤは
コマンド入力回路１９で発生されたコマンドの内、ＲＡ
Ｓで起動されるコマンド信号である。複数のメモリセル
アレイを持つＤＲＡＭコアにおいては、アレイ制御回路
４と共にタイミング発生回路６を各メモリセルアレイの
センスアンプ列とロウデコーダ行の交点に配置し、コマ
ンド信号ＲＡＳＣＭＤを入力する。このように各アレイ
毎にタイミングを設定することによりアクセスされるア
レイ位置ごとにタイミングを設定することが可能にな
り、全てのアレイのタイミングを包含するタイミングを
設定によりオーバーマージンになり動作周波数に制限が
かかることを防ぐことができる。
【００４９】
【発明の効果】以上説明したように本発明によれば、Ｄ
ＲＡＭの内部動作タイミングに関して十分なマージンを
確保し、外部仕様のタイミングとの不整合をなくし最大
限の性能を引き出すことができ、動作周波数を高くする
ことができる。また製造時のプロセスばらつき等による
デバイス特性の変化による半導体メモリー回路部の特性
の劣化による、ＤＲＡＭチップやシステムＬＳＩの歩留
り低下を防ぐことができる。
ＲＡＭの内部動作タイミングに関して十分なマージンを
確保し、外部仕様のタイミングとの不整合をなくし最大
限の性能を引き出すことができ、動作周波数を高くする
ことができる。また製造時のプロセスばらつき等による
デバイス特性の変化による半導体メモリー回路部の特性
の劣化による、ＤＲＡＭチップやシステムＬＳＩの歩留
り低下を防ぐことができる。
【図１】本発明の一実施の形態に係る半導体記憶装置の
ブロック構成図
ブロック構成図
【図２】本発明の一実施の形態に係る半導体記憶装置の
タイミング発生回路を示す図
タイミング発生回路を示す図
【図３】本発明の一実施の形態に係る半導体記憶装置の
タイミング発生回路の構成の一例を示す図
タイミング発生回路の構成の一例を示す図
【図４】本発明の一実施の形態に係るレプリカビット線
を用いた半導体記憶装置のブロック構成図
を用いた半導体記憶装置のブロック構成図
【図５】本発明の一実施の形態に係る２コマンドアクセ
スタイプの半導体記憶装置におけるワースト条件時のタ
イミングを示す図
スタイプの半導体記憶装置におけるワースト条件時のタ
イミングを示す図
【図６】本発明の一実施の形態に係る２コマンドアクセ
スタイプの半導体記憶装置におけるベスト条件時のタイ
ミングを示す図
スタイプの半導体記憶装置におけるベスト条件時のタイ
ミングを示す図
【図７】本発明の一実施の形態に係る１コマンドアクセ
スタイプの半導体記憶装置におけるワースト条件時のタ
イミングを示す図
スタイプの半導体記憶装置におけるワースト条件時のタ
イミングを示す図
【図８】本発明の一実施の形態に係る１コマンドアクセ
スタイプの半導体記憶装置におけるベスト条件時のタイ
ミングを示す図
スタイプの半導体記憶装置におけるベスト条件時のタイ
ミングを示す図
【図９】本発明の一実施の形態に係る複数のメモリセル
アレイを有する半導体記憶装置のブロック構成図
アレイを有する半導体記憶装置のブロック構成図
【図１０】従来の半導体記憶装置のタイミング発生回路
の構成を示す図
の構成を示す図
【図１１】従来の１コマンドアクセスタイプの半導体記
憶装置におけるワースト条件時のタイミングを示す図
憶装置におけるワースト条件時のタイミングを示す図
【図１２】従来の１コマンドアクセスタイプの半導体記
憶装置におけるベスト条件時のタイミングを示す図
憶装置におけるベスト条件時のタイミングを示す図
【図１３】従来の２コマンドアクセスタイプの半導体記
憶装置におけるワースト条件時のタイミングを示す図
憶装置におけるワースト条件時のタイミングを示す図
【図１４】従来の２コマンドアクセスタイプの半導体記
憶装置におけるベスト条件時のタイミングを示す図
憶装置におけるベスト条件時のタイミングを示す図
１ メモリセルアレイ
２ ロウデコーダ
３ センスアンプ
４ アレイ制御回路
５ 周辺回路
６ タイミング発生回路
７ 組合せ論理回路
８ ＲＣ型遅延回路
９ インバータチェーン型遅延回路
１１ 送信回路
１２ ドライバ
１３ 負荷容量
１４ 等長配線負荷
１５ ビット線遅延回路
１６ レプリカセンスアンプ
１７ レプリカビット線
１８ レベル検知回路
１９ コマンド入力回路
２８ 内部制御信号
２９ 内部制御信号（Ｉｎｔｅｒｎａｌ ＲＡＳ）
ＲＡＳ、ＣＡＳ、ＷＥ、ＣＬＫ 外部制御信号
ＲＡＳＣＭＤ コマンド信号
Claims (12)
- 【請求項１】 複数のワード線と、複数のビット線を含
むメモリセルアレイと、前記ワード線を駆動するロウデ
コーダと、前記ビット線のレベルを検知増幅するセンス
アンプと、前記ロウデコーダおよび前記センスアンプの
動作タイミングを制御するタイミング発生回路とを備
え、前記タイミング発生回路はビット線増幅遅延と同等
の遅延回路を有することを特徴とする半導体記憶装置。 - 【請求項２】 前記タイミング発生回路は、外部制御信
号が入力される組合せ論理回路の出力に応答して動作す
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記遅延回路は、ビット線及びその他の
センスアンプ動作に係る負荷と等価な負荷素子及びその
負荷素子を駆動するドライバを有することを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】 前記遅延回路の負荷素子として、前記メ
モリーセルアレイ部に形成されたレプリカビット線を用
いることを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記レプリカビット線は、前記ビット線
と同時に形成され、前記ビット線の場合と同数のワード
線と交差し、かつ同数のメモリセルが接続されることを
特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 前記レプリカビット線を駆動するドライ
バとして、通常のセンスアンプと同様に形成されたレプ
リカセンスアンプを用いることを特徴とする請求項５記
載の半導体記憶装置。 - 【請求項７】 前記レプリカビット線は、メモリセル形
成マージンやメモリセルアレイとその周辺回路との段差
を緩和するダミーメモリセルアレイ領域に形成されるも
のであることを特徴とする請求項５記載の半導体記憶装
置。 - 【請求項８】 前記レプリカビット線のレベルを検知し
て前記ロウデコーダおよび前記センスアンプの動作タイ
ミングを制御するためのレベル検知回路をさらに備え、
前記レベル検知回路は、スレッシュホールド電圧を高く
設定したインバータであることを特徴とする請求項４記
載の半導体記憶装置。 - 【請求項９】 前記スレッシュホールド電圧をメモリセ
ル書込み電圧の８５％以上に設定することを特徴とする
請求項８記載の半導体記憶装置。 - 【請求項１０】 前記レプリカビット線のレベルを検知
して前記ロウデコーダおよび前記センスアンプの動作タ
イミングを制御するためのレベル検知回路をさらに備
え、前記レベル検知回路は、前記レプリカビット線の出
力とリファレンス電圧が入力する差動増幅回路を有する
ことを特徴とする請求項４記載の半導体記憶装置。 - 【請求項１１】 前記レベル検知回路は、負荷素子とし
て複数のレプリカビット線を用い、リファレンス電圧を
下げてレベル検知することを特徴とする請求項１０記載
の半導体記憶装置。 - 【請求項１２】 前記メモリセルアレイを複数有し、前
記タイミング発生回路を各メモリセルアレイ毎に設け、
各メモリセルアレイ毎にタイミングを設定することを特
徴とする請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336340A JP2003141876A (ja) | 2001-11-01 | 2001-11-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001336340A JP2003141876A (ja) | 2001-11-01 | 2001-11-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003141876A true JP2003141876A (ja) | 2003-05-16 |
Family
ID=19151184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001336340A Pending JP2003141876A (ja) | 2001-11-01 | 2001-11-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003141876A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7002862B2 (en) | 2003-05-30 | 2006-02-21 | Hynix Semiconductor Inc. | Semiconductor memory device with sense amplifier driver having multiplied output lines |
| US7149102B2 (en) | 2004-07-12 | 2006-12-12 | Fujitsu Limited | Semiconductor memory device and control method for semiconductor memory device |
| US7317642B2 (en) | 2005-03-14 | 2008-01-08 | Elpida Memory, Inc. | Overdrive period control device and overdrive period determining method |
| JP2008177360A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体記憶装置 |
| JP2014130676A (ja) * | 2008-03-17 | 2014-07-10 | Ps4 Luxco S A R L | 半導体装置 |
-
2001
- 2001-11-01 JP JP2001336340A patent/JP2003141876A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| US7002862B2 (en) | 2003-05-30 | 2006-02-21 | Hynix Semiconductor Inc. | Semiconductor memory device with sense amplifier driver having multiplied output lines |
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| JP2014130676A (ja) * | 2008-03-17 | 2014-07-10 | Ps4 Luxco S A R L | 半導体装置 |
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| JP2010061776A (ja) | 半導体集積回路および半導体記憶装置 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040714 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050701 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070703 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070906 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080219 |