JP2001222888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
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Abstract
(57)【要約】
【課題】 回路構成を複雑にすることなく、読み出し／
書き込み時とリフレッシュ時とでアクティブ領域のセン
スアンプを適切に駆動できるようにする。 【解決手段】 同じバンク内に備えられる複数のセンス
アンプ４を複数のグループに分け、それぞれのグループ
内のセンスアンプ４を各グループ毎に独立した共通のセ
ンスアンプ用電源配線（Ｖiid）５に接続するととも
に、各グループのセンスアンプ用電源配線（Ｖiid）５
をそれぞれ独立した電源回路ＰＳ１〜ＰＳ４に接続する
ことにより、バンク内で少なくとも１つのサブブロック
３がアクティブになる読み出し／書き込み時と、複数の
サブブロック３が同時にアクティブになるリフレッシュ
時とで、駆動される電源回路に対して活性化されるセン
スアンプの割合が等しくなるようにして、特別な制御回
路を別に設けることなく、オーバードライブの駆動能力
の過不足を防止できるようにする。
書き込み時とリフレッシュ時とでアクティブ領域のセン
スアンプを適切に駆動できるようにする。 【解決手段】 同じバンク内に備えられる複数のセンス
アンプ４を複数のグループに分け、それぞれのグループ
内のセンスアンプ４を各グループ毎に独立した共通のセ
ンスアンプ用電源配線（Ｖiid）５に接続するととも
に、各グループのセンスアンプ用電源配線（Ｖiid）５
をそれぞれ独立した電源回路ＰＳ１〜ＰＳ４に接続する
ことにより、バンク内で少なくとも１つのサブブロック
３がアクティブになる読み出し／書き込み時と、複数の
サブブロック３が同時にアクティブになるリフレッシュ
時とで、駆動される電源回路に対して活性化されるセン
スアンプの割合が等しくなるようにして、特別な制御回
路を別に設けることなく、オーバードライブの駆動能力
の過不足を防止できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、複数の電源を切り替えて使用する機能を有す
る半導体記憶装置、例えばオーバードライブセンスアン
プを備えるＤＲＡＭ等のメモリに用いて好適なものであ
る。
し、特に、複数の電源を切り替えて使用する機能を有す
る半導体記憶装置、例えばオーバードライブセンスアン
プを備えるＤＲＡＭ等のメモリに用いて好適なものであ
る。
【０００２】
【従来の技術】近年、大容量化が進むＤＲＡＭなどに代
表される半導体記憶装置では、メモリデバイスの集積度
が年々増加しており、トランジスタ等の素子の微細化も
年々進んでいる。これに伴い、低消費電力化や信頼性の
点からメモリセル部に印加できる電圧も年々低下してき
ている。
表される半導体記憶装置では、メモリデバイスの集積度
が年々増加しており、トランジスタ等の素子の微細化も
年々進んでいる。これに伴い、低消費電力化や信頼性の
点からメモリセル部に印加できる電圧も年々低下してき
ている。
【０００３】しかし、ＤＲＡＭのメモリセルから出力さ
れた微小電荷を増幅するセンスアンプでは、低電圧化に
伴って駆動能力が低下し、ビット線電圧の増幅を行う時
間が増大してしまう。これは、ＤＲＡＭのサイクル時間
やアクセス時間の増加をもたらす結果となる。そこで、
メモリセル部に印加される電圧を低く抑え、かつ、セン
スアンプによるビット線電圧の増幅を高速に行うため
に、オーバードライブ型のセンスアンプが提案されてい
る。
れた微小電荷を増幅するセンスアンプでは、低電圧化に
伴って駆動能力が低下し、ビット線電圧の増幅を行う時
間が増大してしまう。これは、ＤＲＡＭのサイクル時間
やアクセス時間の増加をもたらす結果となる。そこで、
メモリセル部に印加される電圧を低く抑え、かつ、セン
スアンプによるビット線電圧の増幅を高速に行うため
に、オーバードライブ型のセンスアンプが提案されてい
る。
【０００４】図５は、オーバードライブ型センスアンプ
の一般的な一部構成例および動作を示す図である。図５
（ａ）は、ＤＲＡＭを構成するマトリクス状のメモリセ
ルアレイに対応して備えられる複数のセンスアンプの中
から、１つのセンスアンプ部を取り出して示した構成図
である。
の一般的な一部構成例および動作を示す図である。図５
（ａ）は、ＤＲＡＭを構成するマトリクス状のメモリセ
ルアレイに対応して備えられる複数のセンスアンプの中
から、１つのセンスアンプ部を取り出して示した構成図
である。
【０００５】図５（ａ）に示すように、センスアンプ
は、ビット線対ＢＬ，／ＢＬにフリップフロップ構成に
て接続される。このビット線対ＢＬ，／ＢＬには更に、
図示しないメモリセルを構成するトランジスタのドレイ
ンが接続される。センスアンプは、データの読み出し時
にアクセスされたメモリセルの容量素子に蓄積されてい
る電荷に応じてビット線対ＢＬ，／ＢＬに生じる差電圧
を増幅する。
は、ビット線対ＢＬ，／ＢＬにフリップフロップ構成に
て接続される。このビット線対ＢＬ，／ＢＬには更に、
図示しないメモリセルを構成するトランジスタのドレイ
ンが接続される。センスアンプは、データの読み出し時
にアクセスされたメモリセルの容量素子に蓄積されてい
る電荷に応じてビット線対ＢＬ，／ＢＬに生じる差電圧
を増幅する。
【０００６】このときセンスアンプは、フリップフロッ
プの高電位側端子が共通に接続された信号線より供給さ
れる信号ｌｅｘ、およびフリップフロップの低電位側端
子が共通に接続された信号線より供給される信号ｌｅｚ
によって活性化される。すなわち、図５（ｂ）および
（ｃ）に示すように、センスアンプは、信号ｌｅｘが低
レベルに変化するとともに信号ｌｅｚが高レベルに変化
し、これらがあるレベルに達したときに活性化され始め
る。
プの高電位側端子が共通に接続された信号線より供給さ
れる信号ｌｅｘ、およびフリップフロップの低電位側端
子が共通に接続された信号線より供給される信号ｌｅｚ
によって活性化される。すなわち、図５（ｂ）および
（ｃ）に示すように、センスアンプは、信号ｌｅｘが低
レベルに変化するとともに信号ｌｅｚが高レベルに変化
し、これらがあるレベルに達したときに活性化され始め
る。
【０００７】図５（ｂ）に示すように、オーバードライ
ブ型センスアンプでは、センスアンプを駆動する際に
は、まず最初にメモリ蓄積電圧である内部降圧電圧（コ
ア用電圧）Ｖiicより高いレベルの外部電圧（周辺用電
圧）Ｖddを電源電圧Ｖiidとして供給する。そして、過
渡的なオーバードライブ期間tovdの経過後に、供給され
る電源電圧Ｖiidがメモリ蓄積電圧レベルの内部降圧電
圧Ｖiicに下げられる。
ブ型センスアンプでは、センスアンプを駆動する際に
は、まず最初にメモリ蓄積電圧である内部降圧電圧（コ
ア用電圧）Ｖiicより高いレベルの外部電圧（周辺用電
圧）Ｖddを電源電圧Ｖiidとして供給する。そして、過
渡的なオーバードライブ期間tovdの経過後に、供給され
る電源電圧Ｖiidがメモリ蓄積電圧レベルの内部降圧電
圧Ｖiicに下げられる。
【０００８】このときのビット線対ＢＬ，／ＢＬの電圧
レベルの変化を示したのが、図５（ｃ）である。この図
５（ｃ）に示されるように、オーバードライブ期間tovd
においてビット線対ＢＬ，／ＢＬの電圧レベルが急激に
開いていき、短時間のうちにビット線電圧の増幅が行わ
れる。このように、駆動の初期段階において内部降圧電
圧Ｖiicよりも高レベルの外部電圧Ｖddを用いてビット
線対ＢＬ，／ＢＬを駆動することにより、ビット線増幅
にかかる時間を短くできるようにしている。
レベルの変化を示したのが、図５（ｃ）である。この図
５（ｃ）に示されるように、オーバードライブ期間tovd
においてビット線対ＢＬ，／ＢＬの電圧レベルが急激に
開いていき、短時間のうちにビット線電圧の増幅が行わ
れる。このように、駆動の初期段階において内部降圧電
圧Ｖiicよりも高レベルの外部電圧Ｖddを用いてビット
線対ＢＬ，／ＢＬを駆動することにより、ビット線増幅
にかかる時間を短くできるようにしている。
【０００９】なお、図５（ｃ）に示すような適切な状態
では、ビット線対ＢＬ，／ＢＬの電圧は、増幅が行われ
た後は内部降圧電圧Ｖiicの１／２レベルの電圧にプリ
チャージされる。
では、ビット線対ＢＬ，／ＢＬの電圧は、増幅が行われ
た後は内部降圧電圧Ｖiicの１／２レベルの電圧にプリ
チャージされる。
【００１０】オーバードライブ期間tovdは、メモリの設
計時にシミュレーション等により求めた値に従って固定
の遅延素子により作る方法や、モニタ用のダミーセンス
アンプを別に設けてその状態をセンスすることにより作
る方法などがある（後者の手法は本出願人が既に出願済
みである）。何れの手法も、実際のビット線そのものの
電位を検出してオーバードライブ期間tovdを決めている
訳ではない。
計時にシミュレーション等により求めた値に従って固定
の遅延素子により作る方法や、モニタ用のダミーセンス
アンプを別に設けてその状態をセンスすることにより作
る方法などがある（後者の手法は本出願人が既に出願済
みである）。何れの手法も、実際のビット線そのものの
電位を検出してオーバードライブ期間tovdを決めている
訳ではない。
【００１１】また、近年、ＤＲＡＭのランダムアクセス
を高速化する要求が出てきており、それを実現するため
のデバイスの一例として、ＦＣＲＡＭ（Fast Cycle RA
M）が開発された。このＦＣＲＡＭの基本技術はWO98/56
004に開示されている。ＦＣＲＡＭは、１つのメモリブ
ロックを更に複数のサブブロックに分割し、データの読
み出し／書き込み時においては、ロウアドレスによって
選択されたサブブロックのみを活性化することによって
センスアンプの動作領域を狭めて処理し、処理が終わっ
たら自動的にプリチャージを行うようにしたデバイスで
ある。
を高速化する要求が出てきており、それを実現するため
のデバイスの一例として、ＦＣＲＡＭ（Fast Cycle RA
M）が開発された。このＦＣＲＡＭの基本技術はWO98/56
004に開示されている。ＦＣＲＡＭは、１つのメモリブ
ロックを更に複数のサブブロックに分割し、データの読
み出し／書き込み時においては、ロウアドレスによって
選択されたサブブロックのみを活性化することによって
センスアンプの動作領域を狭めて処理し、処理が終わっ
たら自動的にプリチャージを行うようにしたデバイスで
ある。
【００１２】図６は、ＦＣＲＡＭにオーバードライブ型
センスアンプを適用した場合の構成例を示す図であり、
１つのメモリブロック（バンク）を示している。図６に
おいて、行デコーダ（ロウデコーダ）１は、ロウアドレ
ス信号をデコードし、マトリクス状に配列された各メモ
リセルアレイ（サブブロック）３の各行ごとに設けられ
ている複数のワード線（図示せず）の中から、アクセス
するメモリセルが接続されているワード線を活性化す
る。
センスアンプを適用した場合の構成例を示す図であり、
１つのメモリブロック（バンク）を示している。図６に
おいて、行デコーダ（ロウデコーダ）１は、ロウアドレ
ス信号をデコードし、マトリクス状に配列された各メモ
リセルアレイ（サブブロック）３の各行ごとに設けられ
ている複数のワード線（図示せず）の中から、アクセス
するメモリセルが接続されているワード線を活性化す
る。
【００１３】列デコーダ（カラムデコーダ）２は、カラ
ムアドレス信号をデコードし、マトリクス状に配列され
たメモリセルアレイ（サブブロック）３の各列ごとに設
けられている複数のビット線対（図示せず）の中から、
アクセスするメモリセルが接続されているビット線対を
選択し、選択したビット線対を図示しないデータバスに
接続する。
ムアドレス信号をデコードし、マトリクス状に配列され
たメモリセルアレイ（サブブロック）３の各列ごとに設
けられている複数のビット線対（図示せず）の中から、
アクセスするメモリセルが接続されているビット線対を
選択し、選択したビット線対を図示しないデータバスに
接続する。
【００１４】センスアンプ４は、データの読み出し時に
アクセスされたメモリセルの容量素子に蓄積されている
電荷に応じてビット線対に生じる差電圧を増幅する。こ
のセンスアンプ４は、１つのバンク内にマトリクス状に
配置された複数のメモリセルアレイ（サブブロック）３
の両側に夫々配置される。センスアンプ用電源配線（Ｖ
iid）５は、各センスアンプ４に電源電圧を供給するた
めの配線であり、マトリクス状に配置された複数のメモ
リセルアレイ（サブブロック）３および複数のセンスア
ンプ４にメッシュ状に接続されている。
アクセスされたメモリセルの容量素子に蓄積されている
電荷に応じてビット線対に生じる差電圧を増幅する。こ
のセンスアンプ４は、１つのバンク内にマトリクス状に
配置された複数のメモリセルアレイ（サブブロック）３
の両側に夫々配置される。センスアンプ用電源配線（Ｖ
iid）５は、各センスアンプ４に電源電圧を供給するた
めの配線であり、マトリクス状に配置された複数のメモ
リセルアレイ（サブブロック）３および複数のセンスア
ンプ４にメッシュ状に接続されている。
【００１５】オーバードライブ電源を与える電源回路Ｐ
Ｓ１〜ＰＳ４は、メモリブロックに応じて分散配置され
ており、それぞれ電源のスイッチングを行うためのｐＭ
ＯＳトランジスタ６-1〜６-4，７-1〜７-4を備えてい
る。一方のｐＭＯＳトランジスタ６-1〜６-4は、センス
アンプ用電源配線（Ｖiid）５と外部電圧Ｖddの電源と
の間に接続され、他方のｐＭＯＳトランジスタ７-1〜７
-4は、センスアンプ用電源配線（Ｖiid）５と内部降圧
電圧Ｖiicの電源との間に接続されている。これらのｐ
ＭＯＳトランジスタ６-1〜６-4，７-1〜７-4によってセ
ンスアンプ４の駆動回路が構成される。
Ｓ１〜ＰＳ４は、メモリブロックに応じて分散配置され
ており、それぞれ電源のスイッチングを行うためのｐＭ
ＯＳトランジスタ６-1〜６-4，７-1〜７-4を備えてい
る。一方のｐＭＯＳトランジスタ６-1〜６-4は、センス
アンプ用電源配線（Ｖiid）５と外部電圧Ｖddの電源と
の間に接続され、他方のｐＭＯＳトランジスタ７-1〜７
-4は、センスアンプ用電源配線（Ｖiid）５と内部降圧
電圧Ｖiicの電源との間に接続されている。これらのｐ
ＭＯＳトランジスタ６-1〜６-4，７-1〜７-4によってセ
ンスアンプ４の駆動回路が構成される。
【００１６】Ｖiid制御回路８は、それぞれの電源回路
ＰＳ１〜ＰＳ４内に備えられたｐＭＯＳトランジスタ６
-1〜６-4，７-1〜７-4のＯＮ／ＯＦＦを制御する。この
Ｖiid制御回路８は、ｐＭＯＳトランジスタ６-1〜
６-4，７-1〜７-4をＯＮ／ＯＦＦしてセンスアンプ４を
駆動する際に、まず最初に一方のｐＭＯＳトランジスタ
６ -1〜６-4を一括してＯＮとすることにより、内部降圧
電圧Ｖiicより高いレベルの外部電圧Ｖddをセンスアン
プ用電源配線（Ｖiid）５に供給する。
ＰＳ１〜ＰＳ４内に備えられたｐＭＯＳトランジスタ６
-1〜６-4，７-1〜７-4のＯＮ／ＯＦＦを制御する。この
Ｖiid制御回路８は、ｐＭＯＳトランジスタ６-1〜
６-4，７-1〜７-4をＯＮ／ＯＦＦしてセンスアンプ４を
駆動する際に、まず最初に一方のｐＭＯＳトランジスタ
６ -1〜６-4を一括してＯＮとすることにより、内部降圧
電圧Ｖiicより高いレベルの外部電圧Ｖddをセンスアン
プ用電源配線（Ｖiid）５に供給する。
【００１７】そして、オーバードライブ期間tovdの経過
後に、一方のｐＭＯＳトランジスタ６-1〜６-4をＯＦＦ
として他方のｐＭＯＳトランジスタ７-1〜７-4を一括し
てＯＮとすることにより、センスアンプ用電源配線（Ｖ
iid）５に内部降圧電圧Ｖiicを供給する。このようにし
て、センスアンプ４のオーバードライブが実行され、ビ
ット線電圧の増幅の高速化が図られる。
後に、一方のｐＭＯＳトランジスタ６-1〜６-4をＯＦＦ
として他方のｐＭＯＳトランジスタ７-1〜７-4を一括し
てＯＮとすることにより、センスアンプ用電源配線（Ｖ
iid）５に内部降圧電圧Ｖiicを供給する。このようにし
て、センスアンプ４のオーバードライブが実行され、ビ
ット線電圧の増幅の高速化が図られる。
【００１８】図７および図８は、ＦＣＲＡＭの読み出し
／書き込み動作およびリフレッシュ動作においてアクテ
ィブとなるサブブロックの数を比較した図である。図７
に示すように、データの読み出し／書き込み時には、選
択された１つのサブブロック３およびその両側のセンス
アンプ４のみがアクティブとなる。一方、図８に示すよ
うに、リフレッシュ動作時には、リフレッシュ回数を削
減する目的で、複数のサブブロック３（ロウデコーダ１
によって選択された列の４個のサブブロック３）および
それらの両側のセンスアンプ４がアクティブとなる。
／書き込み動作およびリフレッシュ動作においてアクテ
ィブとなるサブブロックの数を比較した図である。図７
に示すように、データの読み出し／書き込み時には、選
択された１つのサブブロック３およびその両側のセンス
アンプ４のみがアクティブとなる。一方、図８に示すよ
うに、リフレッシュ動作時には、リフレッシュ回数を削
減する目的で、複数のサブブロック３（ロウデコーダ１
によって選択された列の４個のサブブロック３）および
それらの両側のセンスアンプ４がアクティブとなる。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
オーバードライブ型センスアンプでは、センスアンプ４
を駆動する４つの電源回路ＰＳ１〜ＰＳ４は、全て一括
動作して電源を供給するようになっており、かつ、デー
タの読み出し／書き込み時とリフレッシュ時とでその動
作に違いはなかった。そのため、各電源回路ＰＳ１〜Ｐ
Ｓ４からアクティブ領域のセンスアンプ４に与えられる
負荷の大きさが、データの読み出し／書き込み時とリフ
レッシュ時とで異なってしまっていた。
オーバードライブ型センスアンプでは、センスアンプ４
を駆動する４つの電源回路ＰＳ１〜ＰＳ４は、全て一括
動作して電源を供給するようになっており、かつ、デー
タの読み出し／書き込み時とリフレッシュ時とでその動
作に違いはなかった。そのため、各電源回路ＰＳ１〜Ｐ
Ｓ４からアクティブ領域のセンスアンプ４に与えられる
負荷の大きさが、データの読み出し／書き込み時とリフ
レッシュ時とで異なってしまっていた。
【００２０】すなわち、図７に示す読み出し／書き込み
時においては、４つの電源回路ＰＳ１〜ＰＳ４からの負
荷が１つのアクティブ領域に集中して与えられるのに対
して、図８に示すリフレッシュ時においては、４つの電
源回路ＰＳ１〜ＰＳ４からの負荷が４つのアクティブ領
域に分散して与えられることになる。
時においては、４つの電源回路ＰＳ１〜ＰＳ４からの負
荷が１つのアクティブ領域に集中して与えられるのに対
して、図８に示すリフレッシュ時においては、４つの電
源回路ＰＳ１〜ＰＳ４からの負荷が４つのアクティブ領
域に分散して与えられることになる。
【００２１】この場合において、例えばリフレッシュ時
に合わせてオーバードライブ期間tovdの長さを設計する
と、データの読み出し／書き込み時にはセンスアンプに
対する駆動能力が過剰となってしまい、図５（ｄ）に示
すような状態となってしまう。この状態では、ビット線
対ＢＬ，／ＢＬに必要以上に高い電圧が印加されて信頼
性が劣化してしまう。また、ビット線対ＢＬ，／ＢＬが
ショートされ、プリチャージをしたときにそのプリチャ
ージレベルが通常より上昇してしまうため、次のデータ
読み出し動作において他のメモリセルからのデータ読み
出しに悪影響を与えてしまうという問題が生じる。
に合わせてオーバードライブ期間tovdの長さを設計する
と、データの読み出し／書き込み時にはセンスアンプに
対する駆動能力が過剰となってしまい、図５（ｄ）に示
すような状態となってしまう。この状態では、ビット線
対ＢＬ，／ＢＬに必要以上に高い電圧が印加されて信頼
性が劣化してしまう。また、ビット線対ＢＬ，／ＢＬが
ショートされ、プリチャージをしたときにそのプリチャ
ージレベルが通常より上昇してしまうため、次のデータ
読み出し動作において他のメモリセルからのデータ読み
出しに悪影響を与えてしまうという問題が生じる。
【００２２】一方、データの読み出し／書き込み時に合
わせてオーバードライブ期間tovdを設計すると、リフレ
ッシュ時には各センスアンプに対する駆動能力が不足し
てしまい、図５（ｅ）に示すような状態となってしま
う。この状態では、ビット線電圧の増幅が遅れ、正常な
データ読み出しができなくなってしまうことがあるとい
う問題が生じる。
わせてオーバードライブ期間tovdを設計すると、リフレ
ッシュ時には各センスアンプに対する駆動能力が不足し
てしまい、図５（ｅ）に示すような状態となってしま
う。この状態では、ビット線電圧の増幅が遅れ、正常な
データ読み出しができなくなってしまうことがあるとい
う問題が生じる。
【００２３】このような不都合を解消するために、デー
タの読み出し／書き込み時とリフレッシュ時とのそれぞ
れにおいて適切な駆動負荷となるように、オーバードラ
イブ期間tovdをデータの読み出し／書き込み時とリフレ
ッシュ時とで異ならせるように制御することが考えられ
る。しかしながら、このような処理は複雑であり、また
そのような制御回路を別に設ける必要もあり、回路構成
を複雑化する要因となってしまう。
タの読み出し／書き込み時とリフレッシュ時とのそれぞ
れにおいて適切な駆動負荷となるように、オーバードラ
イブ期間tovdをデータの読み出し／書き込み時とリフレ
ッシュ時とで異ならせるように制御することが考えられ
る。しかしながら、このような処理は複雑であり、また
そのような制御回路を別に設ける必要もあり、回路構成
を複雑化する要因となってしまう。
【００２４】本発明は、このような問題を解決するため
に成されたものであり、回路構成を複雑にすることな
く、データの読み出し／書き込み時とリフレッシュ時と
のそれぞれにおいてアクティブ領域のセンスアンプを適
切にオーバードライブできるようにすることを目的とす
る。
に成されたものであり、回路構成を複雑にすることな
く、データの読み出し／書き込み時とリフレッシュ時と
のそれぞれにおいてアクティブ領域のセンスアンプを適
切にオーバードライブできるようにすることを目的とす
る。
【００２５】
【課題を解決するための手段】本発明の半導体記憶装置
は、同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続している。これにより、バンク内で少なくと
も１つのセンスアンプがアクティブになる第１の動作モ
ードと、バンク内で第１の動作モード時よりも多くのセ
ンスアンプがアクティブになる第２の動作モードとの双
方で、駆動される電源回路に対して活性化されるセンス
アンプの割合を等しくすることが可能となり、第１の動
作モード時と第２の動作モード時とで各電源回路から見
たセンスアンプの負荷が同じになるようにすることがで
きる。
は、同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続している。これにより、バンク内で少なくと
も１つのセンスアンプがアクティブになる第１の動作モ
ードと、バンク内で第１の動作モード時よりも多くのセ
ンスアンプがアクティブになる第２の動作モードとの双
方で、駆動される電源回路に対して活性化されるセンス
アンプの割合を等しくすることが可能となり、第１の動
作モード時と第２の動作モード時とで各電源回路から見
たセンスアンプの負荷が同じになるようにすることがで
きる。
【００２６】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本実施形態による半導体
記憶装置の１つのメモリブロック（バンク）の構成を示
す図であり、図６〜図８に示した構成要素と同じものに
は同一の符号を付している。図１に示す半導体記憶装置
は、ＤＲＡＭ、例えば高速サイクル型のＦＣＲＡＭに適
用したものである。
に基づいて説明する。図１は、本実施形態による半導体
記憶装置の１つのメモリブロック（バンク）の構成を示
す図であり、図６〜図８に示した構成要素と同じものに
は同一の符号を付している。図１に示す半導体記憶装置
は、ＤＲＡＭ、例えば高速サイクル型のＦＣＲＡＭに適
用したものである。
【００２７】本実施形態のＦＣＲＡＭにおいては、例え
ば図１のように１６個のメモリセルアレイ（サブブロッ
ク）３がマトリクス状に配置された１つのバンクを、４
つの電源回路ＰＳ１〜ＰＳ４が属する行ごとに４つのグ
ループに分割して考える。そして、センスアンプ用電源
配線（Ｖiid）５を各グループ間では接続せず、グルー
プ毎に分離して接続するようにする。
ば図１のように１６個のメモリセルアレイ（サブブロッ
ク）３がマトリクス状に配置された１つのバンクを、４
つの電源回路ＰＳ１〜ＰＳ４が属する行ごとに４つのグ
ループに分割して考える。そして、センスアンプ用電源
配線（Ｖiid）５を各グループ間では接続せず、グルー
プ毎に分離して接続するようにする。
【００２８】すなわち、本実施形態では、データの読み
出し／書き込み時にセンスアンプ４がアクティブとなる
カラム範囲を１つのグループとする。そして、バンク内
のそれぞれのグループに対してセンスアンプ用電源配線
（Ｖiid）５をメッシュ状に接続し、隣接するグループ
間では当該センスアンプ用電源配線（Ｖiid）５は接続
しないようにする。そして、各グループに対してそれぞ
れ所定数（例えば１個）の電源回路ＰＳ１〜ＰＳ４を接
続する。
出し／書き込み時にセンスアンプ４がアクティブとなる
カラム範囲を１つのグループとする。そして、バンク内
のそれぞれのグループに対してセンスアンプ用電源配線
（Ｖiid）５をメッシュ状に接続し、隣接するグループ
間では当該センスアンプ用電源配線（Ｖiid）５は接続
しないようにする。そして、各グループに対してそれぞ
れ所定数（例えば１個）の電源回路ＰＳ１〜ＰＳ４を接
続する。
【００２９】図２および図３は、本実施形態によるＦＣ
ＲＡＭの読み出し／書き込み動作時およびリフレッシュ
動作時の状態を示す図である。図２に示すように、デー
タの読み出し／書き込み時には、選択されたサブブロッ
ク３およびその両側のセンスアンプ４のみがアクティブ
となる。この場合、センスアンプ用電源配線（Ｖiid）
５はグループ毎に分離して接続されているので、アクテ
ィブとなったセンスアンプ４には、そのセンスアンプ４
が含まれるグループに接続されている１つの電源回路Ｐ
Ｓ２のみから電源電圧が供給される。
ＲＡＭの読み出し／書き込み動作時およびリフレッシュ
動作時の状態を示す図である。図２に示すように、デー
タの読み出し／書き込み時には、選択されたサブブロッ
ク３およびその両側のセンスアンプ４のみがアクティブ
となる。この場合、センスアンプ用電源配線（Ｖiid）
５はグループ毎に分離して接続されているので、アクテ
ィブとなったセンスアンプ４には、そのセンスアンプ４
が含まれるグループに接続されている１つの電源回路Ｐ
Ｓ２のみから電源電圧が供給される。
【００３０】一方、図３に示すように、リフレッシュ動
作時には、ロウデコーダ１によって選択された列の４個
のサブブロック３およびそれらの両側のセンスアンプ４
がアクティブとなる。この場合、センスアンプ用電源配
線（Ｖiid）５はグループ毎に分離して接続されている
ので、各グループ内にてアクティブとなったセンスアン
プ４には、そのセンスアンプ４が含まれるグループに接
続されているそれぞれの電源回路ＰＳ１〜ＰＳ４から電
源電圧が別々に供給される。
作時には、ロウデコーダ１によって選択された列の４個
のサブブロック３およびそれらの両側のセンスアンプ４
がアクティブとなる。この場合、センスアンプ用電源配
線（Ｖiid）５はグループ毎に分離して接続されている
ので、各グループ内にてアクティブとなったセンスアン
プ４には、そのセンスアンプ４が含まれるグループに接
続されているそれぞれの電源回路ＰＳ１〜ＰＳ４から電
源電圧が別々に供給される。
【００３１】すなわち、１番上のグループ内に含まれる
アクティブとなったセンスアンプ４には、そのグループ
に接続されている１つの電源回路ＰＳ１のみから電源電
圧が供給される。また、２番目のグループ内に含まれる
アクティブとなったセンスアンプ４には、そのグループ
に接続されている１つの電源回路ＰＳ２のみから電源電
圧が供給される。３番目、４番目のグループ内に含まれ
るセンスアンプ４にも、そのグループに接続されている
１つの電源回路ＰＳ３，ＰＳ４のみから電源電圧が夫々
供給される。
アクティブとなったセンスアンプ４には、そのグループ
に接続されている１つの電源回路ＰＳ１のみから電源電
圧が供給される。また、２番目のグループ内に含まれる
アクティブとなったセンスアンプ４には、そのグループ
に接続されている１つの電源回路ＰＳ２のみから電源電
圧が供給される。３番目、４番目のグループ内に含まれ
るセンスアンプ４にも、そのグループに接続されている
１つの電源回路ＰＳ３，ＰＳ４のみから電源電圧が夫々
供給される。
【００３２】これにより、データ読み出し／書き込み時
とリフレッシュ時とで電源回路ＰＳ１〜ＰＳ４から見た
アクティブセンスアンプ４の負荷が同じになるようにす
ることができ、負荷の差をなくすことができる。したが
って、読み出し／書き込み時とリフレッシュ時とでオー
バードライブ期間tovdを調整するような複雑な回路を別
に設けることなく、データの読み出し／書き込み時とリ
フレッシュ時とのそれぞれにおいてアクティブ領域のセ
ンスアンプ４を適切にオーバードライブすることができ
るようになる。
とリフレッシュ時とで電源回路ＰＳ１〜ＰＳ４から見た
アクティブセンスアンプ４の負荷が同じになるようにす
ることができ、負荷の差をなくすことができる。したが
って、読み出し／書き込み時とリフレッシュ時とでオー
バードライブ期間tovdを調整するような複雑な回路を別
に設けることなく、データの読み出し／書き込み時とリ
フレッシュ時とのそれぞれにおいてアクティブ領域のセ
ンスアンプ４を適切にオーバードライブすることができ
るようになる。
【００３３】以上のように、センスアンプ用電源配線
（Ｖiid）５はグループ毎に分離して接続されているの
で、データ読み出し／書き込み時およびリフレッシュ時
のどちらの場合も、従来と同様に４つの電源回路ＰＳ１
〜ＰＳ４を全て一括動作させても良いが、データ読み出
し／書き込み時には非アクティブ領域に対しても無駄な
駆動を行うことになり、ロスが大きい。よって、アクテ
ィブ領域の属するグループに接続された１つの電源回路
だけを動作させるのが好ましい。
（Ｖiid）５はグループ毎に分離して接続されているの
で、データ読み出し／書き込み時およびリフレッシュ時
のどちらの場合も、従来と同様に４つの電源回路ＰＳ１
〜ＰＳ４を全て一括動作させても良いが、データ読み出
し／書き込み時には非アクティブ領域に対しても無駄な
駆動を行うことになり、ロスが大きい。よって、アクテ
ィブ領域の属するグループに接続された１つの電源回路
だけを動作させるのが好ましい。
【００３４】図４は、動作させる電源回路を選択する電
源選択部の構成例を示す図である。この図４に示すよう
な構成の電源選択部が各電源回路ＰＳ１〜ＰＳ４に対し
て設けられる。ここでは、第１の電源回路ＰＳ１に対し
て設けられた電源選択部の構成を示しており、図１〜図
３に示した構成要素と同じものには同一の符号を付して
いる。
源選択部の構成例を示す図である。この図４に示すよう
な構成の電源選択部が各電源回路ＰＳ１〜ＰＳ４に対し
て設けられる。ここでは、第１の電源回路ＰＳ１に対し
て設けられた電源選択部の構成を示しており、図１〜図
３に示した構成要素と同じものには同一の符号を付して
いる。
【００３５】図４において、第１のオーバードライブセ
ンスアンプ制御信号gvddは、センスアンプ４の電源を高
レベルの外部電圧Ｖddにオーバードライブする時間を制
御する信号である。第２のオーバードライブセンスアン
プ制御信号gviic は、センスアンプ４の電源を内部降圧
電圧Ｖiicに保持する時間を制御する信号である。テス
トモード制御信号test0x,test0z は、テスト時に用いる
信号である。
ンスアンプ制御信号gvddは、センスアンプ４の電源を高
レベルの外部電圧Ｖddにオーバードライブする時間を制
御する信号である。第２のオーバードライブセンスアン
プ制御信号gviic は、センスアンプ４の電源を内部降圧
電圧Ｖiicに保持する時間を制御する信号である。テス
トモード制御信号test0x,test0z は、テスト時に用いる
信号である。
【００３６】また、オーバードライブセンスアンプブロ
ック選択信号brcvddz は、センスアンプ４を動作させる
ブロック（グループ）を選択する信号である。データの
読み出し／書き込み時には、４つの電源回路ＰＳ１〜Ｐ
Ｓ４に対応して設けられた４つの電源選択部のうち、何
れか１つの電源選択部に対するオーバードライブセンス
アンプブロック選択信号brcvddz のみが活性化される。
これは、アクティブ領域を選択するカラムアドレス信号
に基づいて制御される。一方、リフレッシュ時には、４
つの電源選択部に対するオーバードライブセンスアンプ
ブロック選択信号brcvddz が全て活性化される。
ック選択信号brcvddz は、センスアンプ４を動作させる
ブロック（グループ）を選択する信号である。データの
読み出し／書き込み時には、４つの電源回路ＰＳ１〜Ｐ
Ｓ４に対応して設けられた４つの電源選択部のうち、何
れか１つの電源選択部に対するオーバードライブセンス
アンプブロック選択信号brcvddz のみが活性化される。
これは、アクティブ領域を選択するカラムアドレス信号
に基づいて制御される。一方、リフレッシュ時には、４
つの電源選択部に対するオーバードライブセンスアンプ
ブロック選択信号brcvddz が全て活性化される。
【００３７】これらの信号gvdd，gviic ，test0x,test0
z ，brcvddz は何れも負論理の信号であり、Ｖiid制御
回路８より供給される。このうち、第１のオーバードラ
イブセンスアンプ制御信号gvdd、テストモード制御信号
test0xおよびオーバードライブセンスアンプブロック選
択信号brcvddz は、ＮＡＮＤ回路１１に供給される。Ｎ
ＡＮＤ回路１１の出力信号はｐＭＯＳトランジスタ６-1
のゲートに接続されており、上記ＮＡＮＤ回路１１への
３つの入力信号が全て活性化されたときにｐＭＯＳトラ
ンジスタ６-1がＯＮとなり、外部電圧Ｖddがセンスアン
プ用電源配線（Ｖiid）５に供給される。
z ，brcvddz は何れも負論理の信号であり、Ｖiid制御
回路８より供給される。このうち、第１のオーバードラ
イブセンスアンプ制御信号gvdd、テストモード制御信号
test0xおよびオーバードライブセンスアンプブロック選
択信号brcvddz は、ＮＡＮＤ回路１１に供給される。Ｎ
ＡＮＤ回路１１の出力信号はｐＭＯＳトランジスタ６-1
のゲートに接続されており、上記ＮＡＮＤ回路１１への
３つの入力信号が全て活性化されたときにｐＭＯＳトラ
ンジスタ６-1がＯＮとなり、外部電圧Ｖddがセンスアン
プ用電源配線（Ｖiid）５に供給される。
【００３８】また、第２のオーバードライブセンスアン
プ制御信号gviic およびテストモード制御信号test0z
は、ＮＯＲ回路１２に供給される。ＮＯＲ回路１２の出
力信号はｐＭＯＳトランジスタ７-1のゲートに接続され
ており、上記ＮＯＲ回路１２への２つの入力信号のうち
少なくとも一方が活性化されたときにｐＭＯＳトランジ
スタ７-1がＯＮとなり、内部降圧電圧Ｖiicがセンスア
ンプ用電源配線（Ｖiid）５に供給される。
プ制御信号gviic およびテストモード制御信号test0z
は、ＮＯＲ回路１２に供給される。ＮＯＲ回路１２の出
力信号はｐＭＯＳトランジスタ７-1のゲートに接続され
ており、上記ＮＯＲ回路１２への２つの入力信号のうち
少なくとも一方が活性化されたときにｐＭＯＳトランジ
スタ７-1がＯＮとなり、内部降圧電圧Ｖiicがセンスア
ンプ用電源配線（Ｖiid）５に供給される。
【００３９】この図４に示すような電源選択部を設ける
ことにより、データ読み出し／書き込み時には、４つの
電源回路ＰＳ１〜ＰＳ４のうち、アクティブ領域の属す
るグループに接続された１つの電源回路だけを動作させ
るとともに、リフレッシュ時には、４つの電源回路ＰＳ
１〜ＰＳ４を全て動作させるようにすることができる。
これにより、特にデータ読み出し／書き込み時における
電源のロスを抑制することができる。
ことにより、データ読み出し／書き込み時には、４つの
電源回路ＰＳ１〜ＰＳ４のうち、アクティブ領域の属す
るグループに接続された１つの電源回路だけを動作させ
るとともに、リフレッシュ時には、４つの電源回路ＰＳ
１〜ＰＳ４を全て動作させるようにすることができる。
これにより、特にデータ読み出し／書き込み時における
電源のロスを抑制することができる。
【００４０】なお、以上に示した実施形態は、本発明を
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これによって本発明の技術的範囲が限定的に解釈さ
れてはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
実施するにあたっての具体化の一例を示したものに過ぎ
ず、これによって本発明の技術的範囲が限定的に解釈さ
れてはならないものである。すなわち、本発明はその精
神、またはその主要な特徴から逸脱することなく、様々
な形で実施することができる。
【００４１】例えば、上記実施形態では、オーバードラ
イブはｐＭＯＳトランジスタのみに使っているが、ｎＭ
ＯＳトランジスタにも使うことが可能である。また、本
実施形態の半導体記憶装置は、オーバードライブを行う
メモリであれば、ＦＣＲＡＭ以外のＤＲＡＭにも適用可
能である。また、オーバードライブに限らず、電源電圧
を切り替えて供給する機能を有するメモリであれば、そ
のようなメモリにも適用可能である。
イブはｐＭＯＳトランジスタのみに使っているが、ｎＭ
ＯＳトランジスタにも使うことが可能である。また、本
実施形態の半導体記憶装置は、オーバードライブを行う
メモリであれば、ＦＣＲＡＭ以外のＤＲＡＭにも適用可
能である。また、オーバードライブに限らず、電源電圧
を切り替えて供給する機能を有するメモリであれば、そ
のようなメモリにも適用可能である。
【００４２】
【発明の効果】本発明は上述したように、同じバンク内
に備えられる複数のセンスアンプを複数のグループに分
け、それぞれのグループ内のセンスアンプを各グループ
毎に独立した共通の電源線に接続するとともに、各グル
ープの電源線をそれぞれ独立した電源回路に接続したの
で、バンク内で少なくとも１つのセンスアンプがアクテ
ィブになる第１の動作モードと、バンク内で第１の動作
モード時よりも多くのセンスアンプがアクティブになる
第２の動作モードとでセンスアンプの電源の負荷が等し
くなるようにすることができ、例えばオーバードライブ
の制御を容易に行うことができる。これにより、特別な
制御回路を別に設けることなく、オーバードライブの駆
動能力の過不足を防止し、半導体記憶装置の高速化を達
成することができる。
に備えられる複数のセンスアンプを複数のグループに分
け、それぞれのグループ内のセンスアンプを各グループ
毎に独立した共通の電源線に接続するとともに、各グル
ープの電源線をそれぞれ独立した電源回路に接続したの
で、バンク内で少なくとも１つのセンスアンプがアクテ
ィブになる第１の動作モードと、バンク内で第１の動作
モード時よりも多くのセンスアンプがアクティブになる
第２の動作モードとでセンスアンプの電源の負荷が等し
くなるようにすることができ、例えばオーバードライブ
の制御を容易に行うことができる。これにより、特別な
制御回路を別に設けることなく、オーバードライブの駆
動能力の過不足を防止し、半導体記憶装置の高速化を達
成することができる。
【図１】本実施形態による半導体記憶装置の１つのメモ
リブロック（バンク）の構成を示す図である。
リブロック（バンク）の構成を示す図である。
【図２】本実施形態による半導体記憶装置のデータ読み
出し／書き込み動作時の状態を示す図である。
出し／書き込み動作時の状態を示す図である。
【図３】本実施形態による半導体記憶装置のリフレッシ
ュ動作時の状態を示す図である。
ュ動作時の状態を示す図である。
【図４】本実施形態による電源選択部の構成例を示す図
である。
である。
【図５】オーバードライブ型センスアンプの一般的な一
部構成例および動作を示す図である。
部構成例および動作を示す図である。
【図６】従来の半導体記憶装置の１つのメモリブロック
（バンク）の構成を示す図である。
（バンク）の構成を示す図である。
【図７】従来の半導体記憶装置のデータ読み出し／書き
込み動作時の状態を示す図である。
込み動作時の状態を示す図である。
【図８】従来の半導体記憶装置のリフレッシュ動作時の
状態を示す図である。
状態を示す図である。
１ ロウデコーダ ２ カラムデコーダ ３ メモリセルアレイ（サブブロック） ４ センスアンプ ５ センスアンプ用電源配線（Ｖiid） ６-1〜６-4，７-1〜７-4 ｐＭＯＳトランジスタ ８ Ｖiid制御回路 １１ ＮＡＮＤ回路 １２ ＮＯＲ回路 Ｖiic 内部降圧電圧 Ｖdd 外部電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｇ 21/8242
Claims (6)
- 【請求項１】 ビット線電圧を増幅するセンスアンプが
同じバンク内に複数備えられた半導体記憶装置であっ
て、 上記同じバンク内に備えられる複数のセンスアンプを複
数のグループに分け、それぞれのグループ内のセンスア
ンプを各グループ毎に独立した共通の電源線に接続する
とともに、各グループの電源線をそれぞれ独立した電源
回路に接続したことを特徴とする半導体記憶装置。 - 【請求項２】 上記電源回路による電源の供給には、当
該電源回路に対応するグループ内のセンスアンプに第１
の電源電圧を供給して該センスアンプを活性化する第１
の段階と、第２の電源電圧を供給して該センスアンプを
活性化する第２の段階とを有することを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項３】 上記電源回路は、上記センスアンプのオ
ーバードライブ用電源回路であることを特徴とする請求
項２に記載の半導体記憶装置。 - 【請求項４】 上記同じバンク内で少なくとも１つのセ
ンスアンプがアクティブになる第１の動作モードと、上
記同じバンク内で上記第１の動作モード時よりも多くの
センスアンプがアクティブになる第２の動作モードとを
有することを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項５】 上記第１の動作モード時および上記第２
の動作モード時のそれぞれにおいて駆動する電源回路を
選択する電源選択部を備えることを特徴とする請求項４
に記載の半導体記憶装置。 - 【請求項６】 上記第１の動作モードはデータ読み出し
／書き込みモードであり、上記第２の動作モードはリフ
レッシュモードであることを特徴とする請求項４に記載
の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030912A JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
| US09/773,013 US6459639B2 (en) | 2000-02-08 | 2001-01-31 | Semiconductor memory device |
| TW090102084A TW473804B (en) | 2000-02-08 | 2001-02-01 | Semiconductor memory device |
| KR1020010005780A KR20010078352A (ko) | 2000-02-08 | 2001-02-07 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000030912A JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001222888A true JP2001222888A (ja) | 2001-08-17 |
Family
ID=18555858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000030912A Pending JP2001222888A (ja) | 2000-02-08 | 2000-02-08 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6459639B2 (ja) |
| JP (1) | JP2001222888A (ja) |
| KR (1) | KR20010078352A (ja) |
| TW (1) | TW473804B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7417912B2 (en) | 2005-11-09 | 2008-08-26 | Hynix Semiconductor Inc. | Bit-line sense amplifier driver |
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| KR100604660B1 (ko) * | 2004-04-30 | 2006-07-26 | 주식회사 하이닉스반도체 | 오버드라이버의 구동력을 조절하는 반도체 메모리 소자 |
| KR20060018972A (ko) * | 2004-08-26 | 2006-03-03 | 주식회사 하이닉스반도체 | 비트 라인 감지 증폭기 제어 회로 |
| KR100739992B1 (ko) * | 2005-05-30 | 2007-07-16 | 주식회사 하이닉스반도체 | 센스앰프 오버 드라이빙 구조를 갖는 반도체 메모리 장치및 그것의 센스앰프를 오버 드라이빙시키는 방법 |
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| KR100745601B1 (ko) * | 2005-11-30 | 2007-08-02 | 삼성전자주식회사 | 상 변화 메모리 장치 및 그것의 읽기 방법 |
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