KR100252050B1 - 칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법 - Google Patents

칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법 Download PDF

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Abstract

칼럼선택라인의 동작 지연시간을 일정화할 수 있을 뿐만 아니라, 칼럼 디코더의 수를 줄일 수 있는 동기식 디램과 데이터 전송방법을 개시하고 있다. 동일한 데이터 입출력선에 자신의 출력선이 연결되는 복수개의 메모리 뱅크를 갖는 본 발명에 따른 동기식 디램은, 상기 복수개의 메모리 뱅크들에 공유되며, 각 메모리 뱅크의 칼럼을 선택하는 칼럼선택라인과, 로우 어드레스에 응답하여 출력되는 상기 메모리 뱅크의 비트 데이터쌍을 감지 증폭하는 센스 앰프와, 상기 칼럼선택라인과 소정의 뱅크출력 제어신호의 활성화에 의하여 상기 센스 앰프의 출력을 상기 데이터 입/출력선으로 전송하는 칼럼선택 스위치부를 구비한다.

Description

칼럼선택라인을 공유한 복수개의 메모리 뱅크를 구비한 동기식 디램 및 데이터 전송방법
본 발명은 반도체 메모리 장치 및 데이터 전송방법에 관한 것으로서, 특히 복수개의 메모리 뱅크를 갖는 동기식(Synchronous) DRAM 및 데이터 전송방법에 관한 것이다.
동기식 DRAM은 DRAM을 사용하는 메모리 시스템의 클럭(clock)에 동기되어 모든 입출력이 이루어지는 메모리 장치로서, 메모리 셀 어레이로 이루어진 복수개의 뱅크들로 구성되고, 각 메모리 뱅크는 독립적인 로우 제어 회로를 구비하고 있다. 동기식 DRAM은 또한, 워드라인 선택과 센싱동작 및 리프레쉬 동작을 완료한 다음 워드라인을 비활성화시키기 전에 다른 워드라인을 선택할 수 없는 일반적인 DRAM과는 달리, 서로 다른 메모리 뱅크 내의 워드라인을 번갈아(interleave) 선택할 수 있다. 따라서, 주어진 시간내에 억세스 할 수 있는 데이터의 수가 일반적인 DRAM 보다 많은 장점이 있다. 예를 들어, 두 개의 뱅크를 구비한 동기식 DRAM에 대한 일반적인 설명이 1994, 1996년에 발행된 NEW DRAM TECHNOLOGIES (저자: Steven A. Przybylski) 페이지 219∼222에 개시되어 있다.
도 1은 종래의 동기식 DRAM에 사용되는 신호들의 타이밍도로서, 일반적인 동기식 DRAM의 인터리브 동작을 설명하기 위해 도시하였다. 여기에서, 출력되는 비트의 수량을 결정하는 버스트(burst) 길이는 4로, 로우 어드레스 스트로우브(Row Adress Strobe, 이하
Figure 1019970062043_B1_M0001
)신호 및 칼럼 어드레스 스트로우브(Columm Adress Strobe, 이하
Figure 1019970062043_B1_M0002
) 신호의 활성화와 데이터 출력(DQ)사이의 기간으로 정의되는 RAS 및 CAS 레이턴시는 4 및 1로 정해진 경우를 예로 들었다.
도 1을 참조하면,
Figure 1019970062043_B1_M0001
신호와 뱅크 A의 정보를 갖는 로우 어드레스(Ax)가 함께 입력되어 뱅크 A 내의 워드라인 하나가 선택되고, 일정 시간 후에
Figure 1019970062043_B1_M0002
신호와 뱅크 A에 대한 정보를 갖는 칼럼 어드레스(Ax)가 함께 입력되어, 뱅크 A 내의 선택된 메모리 셀의 데이터와 그 이웃한 셀의 데이터(DA0∼DA3)가 클럭(CLK)에 동기되어 출력된다.
이후,
Figure 1019970062043_B1_M0001
신호와 뱅크 B의 정보를 갖는 로우 어드레스(Ax)가 함께 입력되어 뱅크 B 내의 워드라인 하나가 선택되고, 일정 시간 후에
Figure 1019970062043_B1_M0002
신호와 뱅크 B에 대한 정보를 갖는 칼럼 어드레스(Ax)가 함께 입력되어 뱅크 B내의 선택된 메모리 셀의 데이터와 이웃한 셀의 데이터(DB0∼DB3)가 클럭(CLK)에 동기되어 출력된다. 이와 같이 동기식 DRAM은, 뱅크 A 내의 데이터(DA0∼DA3)를 억세스하는 동안, 뱅크 B 에 대한 로우 어드레스 선택이 가능하여 고속의 데이터 억세스가 가능하다.
그러나, 종래의 동기식 DRAM에서는 메모리 뱅크별로 로우 디코더와 칼럼 디코더가 구비되어 일반 DRAM에 비해 레이아웃 면적을 증가시키는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 레이아웃 면적을 최소화하는 복수개의 메모리 뱅크를 갖는 동기식 디램을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 동기식 디램의 데이터 전송방법을 제공하는 것이다.
도 1은 종래의 동기식 DRAM에 사용되는 신호들의 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 동기식 DRAM의 개략적 블록도이다.
도 3은 도 2에 도시된 본 발명의 동기식 DRAM을 구동하는 신호들과 그에 따른 출력 데이터를 나타내는 타이밍도이다.
도 4는 도 2에서 뱅크 출력 제어 스위치를 사용하지 않은 동기식 DRAM의 개략적 블록도이다.
도 5는 도 4의 동기식 DRAM을 구동하는 신호들과 그에 따른 출력 데이터를 나타내는 타이밍도이다.
상기 과제를 달성하기 위한 본 발명에 따른 동기식 디램은, 동일한 데이터 입출력선에 자신의 출력선이 연결되는 복수개의 메모리 뱅크들에 공유되며, 각 메모리 뱅크의 칼럼을 선택하는 칼럼선택라인과, 로우 어드레스에 응답하여 출력되는 상기 메모리 뱅크의 비트라인 데이터를 감지 증폭하는 센스 앰프와, 상기 칼럼선택라인과 소정의 뱅크출력 제어신호의 활성화에 의하여 상기 센스 앰프의 출력을 상기 데이터 입/출력선으로 전송하는 칼럼선택 스위치부를 구비한다.
상기 칼럼선택 스위치부는, 상기 뱅크출력 제어신호의 활성화에 의하여 상기 센스 앰프의 출력신호를 전송시키는 뱅크 출력 제어 스위치와, 상기 뱅크 출력 제어 스위치에 의해 전송된 신호를 상기 칼럼선택라인의 활성화에 의하여 상기 데이터 입/출력선에 전송시키는 칼럼선택 스위치를 구비한다. 상기 뱅크출력 제어신호는, 선택된 메모리 뱅크로부터 출력되는 비트라인 데이터가 충분히 증폭된 후에 활성화되며, 상기 뱅크출력 제어신호는 선택된 메모리 뱅크의 워드라인 구동신호를 지연시킨 신호이다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 동기식 디램의 데이터 전송방법은, 하나의 칼럼선택라인을 공유하는 복수개의 메모리 뱅크 중 특정한 메모리 뱅크의 워드라인을 선택하여 구동하고, 선택된 메모리 뱅크의 비트라인쌍으로부터 출력되는 데이터를 증폭한다. 이어서, 상기 칼럼선택라인의 활성화와, 특정한 메모리 뱅크의 워드라인을 구동하는 신호를 지연시킨 신호에 의해 활성화되는 뱅크출력 제어신호의 활성화에 의하여, 충분히 증폭된 상기 비트라인 데이터를 상기 데이터 입/출력선으로 전송한다.
이와 같이, 복수개의 메모리 뱅크가 칼럼 디코더는 물론, 이에 의해 선택된 칼럼선택라인을 공유하기 때문에, 칼럼 어드레스 버퍼에서 칼럼 디코더간의 지연시간을 일정화할 수 있을 뿐만 아니라, 칼럼 디코더의 뱅크별 분리시 따르는 칩 면적 증가를 줄일수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 동기식 DRAM의 개략적 블록도로서, 두 개의 메모리 뱅크를 구비한 경우를 예로 들었다.
본 발명에 따른 동기식 DRAM에 있어서의 메모리 셀 어레이는, 도 2에 도시된 바와 같이, 데이터 전송률을 증가시키기 위하여 복수의 메모리 뱅크, 예컨대 제1 및 제2 메모리 뱅크(10 및 20)로 분할된다. 상기 제1 및 제2 메모리 뱅크(10 및 20) 각각에는, 각 메모리 뱅크 내에 있는 워드라인들(WL1, WL2)을 구동하는 로우 디코더들(12, 22)이 배치된다. 이 로우 디코더들(12, 22)은 공지된 바와 같이, 로우 어드레스에 응답하여 워드라인들(WL1, WL2) 중 하나를 활성화시키는 역할을 한다.
본 발명에 따른 동기식 DRAM은 또한, 각 메모리 뱅크의 칼럼을 선택하는 복수개의 칼럼선택라인(CSL1)과 접속된 하나의 칼럼 디코더(30)를 구비한다. 이 칼럼 디코더(30)는 제1 및 제2 메모리 뱅크(10 및 20)에 공유되며, 공지된 바와 같이, 칼럼 어드레스에 응답하여 칼럼선택라인(CSL1) 하나를 활성화시키는 역할을 한다. 상기 칼럼 디코더(30)에 의해 선택되는 칼럼선택라인(CSL1)은, 제1 및 제2 메모리 뱅크(10 및 20)에 공유된다. 즉, 본 발명에 따르면, 메모리 뱅크별로 칼럼 디코더가 하나씩 배치되는 종래와는 다르게, 제1 및 제2 메모리 뱅크(10 및 20)는 하나의 칼럼 디코더(30)와, 이에 의해 선택된 칼럼선택라인(CSL1)을 공유하도록 배치된다.
예를 들어, 도 2에 도시된 바와 같이, 두쌍의 입/출력라인쌍(I/O,
Figure 1019970062043_B1_M0007
, 이하 I/O 라인쌍)이 두 개의 메모리 뱅크(10 및 20) 각각에 마련된 경우, 칼럼 디코더(30)에 의해 선택된 하나의 칼럼선택라인(CSL1)에는 뱅크별로 두 개씩, 모두 네 개의 칼럼선택 스위치부들(50, 60, 70, 80)이 연결된다.
상기 두 쌍의 I/O 라인쌍은 제1 및 제2 메모리 뱅크(10 및 20) 각각에 배치되며, 이들은 센스앰프들(40, 41, 42, 43)과 칼럼선택 스위치부들(50, 60, 70, 80)을 통해, 대응되는 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1, BL2,
Figure 1019970062043_B1_M0008
2)과 연결된다. 상기 센스앰프들(40, 41, 42, 43)은 비트라인쌍에 실린 데이터를 감지하고 증폭하여 출력하거나, 외부로부터 입력되는 데이터를 메모리 셀에 저장하는 역할을 하며, 상기 칼럼선택 스위치부들(50, 60, 70, 80)은 센스앰프들(40, 41, 42, 42)과 I/O 라인쌍 사이에 위치하여, 대응되는 센스앰프들로부터 출력되는 데이터를 I/O 라인쌍으로 전송하거나, 외부로부터 입력되는 데이터를 상기 센스앰프로 전달하는 역할을 한다.
상기 칼럼선택 스위치부들(50, 60, 70, 80) 특히, 각 메모리 뱅크에 있어서 동일한 칼럼 어드레스에 대응되는 비트라인쌍과 연결된 칼럼선택 스위치부들(50, 60, 70, 80)은, 언급된 바와 같이, 하나의 칼럼선택라인(CSL1)과 접속된다. 이때, 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1, BL2,
Figure 1019970062043_B1_M0008
2)에 실린 비트 데이터쌍이 충분히 증폭 되기전에 I/O 라인쌍에 차아지된 전압에 의해 비트라인쌍이 영향을 받는 것을 방지할 수 있도록, 각 칼럼선택 스위치부들(50, 60, 70, 80)은 대응되는 메모리 뱅크의 로우 액티브 동작으로부터 일정시간 지연된후 구동되도록 구성된 것이 바람직하다.
이를 위해, 본 발명에 따른 칼럼선택 스위치부들(50, 60, 70, 80) 각각은, 칼럼선택 스위치들(52, 62, 72, 82)과, 뱅크 출력 제어 스위치들(54, 64, 74, 84)을 구비하고 있다. 상기 칼럼선택 스위치들(52, 62, 72, 82)은 그 게이트가 칼럼선택라인(CSL1)과 접속되어
Figure 1019970062043_B1_M0002
신호에 의해 제어되며, 뱅크 출력 제어 스위치들(54, 64, 74, 84)은 별도의 뱅크출력 제어 신호들(ΦYE1, ΦYE2)에 의해 제어된다. 상기 뱅크출력 제어 신호들(ΦYE1, ΦYE2)은, 대응되는 메모리 뱅크의 로우 액티브 동작으로부터 일정시간 지연된 후 구동되는 신호들로써, 바람직하게는, 선택된 메모리 뱅크 내의 메모리 셀이 비트라인과 전하를 공유하는 동작과, 센스앰프들(40, 41, 42, 43)이 비트라인쌍의 전압차를 증폭하는 동작 후에 활성화되는 신호이다. 본 발명의 일 실시예에 따르면, 해당 뱅크의 워드라인을 구동하는 신호를 일정 시간동안 지연시켜 발생된 신호를 상기 뱅크출력 제어 신호들(ΦYE1, ΦYE2)로써 사용할 수 있다.
상기 칼럼선택 스위치들(52, 62, 72, 82) 및 뱅크출력 제어 스위치들(54, 64, 74, 84)은 모스(MOS) 트랜지스터로 구성될 수 있으며, 칼럼선택 스위치 및 뱅크출력 제어 스위치 모두 턴-온(turn-on) 되어야만 메모리 셀로 데이터를 기입하거나 메모리 셀로부터 데이터를 독출하는 동작이 가능하게 된다. 즉, 본 발명에 따른 칼럼선택 스위치부들(50, 60, 70, 80)은, 칼럼선택신호(ΦCSL1)가 '하이'로 활성화되어 칼럼선택 스위치들(52, 62, 72, 82)이 턴-온된다 할지라도, 뱅크출력 제어 스위치들(54, 64, 74, 84)이 턴-온되지 않으면, 데이터의 기입이나 독출동작이 불가능하도록 구성되어 있다.
상기 칼럼선택 스위치들(52, 62, 72, 82) 및 뱅크출력 제어 스위치들(54, 64, 74, 84)은 그 위치가 서로 바뀌어도 무방하다. 예컨대, 뱅크출력 제어 스위치(54, 64, 74, 84)가 도시된 바와 같이, 센스앰프(40, 41, 42, 43)와 칼럼선택 스위치(52, 62, 72, 82) 사이에 위치하지 않고, 칼럼선택 스위치(52, 62, 72, 82)와 I/O 라인쌍 사이에 위치하더라도 상기와 같은 역할을 수행할 수 있다.
한편, I/O 라인의 수와 동일한 두 쌍으로 이루어진 데이터라인들(DB,
Figure 1019970062043_B1_M0013
)이 횡방향으로 평행하게 신장되어 있으며, 데이터라인 각각은 I/O 라인과 연결되어 있다.
동기식 DRAM은 언급된 바와 같이, 메모리 뱅크를 번갈아 가면서 리드 및 라이트 하는 인터리브 동작이 가능하며, 이를 도 2를 참조하여 살펴보면 다음과 같다.
먼저, 제1 메모리 뱅크(10) 내의 하나의 워드라인(WL1)이 제1 로우 디코더(12)를 통해 선택되고, 선택된 워드라인과 접속된 메모리 셀의 커패시터와 비트라인(BL1)의 기생 커패시터 간의 전하 공유가 이루어진다. 이러한 전하 공유에 의해 변화된 비트라인(BL1)의 전압과 상보 비트라인(
Figure 1019970062043_B1_M0008
1)의 전압차이는 센스앰프(40, 41)에 의해 증폭되어, 비트라인은 하이 또는 로우(상보 비트라인은 로우 또는 하이)가 상태가 된다. 일정 시간 후에, 칼럼 디코더(30)를 통해 발생된 칼럼선택신호(ΦCSL1)에 의해 칼럼선택라인(CSL1)이 선택되고, 이에 의해 제1 메모리 뱅크와 제2 메모리 뱅크에 접속되어 있는 칼럼선택 스위치들(52, 62, 72, 82)이 턴-온된다. 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1) 상에 데이터가 충분히 증폭된 후, 제1 뱅크출력 제어신호(ΦYE1)에 의해 뱅크출력 제어 스위치(54)가 턴-온된다. 이와 같이 칼럼선택 스위치(52, 62)와 뱅크출력 제어 스위치(54, 64)가 모두 턴-온됨에 따라, 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1) 상에 디벨로프된 데이터가 I/O 라인쌍으로 출력된다.
이후, 제2 로우 디코더(22)를 통해 제2 메모리 뱅크(20) 내의 하나의 워드라인(WL2)이 선택되고, 선택된 메모리 셀의 데이터는 상기와 동일한 전하 공유 및 증폭과정을 거쳐 비트라인쌍(BL2,
Figure 1019970062043_B1_M0008
2) 상에 디벨로프된다. 디벨로프된 비트라인 데이터는 칼럼선택 스위치(72, 82)와 뱅크출력 제어 스위치(74, 84)를 통해 I/O 라인쌍으로 전송되며, 이때, 제1 메모리 뱅크(10)의 칼럼선택 동작이 계속진행 중이므로, 비트라인쌍에 데이터가 충분히 디벨로프되기 전에는 뱅크출력 제어 스위치(74, 84)를 차단하여, I/O 라인쌍에 차아지된 전압에 의해 비트라인쌍이 영향을 받지 않도록 하는 것이 바람직하다.
도 3은 도 2에 도시된 본 발명의 동기식 DRAM을 구동하는 신호들과 그에 따른 출력 데이터를 나타내는 타이밍도로서, 버스트(burst) 길이는 4, RAS 및 CAS 레이턴시는 각각 4 및 1로 정해진 경우를 예로 들었다.
메모리 시스템 클럭(CLK)에 동기되어 입력된
Figure 1019970062043_B1_M0001
신호와 제1 메모리 뱅크 정보를 갖는 로우 어드레스(Ax)에 응답하여, 제1 메모리 뱅크(10) 내의 워드라인(WL1) 하나가 '하이'로 활성화된다. 선택된 워드라인(WL1)에 연결된 셀의 전하가 해당 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1)에 실린다. 예를 들어 도 3에 도시된 바와 같이, 메모리 셀에 '로우' 데이터가 저장되어 있다고 가정할 때, 비트라인(BL1)의 기생 커패시터와 메모리 셀의 커패시터가 전하를 공유하게 되고, 비트라인의 전압은 초기상태보다 일정수준 낮아지게 된다. 이때 센스 앰프(40, 41)는 셀의 데이터가 실린 비트라인(BL1)과 상보 비트라인(
Figure 1019970062043_B1_M0008
1)의 전압차이를 감지하여 증폭한다. 그리고나서, 일정시간 후,
Figure 1019970062043_B1_M0002
신호와 제1 메모리 뱅크 정보를 갖는 칼럼 어드레스(Ax)가 함께 입력되고, 이에 따라 칼럼선택신호(ΦCSL1)가 '하이'로 활성화된다. 데이터가 비트라인쌍(BL1,
Figure 1019970062043_B1_M0008
1)에 충분히 디벨로프된 후, 제1 뱅크출력 제어 신호(ΦYE1)가 '하이'로 활성화되면, 제1 메모리 뱅크 내의 선택된 메모리 셀의 데이터와 그 이웃한 셀의 데이터(D11∼D14)가 클럭(CLK)에 동기되어 출력된다.
이후,
Figure 1019970062043_B1_M0001
신호와 제2 메모리 뱅크 정보를 갖는 로우 어드레스(Ax)에 응답하여 제2 메모리 뱅크(20) 내의 워드라인(WL2) 하나가 선택되어 '하이'로 활성화되고, 상기와 동일한 과정을 거쳐 선택된 워드라인(WL2)과 연결된 메모리 셀의 전하가 비트라인쌍(BL2,
Figure 1019970062043_B1_M0008
2)에 감지되고 증폭된다. 일정시간 후,
Figure 1019970062043_B1_M0002
신호와 제2 메모리 뱅크 정보를 갖는 칼럼 어드레스(Ax)가 함께 입력되고, 이에 따라 칼럼선택신호(ΦCSL1)가 '하이'로 활성화된다. 비트라인 데이터가 충분히 디벨로프된 후, 제2 뱅크출력 제어 신호(ΦYE2)가 '하이'로 활성화되면, 제2 메모리 뱅크(20) 내의 선택된 메모리 셀의 데이터와 그 이웃한 셀의 데이터(D21∼D24)가 클럭(CLK)에 동기되어 출력된다.
여기에서, 메모리 셀에 저장된 데이터가 비트라인쌍에 충분히 디벨로프된 후 뱅크출력 제어 신호들(ΦYE1, ΦYE2)이 활성화되어야 하는 이유를 도 4 및 도 5를 참조하여 좀 더 상세히 살펴본다.
도 4는 도 2에서 뱅크출력 제어 스위치를 사용하지 않은 동기식 DRAM의 개략적 블록도이고, 도 5는 도 4의 동기식 DRAM을 구동하는 신호들과 그에 따른 출력 데이터를 나타내는 타이밍도이다. 도 4 및 도 5에 있어서, 상기 도 2 및 도 3에서와 동일한 참조부호는 동일한 부재를 나타낸다.
도시된 바와 같이, 제1 메모리 뱅크(10)의 칼럼 선택 후, 제2 메모리 뱅크(20)의 로우 액티브 동작이 시작되면, 제2 메모리 뱅크(20) 내의 선택된 메모리 셀 커패시터와 비트라인(BL2,
Figure 1019970062043_B1_M0008
2)의 기생 커패시터 간의 전하 공유가 이루어진다. 이와 같이, 제1 메모리 뱅크(10)의 칼럼선택이 진행되고 있는 동안, 즉 제1 메모리 뱅크(10) 내의 메모리 셀에 저장된 데이터를 출력할 수 있도록 칼럼선택신호들(CSL1(1), CSL2(1), CSL3(1), CSL4(1))이 '하이'로 활성화되는 동안, 제2 메모리 뱅크(20)의 워드라인(WL2) 하나가 선택된다. 이때, 예를 들어 종래에서와 같이, 칼럼선택 스위치들(52, 62, 72, 82)이 칼럼선택신호(ΦCSL1)에 의해서만 턴온되는 경우, 또는 본 발명의 실시예와는 다르게, 제2 메모리 뱅크(20) 내의 선택된 셀의 데이터가 비트라인쌍(BL2,
Figure 1019970062043_B1_M0008
2) 상에 충분히 증폭되지 않은 상태에서 제2 메모리 뱅크(20)에 대한 칼럼선택이 진행되는 경우, I/O 라인쌍에 비해 상대적으로 커패시턴스 성분이 적은 비트라인쌍(BL2,
Figure 1019970062043_B1_M0008
2)이 영향을 받게 된다. 즉, 비트라인쌍(BL2,
Figure 1019970062043_B1_M0008
2)에 데이터가 충분히 증폭되기 전(도 5의 A 참조)에, 다른 칼럼선택라인(CSL3, CSL4)을 활성화시키기 위한 칼럼선택 스위치(도시되지 않음)가 턴-온되어, 오동작이 발생될 수 있다.
이러한 이유로 발생되는 오동작은 전술된 본 발명의 실시예에서와 같이, 선택된 비트라인쌍의 비트 데이터쌍이 충분히 증폭된 후에 뱅크출력 제어신호를 활성화시키는 것에 의해 방지될 수 있다.
즉, 도 2와 도 3에 도시된 바와 같이, 센스앰프들(40, 41, 42, 43)이 동작하여 비트라인쌍의 전압레벨이 충분히 증폭된 후에, 해당되는 뱅크의 뱅크출력 제어스위치들(54, 64, 74, 84)이 턴-온되기 때문에, 비트라인쌍의 데이터가 I/O 라인쌍에 차아지된 전압에 의해 영향을 받지 않는다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치와 이를 이용한 데이터 전송방법은, 칼럼 어드레스 버퍼에서 칼럼 디코더간의 지연시간을 일정하게 하여 반도체 메모리 장치의 동작을 안정화하고, 복수개의 메모리 뱅크가 칼럼선택라인을 공유함으로써 칩의 면적을 최소화한다.

Claims (10)

  1. 동일한 데이터 입출력선에 자신의 출력선이 연결되는 복수개의 메모리 뱅크를 가지는 반도체 메모리 장치에 있어서,
    상기 복수개의 메모리 뱅크들에 공유되며, 각 메모리 뱅크의 칼럼을 선택하는 칼럼선택라인;
    로우 어드레스에 응답하여 출력되는 상기 메모리 뱅크의 비트라인 데이터를 감지 증폭하는 센스 앰프; 및
    상기 칼럼선택라인과 소정의 뱅크출력 제어신호의 활성화에 의하여 상기 센스 앰프의 출력을 상기 데이터 입/출력선으로 전송하는 칼럼선택 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 칼럼선택 스위치부는,
    상기 뱅크출력 제어신호의 활성화에 의하여, 상기 센스 앰프의 출력신호를 전송시키는 뱅크출력 제어 스위치; 및
    상기 칼럼선택라인의 활성화에 의하여, 상기 뱅크출력 제어 스위치에 의해 전송된 신호를 상기 데이터 입/출력선에 전송시키는 칼럼선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 뱅크출력 제어신호는,
    선택된 메모리 뱅크로부터 출력되는 비트라인 데이터가 충분히 증폭된 후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 뱅크출력 제어신호는 선택된 메모리 뱅크의 워드라인 구동신호를 지연시킨 신호인 겻을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 칼럼선택 스위치부는,
    상기 칼럼선택라인의 활성화에 의하여, 상기 센스 앰프의 출력신호를 전송시키는 칼럼선택 스위치; 및
    상기 뱅크출력 제어신호의 활성화에 의하여, 상기 칼럼선택 스위치에 의해 전송된 신호를 상기 데이터 입/출력선에 전송시키는 뱅크출력 제어 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항 또는 제5항에 있어서, 상기 뱅크출력 제어신호는,
    선택된 메모리 뱅크로부터 출력되는 비트 데이터쌍이 충분히 증폭된 후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항 또는 제5항에 있어서, 상기 뱅크출력 제어신호는 선택된 메모리 뱅크의 워드라인 구동신호를 지연시킨 신호인 겻을 특징으로 하는 반도체 메모리 장치.
  8. 하나의 칼럼선택라인을 공유하며, 동일한 데이터 입/출력선에 출력선이 연결되는 복수개의 메모리 뱅크를 갖는 반도체 메모리 장치의 데이터 전송 방법에 있어서,
    (a) 특정한 메모리 뱅크의 워드라인을 선택하여 구동하고, 선택된 메모리 뱅크의 비트라인쌍으로부터 출력되는 비트라인 데이터를 증폭하는 단계; 및
    (b) 상기 칼럼선택라인의 활성화와 소정의 뱅크출력 제어신호의 활성화에 의하여, 상기 충분히 증폭된 비트라인 데이터를 상기 데이터 입/출력선으로 전송하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 전송방법.
  9. 제8항에 있어서, 상기 뱅크출력 제어신호는,
    상기 특정한 메모리 뱅크의 워드라인을 구동하는 신호를 지연시킨 신호에 의해 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 전송방법.
  10. 하나의 칼럼선택라인을 공유하며, 동일한 데이터 입/출력선에 출력선이 연결되는 복수개의 메모리 뱅크를 갖는 반도체 메모리 장치의 데이터 전송 방법에 있어서,
    (a) 제1 메모리 뱅크의 메모리 셀의 제1 비트라인 데이터를 증폭하고, 상기 칼럼선택라인의 활성화와 제1 뱅크출력 제어신호의 활성화에 의해, 증폭된 상기 제1 비트라인 데이터를 상기 데이터 입/출력선으로 전송하는 단계; 및
    (b) 제2 메모리 뱅크의 메모리 셀의 제2 비트라인 데이터를 증폭하고, 증폭된 상기 제2 비트라인 데이터를 상기 칼럼선택라인의 활성화와 제2 뱅크출력 제어신호의 활성화에 의해 상기 데이터 입/출력선으로 전송하는 단계를 구비하며,
    상기 (a) 단계의 수행에 의해 선택된 칼럼선택라인이 동작하여 입/출력선으로 전송된 데이터에 의해 상기 제2 비트라인 데이터가 변형되지 않도록, 상기 제2 비트라인 데이터가 충분히 활성화된 후에 상기 제2 뱅크출력 제어신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 전송방법.
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