JPH05159567A - デュアルポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 シリアルレジスタ１３００とメモリアレイの
任意のメモリアレイブロック１１００ａ〜１１００ｄと
の間でデータを転送することを可能にすることである。 【構成】 メモリアレイブロック１１００ｂ，１１００
ｃをそれぞれ縦断するように複数の転送用ビット線２０
００が配列される。複数の転送用ビット線２０００とシ
リアルレジスタ１３００との間に転送スイッチ回路２１
００ａ，２１００ｂが設けられ、複数の転送用ビット線
２０００とシェアドセンスアンプ回路１２００ａとの間
に転送スイッチ回路２２００ａ，２２００ｂが設けられ
る。転送スイッチ回路２１００ａ，２１００ｂは、それ
ぞれ内部転送信号φ２１１ａ，φ２１１ｂにより制御さ
れ、転送スイッチ回路２２００ａ，２２００ｂは、それ
ぞれ内部転送信号φ２２１ａ，φ２２１ｂにより制御さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ランダムにアクセス
可能なランダムアクセスメモリとシーケンシャルにアク
セス可能なシーケンシャルアクセスメモリとを備えるデ
ュアルポートメモリに関し、特にデュアルポートメモリ
におけるデータ転送方法の改良に関する。

【０００２】

【従来の技術】ワークステーション、パーソナルコンピ
ュータ等において画像情報はディジタル的に処理され
る。このような画像情報を表示装置上に表示するため
に、ビデオＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）と呼ばれるフレームバッファメモリが用いら
れる。この場合、ビデオＲＡＭの１行が表示装置の画面
の１水平走査線に対応する。フレームバッファメモリは
１フレームの画像データを記憶する。

【０００３】一般のＲＡＭは、データの書込および読出
を同時に行なうことができない。したがって、一般のＲ
ＡＭをビデオＲＡＭとして用いた場合、ＣＰＵ（中央演
算処理装置）は、画素データの表示期間中はこのビデオ
ＲＡＭへアクセスすることができない。ＣＰＵのビデオ
ＲＡＭへのアクセスは水平帰線期間中にのみ行なわれ
る。これは、システムのデータ処理速度を低下させる。

【０００４】そこで、表示装置への画素データの出力と
ＣＰＵからのアクセスとを同時に非同期に行なうことが
できるマルチポートＲＡＭが、画像処理用メモリとして
広く一般的に用いられる。

【０００５】図１０はマルチポートメモリ（マルチポー
トＲＡＭ）を用いた映像処理システムの構成を概略的に
示す図である。

【０００６】図１０のシステムでは、マルチポートメモ
リの典型的な例として、ランダムにアクセス可能な１個
のＲＡＭポートとシリアルにアクセス可能な１個のＳＡ
Ｍポートとを有するデュアルポートメモリ９００が用い
られる。このデュアルポートメモリ９００はフレームバ
ッファ用のビデオＲＡＭとして用いられる。デュアルポ
ートメモリ９００は、ランダムなシーケンスでアクセス
可能なダイナミックランダムアクセスメモリアレイ（以
下、メモリアレイと呼ぶ）９０１およびシリアルにのみ
アクセス可能なシリアルレジスタ９０２を含む。

【０００７】一般に、メモリアレイ９０１を含む部分は
ＲＡＭポートと呼ばれ、シリアルレジスタ９０２を含む
部分はＳＡＭポートと呼ばれる。シリアルレジスタ９０
２は、メモリアレイ９０１の１行分のデータを記憶する
ことができる。

【０００８】ＣＰＵ９１０は、デュアルポートメモリ９
００へランダムなシーケンスでアクセスし、必要な処理
を行なう。表示装置９３０は、シリアルレジスタ９０２
から出力される画素データを表示する。ＣＲＴ表示コン
トローラ９２０は、デュアルポートメモリ９００の動作
を制御する制御信号を発生する。

【０００９】このデュアルポートメモリ９００では、Ｒ
ＡＭポートからＳＡＭポートへ１度に１行分の画素デー
タが転送される。この１行分の画素データが表示装置９
３０へシリアルに出力されている期間、ＣＰＵ９１０は
ＲＡＭポートへランダムにアクセスし、必要な処理を実
行することができる。

【００１０】したがって、ＲＡＭポートからＳＡＭポー
トへのデータ転送を水平帰線期間中に行なえば、残りの
水平走査期間中に、ＣＰＵ９１０がメモリアレイ９０１
のデータをランダムに読出し、かつこの読出されたデー
タに対して必要な処理を行なった後、再びそのデータを
メモリアレイ９０１に書込むことができる。

【００１１】デュアルポートメモリ９００の動作タイミ
ングの制御はＣＲＴ表示コントローラ９２０により行な
われる。ＣＲＴ表示コントローラ９２０は、ＲＡＭポー
トからＳＡＭポートへのデータ転送中は、ＣＰＵ９１０
によるアクセスを禁止する。

【００１２】このように、デュアルポートメモリ９００
をフレームバッファ用のビデオＲＡＭとして用いれば、
表示装置９３０への表示と並行して、ＣＰＵ９１０がデ
ュアルポートメモリ９００へアクセスすることができ
る。したがって、システムの処理能力および速度が大幅
に改善される。

【００１３】図１１は、デュアルポートメモリの全体の
構成の一例を示すブロック図である。このデュアルポー
トメモリ１は半導体チップ上に形成される。

【００１４】デュアルポートメモリでは、通常、データ
の入力および出力が、４ビット単位（Ｘ４構成）、８ビ
ット単位（Ｘ８構成）のように複数ビット単位で行なわ
れるが、図１１においては１ビット単位でデータの入力
および出力が行なわれる構成が示されている。

【００１５】図１１において、デュアルポートメモリ１
は、ランダムにアクセス可能なランダムアクセスメモリ
アレイ（以下、メモリアレイと呼ぶ）１００およびシリ
アルにのみアクセス可能なシリアルレジスタ３００を含
む。メモリアレイ１００は、複数行および複数列からな
るマトリクス状に配列された複数のダイナミック型メモ
リセルを含む。シリアルレジスタ３００は、１行に配列
された複数のスタティック型メモリセル（レジスタ）を
含む。メモリアレイ１００およびそれに関連する部分を
ＲＡＭポート１０と呼び、シリアルレジスタ３００およ
びそれに関連する部分をＳＡＭポート３０と呼ぶ。

【００１６】アドレスバッファ回路４００は、アドレス
入力端子５００へ与えられる外部アドレス信号Ａ０〜Ａ
ｎを受け、内部行アドレス信号４００ａおよび内部列ア
ドレス信号４００ｂを時分割で発生する。行デコーダ１
０１は、アドレスバッファ回路４００からの内部行アド
レス信号４００ａに応答してメモリアレイ１００内の対
応する行を選択する。列デコーダ１０２は、アドレスバ
ッファ回路４００からの内部列アドレス信号４００ｂに
応答してメモリアレイ１００内の対応する１列を選択す
る列選択信号を発生する。

【００１７】センスアンプ回路１０５は、メモリアレイ
１００内の選択された１行から読出されたデータを検知
および増幅する。Ｉ／Ｏゲート１０６は列デコーダ１０
２からの列選択信号に応答して、センスアンプ回路１０
５により増幅された１行分のデータのうち１ビットを入
出力共通バス１０４へ伝達する。

【００１８】ＲＡＭ入出力バッファ回路１０３は入力回
路および出力回路を含む。データの読出時には、入出力
バッファ回路１０３が入出力共通バス１０４上のデータ
から外部読出データを生成し、それを外部データ入出力
端子５０４へ伝達する。データの書込時には、入出力バ
ッファ回路１０３が外部データ入出力端子５０４へ与え
られた外部書込データから内部書込データを生成し、そ
れを入出力共通バス１０４へ伝達する。

【００１９】転送回路２００は、メモリアレイ１００内
の任意の行とシリアルレジスタ３００との間で１行分の
データを転送する。シリアルセレクタ３０２は、シリア
ルレジスタ３００内のメモリセルを順次選択する。選択
されたメモリセルから読出されたデータは入出力共通バ
ス３０４に与えられる。

【００２０】ＳＡＭ入出力バッファ回路３０３は入力回
路および出力回路を含む。データの読出時には、入出力
バッファ回路３０３が入出力共通バス３０４上のデータ
から外部読出データを生成し、それを外部データ入出力
端子５０５へ伝達する。データの書込時には、入出力バ
ッファ回路３０３が外部データ入出力端子５０５へ与え
られた外部書込データから内部書込データを生成し、そ
れを入出力共通バス３０４へ伝達する。

【００２１】このデュアルポートメモリ１は、周辺回路
として内部クロック発生回路４０１、ＳＣバッファ＆シ
フトクロック発生回路４０２、およびＳＥバッファ回路
４０３を含む。

【００２２】内部クロック発生回路４０１は、外部クロ
ック入力端子５０１へ外部から与えられる制御信号／Ｒ
ＡＳ，／ＣＡＳ，／ＷＢ；ＷＥ，／ＤＴ；／ＯＥを受
け、各種内部制御信号を発生する。ＳＣバッファ＆シフ
トクロック発生回路４０２は、カウンタのような信号変
換回路を含み、制御信号入力端子５０３に与えられる制
御信号／ＳＥを受け、ＳＡＭ入出力バッファ回路３０３
を活性化する内部制御信号を発生する。

【００２３】制御信号／ＲＡＳは、アドレスバッファ回
路４００がアドレス入力端子５００に与えられた外部ア
ドレス信号を内部行アドレス信号として取込むタイミン
グを与えるとともにＲＡＭポート１０の行選択系の動作
を制御するロウアドレスストローブ信号である。制御信
号／ＣＡＳは、アドレスバッファ回路４００がアドレス
入力端子５００に与えられた外部アドレス信号を内部列
アドレス信号として取込むタイミングを与えるとともに
ＲＡＭポート１０における列選択系の動作を制御するコ
ラムアドレスストローブ信号である。

【００２４】制御信号／ＷＢ；ＷＥは、ライト・パー・
ビット動作およびデータ書込動作を指定するための制御
信号である。ライト・パー・ビット動作とは、ＲＡＭポ
ート１０においてデータの入出力が複数ビット単位で行
なわれる場合に、所定のビットに関する書込を禁止する
モードである。制御信号／ＤＴ；／ＯＥは、ＲＡＭポー
ト１０とＳＡＭポート２０との間のデータ転送を行なう
データ転送モード、およびデータ出力モードを指定する
ための制御信号である。

【００２５】このデュアルポートメモリ１は、アドレス
ポインタ４１０をさらに含む。アドレスポインタ４１０
は、内部クロック発生回路４０１からの制御信号に応答
して、アドレスバッファ回路４００からの内部列アドレ
ス信号をラッチし、それをシリアルセレクタ３０２に開
始アドレス信号４００ｃとして与える。

【００２６】次に、図１１のデュアルポートメモリ１の
動作を説明する。ＲＡＭポート１０へのアクセスは通常
のダイナミックＲＡＭと同様に行なわれる。

【００２７】すなわち、制御信号／ＲＡＳの立下がり時
点においてアドレス入力端子５００に与えられている外
部アドレス信号Ａ０〜Ａｎがアドレスバッファ回路４０
０に取込まれ、それが内部行アドレス信号４００ａとし
て行デコーダ１０１に与えられる。行デコーダ１０１
は、内部行アドレス信号４００ａに応答して、メモリア
レイ１００内の１行を選択し、対応する行選択線（ワー
ド線）の電位を活性状態“Ｈ”にする。それにより、選
択された１行のメモリセルからデータが読出され、その
１行分のデータはセンスアンプ回路１０５により増幅お
よび保持される。

【００２８】次いで、制御信号／ＣＡＳが立下がると、
アドレスバッファ回路４００は、アドレス入力端子５０
０に与えられた外部アドレス信号Ａ０〜Ａｎを取込み、
それを内部列アドレス信号４００ｂとして列デコーダ１
０２に与える。列デコーダ１０２は、内部列アドレス信
号４００ｂをデコードし、メモリアレイ１００内の対応
する列を選択する列選択信号を発生する。この列選択信
号によりセンスアンプ回路１０５に保持された１行分の
データのうち１ビットが選択され、選択されたデータが
Ｉ／Ｏゲート１０６を介して入出力共通バス１０４に読
出される。

【００２９】データの読出時には、制御信号／ＤＴ；／
ＯＥが活性状態“Ｌ”になると、ＲＡＭ入出力バッファ
回路１０３に含まれる出力回路が活性化する。それによ
り、入出力共通バス１０４上のデータから外部読出デー
タが生成され、それがデータ入出力端子５０４に出力さ
れる。

【００３０】データの書込時には、制御信号／ＷＢ；／
ＷＥが活性状態“Ｌ”になると、制御信号／ＣＡＳおよ
び制御信号／ＷＢ；／ＷＥの立下がりタイミングのうち
遅い方の立下がりタイミングで、ＲＡＭ入出力バッファ
回路１０３に含まれる入力回路が活性化される。それに
より、データ入出力端子５０４に与えられたデータが取
込まれ、内部書込データ信号が生成され、それが入出力
共通バス１０４に伝達される。

【００３１】書込データ信号の駆動能力は読出データ信
号の駆動能力よりも強いので、センスアンプ回路１０５
により増幅された読出データが書込データにより書替え
られる。このようにして、メモリアレイ１００内の１つ
のメモリセルへデータが書込まれる。

【００３２】次に、データ転送動作およびＳＡＭポート
３０のデータ書込および読出動作を説明する。

【００３３】ＳＡＭポート３０がデータ読出モードに設
定されるかまたはデータ書込モードに設定されるかは、
その前に行なわれる転送サイクルの種類によって決定さ
れる。メモリアレイ１００からシリアルレジスタ３００
に転送回路２００を介してデータが転送された場合（リ
ード転送サイクル）、このＳＡＭポート３０はデータ読
出モードに設定される。一方、シリアルレジスタ３００
からメモリアレイ１００に転送回路２００を介してデー
タが転送された場合（ライト転送サイクル）、このＳＡ
Ｍポート３０はデータ書込モードに設定される。

【００３４】まず、データ読出モードの動作を説明す
る。ＲＡＭポート１０における通常の読出サイクルにお
いて、制御信号／ＲＡＳの活性化（“Ｌ”）時点で制御
信号／ＤＴ；／ＯＥが活性状態“Ｌ”、制御信号／Ｗ
Ｂ；／ＷＥが非活性状態“Ｈ”、制御信号／ＳＥが任意
の状態にそれぞれ設定されると、リード転送サイクルが
開始される。それにより、メモリアレイ１００内の１行
のメモリセルのデータが検知および増幅された後、制御
信号／ＤＴ；／ＯＥの立上がりに応答して転送回路２０
０が活性化される。その結果、この１行分のデータがシ
リアルレジスタ３００に転送される。

【００３５】次いで、制御信号／ＣＡＳの立下がり時に
ストローブされた内部列アドレス信号が、アドレスポイ
ンタ４１０にロードされる。この内部列アドレス信号が
開始アドレス信号４００ｃとしてシリアルセレクタ３０
２に与えられる。それにより、シリアルセレクタ３０２
の最初の選択ビット位置（選択番地）が指定される。

【００３６】その後は、ＳＣバッファ＆シフトクロック
発生回路４０２に含まれる信号変換回路により、シリア
ルセレクタ３０２の選択番地が１ずつ増分される。それ
により、シリアルレジスタ３００に記憶される１行分の
データが、ＳＡＭ入出力バッファ回路３０３に含まれる
出力回路を介して外部データ入出力端子５０５に順次出
力される。

【００３７】次に、ＳＡＭポート３０のデータ書込モー
ドの動作を説明する。まず、制御信号／ＲＡＳの活性化
（“Ｌ”）時点で、制御信号／ＷＢ；／ＷＥが活性状態
“Ｌ”、制御信号／ＤＴ；／ＯＥが活性状態“Ｌ”、制
御信号／ＳＥが活性状態“Ｌ”に設定されると、ライト
転送サイクルが開始される。それにより、ただちにシリ
アルレジスタ３００のデータが転送回路２００を介して
メモリアレイ１００に転送される。

【００３８】この時、メモリアレイ１００においては、
行デコーダ１０１により１行が選択される。そのため、
シリアルレジスタ３００から転送された１行分のデータ
が、メモリアレイ１００において選択された１行のメモ
リセルから読出されたデータと競合することになる。

【００３９】しかしながら、通常、シリアルレジスタ３
００により供給される電荷量はメモリアレイ１００によ
り供給される電荷量よりも多いので、結局、センスアン
プ回路１０５は、メモリアレイ１００内において選択さ
れた行のメモリセルから読出されたデータを増幅するの
ではなく、シリアルレジスタ３００から転送されたデー
タを増幅する。その結果、メモリアレイ１００内の選択
された行のメモリセルに、シリアルレジスタ３００から
転送されたデータが書込まれる。

【００４０】次いで、制御信号／ＣＡＳが“Ｌ”に立下
がると、アドレスバッファ回路４００によりストローブ
された内部列アドレス信号がアドレスポインタ４１０に
ロードされる。この内部列アドレス信号が開始アドレス
信号４００ｃとしてシリアルセレクタ３０２に与えられ
る。それにより、シリアルセレクタ３０２の最初の選択
ビット（選択番地）が指定される。

【００４１】その後は、外部クロック信号ＳＣが変化す
るごとに、ＳＣバッファ＆シフトクロック発生回路４０
２によりシリアルセレクタ３０２の選択番地が１ずつ増
分される。その結果、外部データ入出力端子５０５に与
えられる書込データがＳＡＭ入出力バッファ回路３０３
に含まれる入力回路を介してシリアルセレクタ３０２の
選択番地に順次入力される。

【００４２】上記のように、シリアルレジスタ３００へ
のデータの書込およびシリアルレジスタ３００からのデ
ータの読出は、外部クロック信号ＳＣに応答して行なわ
れる。この場合、通常のダイナミックＲＡＭのように行
選択動作および列選択動作を行なう必要はなく、ＳＡＭ
ポート３０へのアクセス時間は１０ｎｓないし３０ｎｓ
と高速である。そのため、デュアルポートメモリは、大
量のデータを処理する必要がある画像処理分野において
幅広く用いられている。

【００４３】近年、ダイナミックＲＡＭ（以下、ＤＲＡ
Ｍと呼ぶ）のメモリアレイ部は、１Ｍビット、４Ｍビッ
ト、１６Ｍビットというように大きくなり、消費電力の
増大が１つの問題としてよく取上げられている。

【００４４】図１２は、ＤＲＡＭの分割動作を説明する
ための図である。ＤＲＡＭの分割動作は、消費電力増大
の問題を解決するために有効な１つの方法である。

【００４５】図１２は１Ｍビットの記憶容量を有するメ
モリアレイ１１００を２分の１の記憶容量を有する２つ
のブロックに分割した例である。図１２には、図１のメ
モリアレイ領域ＡＲの実際の配置が示される。

【００４６】図１２において、メモリアレイ１１００
は、２つのメモリアレイブロック１１００ａ，１１００
ｂに分割される。それらのメモリアレイブロック１１０
０ａ，１１００ｂ間にシリアルレジスタ３０００が配置
される。メモリアレイブロック１１００ａに対応してセ
ンスアンプ回路１２００ａが設けられ、メモリアレイブ
ロック１１００ｂに対応してセンスアンプ回路１２００
ｂが設けられる。

【００４７】メモリアレイ１１００が図１１に示される
メモリアレイ１００に相当し、シリアルレジスタ３００
０が図１１に示されるシリアルレジスタ３００に相当す
る。また、センスアンプ回路１２００ａ，１２００ｂが
図１１に示されるセンスアンプ回路１０５に相当する。

【００４８】メモリアレイ１１００の分割は、メモリア
レイブロック１１００ａ，１１００ｂが列方向に配列さ
れるように行なわれる。それにより、メモリアレイブロ
ック１１００ａは０行から２５５行まで（Ｘ０〜Ｘ２５
５）のメモリセルを含み、メモリアレイブロック１１０
０ｂは２５６行から５１１行まで（Ｘ２５６〜Ｘ５１
１）のメモリセルを含む。

【００４９】たとえば、行選択線（ワード線）１０１０
が活性化されると、この行選択線１０１０に接続される
１行分のメモリセルからデータが読出され、その１行分
のデータがセンスアンプ回路１２００ａにより増幅され
る。この場合、メモリアレイブロック１１００ａに対応
するセンスアンプ回路１２００ａが動作し、メモリアレ
イブロック１１００ｂに対応するセンスアンプ回路１２
００ｂは動作しない。すなわち、１／２分割動作が行な
われる。この手法は１ＭビットのＤＲＡＭですでに用い
られており、公知である。

【００５０】このようにして、ＤＲＡＭにおける消費電
力が低減される。

【００５１】

【発明が解決しようとする課題】ここで、１／４分割動
作を行なうメモリアレイを有するＤＲＡＭをデュアルポ
ートメモリに適用した場合の構成を考察する。図１３、
図１４および図１５は、１／４分割動作を行なうメモリ
アレイをデュアルポートメモリに適用した場合に考え得
る構成の例を示すブロック図である。

【００５２】まず、図１３において、メモリアレイ１１
００は、４つのメモリアレイブロック１１００ａ，１１
００ｂ，１１００ｃ，１１００ｄに分割される。メモリ
アレイブロック１１００ａは０行から１２７行までのメ
モリセルを含み、メモリアレイブロック１１００ｂは１
２８行から２５５行までのメモリセルを含み、メモリア
レイブロック１１００ｃは２５６行から３８３行までの
メモリセルを含み、メモリアレイブロック１１００ｄは
３８４行から５１１行までのメモリセルを含む。

【００５３】メモリアレイブロック１１００ａの側部に
シリアルレジスタ１３００ａが配置され、メモリアレイ
ブロック１１００ｂ，１１００ｃ間にシリアルレジスタ
１３００ｂが配置され、メモリアレイブロック１１００
ｄの側部にシリアルレジスタ１３００ｃが配置される。
また、メモリアレイブロック１１００ａ，１１００ｂ間
にセンスアンプ回路１２００ａが配置され、メモリアレ
イブロック１１００ｃ，１１００ｄ間にセンスアンプ回
路１２００ｂが配置される。

【００５４】センスアンプ回路１２００ａ，１２００ｂ
としては、占有面積を低減するために、たとえば特公昭
６１−４６９１８号および特公昭６２−５５２３４号に
より公知のシェアドセンスアンプ回路が用いられる。シ
ェアドセンスアンプ回路１２００ａはメモリアレイブロ
ック１１００ａ，１１００ｂのために動作し、シェアド
センスアンプ回路１２００ｂはメモリアレイブロック１
１００ｃ，１１００ｄのために動作する。

【００５５】図１３の例では、シリアルレジスタを１箇
所に配置することは不可能であり、３つの場所に配置さ
れる。

【００５６】図１４においては、シリアルレジスタ１３
００ａがメモリアレイブロック１１００ａ，１１００ｂ
間に配置され、シリアルレジスタ１３００ｂがメモリア
レイブロック１１００ｃ，１１００ｄ間に配置される。
また、センスアンプ回路１２００ａがメモリアレイブロ
ック１１００ａの側部に配置され、センスアンプ回路１
２００ｂがメモリアレイブロック１１００ｂ，１１００
ｃ間に配置され、センスアンプ回路１２００ｃがメモリ
アレイブロック１１００ｄの側部に配置される。

【００５７】図１４の例においては、シリアルレジスタ
が２つの場所に配置される。図１５においては、センス
アンプ回路１２００ａおよびシリアルレジスタ１３００
ａがメモリブロック１１００ａ，１１００ｂ間に配置さ
れ、センスアンプ回路１２００ｂおよびシリアルレジス
タ１３００ｂがメモリアレイブロック１１００ｃ，１１
００ｄ間に配置される。

【００５８】図１５の例においても、シリアルレジスタ
は２つの場所に配置される。図１２の１／２分割動作を
行なうメモリアレイを用いたデュアルポートメモリで
は、図１６に示されるように、メモリアレイ１１００の
任意の行からシリアルレジスタ１３００にデータを転送
することができ、シリアルレジスタ１３００からメモリ
アレイ１１００の任意の行へデータを転送することがで
きる。

【００５９】しかしながら、１／４分割動作を行なうメ
モリアレイを有するデュアルポートメモリでは、データ
の転送方法が制限される。

【００６０】図１３の構成では、メモリアレイブロック
１１００ａは、シリアルレジスタ１３００ａにのみデー
タを転送することができ、シリアルレジスタ１３００
ｂ，１３００ｃへはデータを転送することができない。
なぜならば、メモリアレイブロック１１００ａが動作し
ているときはメモリアレイブロック１１００ｂ，１１０
０ｃ，１１００ｄは非活性状態にあり、動作中のメモリ
アレイブロック１１００ａにはシリアルレジスタ１３０
０ａのみが接続されるからである。

【００６１】同じ理由で、メモリアレイブロック１１０
０ｂ，１１００ｃは、シリアルレジスタ１３００ｂにの
みデータを転送することができ、メモリアレイブロック
１１００ｄは、シリアルレジスタ１３００ｃにのみデー
タを転送することができる。

【００６２】逆に、シリアルレジスタ１３００ａは、メ
モリアレイブロック１１００ａにのみデータを転送する
ことができ、シリアルレジスタ１３００ｂは、メモリア
レイブロック１１００ｂ，１１００ｃにのみデータを転
送することができ、シリアルレジスタ１３００ｃは、メ
モリアレイブロック１１００ｄにのみデータを転送する
ことができる。上記以外のデータの転送は不可能であ
る。

【００６３】一方、図１４および図１５に示される構成
では、図１８に示されるように、メモリアレイブロック
１１００ａ，１１００ｂは、シリアルレジスタ１３００
ａにのみデータを転送することができ，メモリアレイブ
ロック１１００ｃ，１１００ｄは、シリアルレジスタ１
３００ｂにのみデータを転送することができる。

【００６４】逆に、シリアルレジスタ１３００ａは、メ
モリアレイブロック１１００ａ，１１００ｂにのみデー
タを転送することができ、シリアルレジスタ１３００ｂ
は、メモリアレイブロック１１００ｃ，１１００ｄにの
みデータを転送することができる。

【００６５】上記のように、従来のデュアルポートメモ
リでは、１／４分割動作を行なうメモリアレイを用いる
と、物理的に離れた位置に配置されたメモリアレイブロ
ックとシリアルレジスタとの間でのデータ転送は不可能
である。このように、メモリアレイに１／４分割動作，
１／８分割動作等を適用すると、ＲＡＭポートおよびＳ
ＡＭポート間のデータ転送に制限が生じる。ＤＲＡＭの
容量が４Ｍビット、１６Ｍビット、６４Ｍビットという
ように増大するにつれて、このようなデータ転送の制限
は深刻な問題となる。

【００６６】また、図１１の従来のデュアルポートメモ
リ１では、メモリアレイ１００からシリアルレジスタ３
００へのデータの転送時に、センスアンプ回路１０５
は、ビット線等からなる過大な負荷を充放電しなければ
ならない。そのため、このような負荷の充放電によって
センスアンプ回路１０５が不安定な状態になり、安定な
状態に復帰するまでに時間を要する。さらに、センスア
ンプ回路１０５がノイズ等を受けると、それがトリガと
なってデータが反転するような誤動作が生じる。

【００６７】また、図１１の従来のデュアルポートメモ
リ１では、シリアルレジスタ３００からメモリアレイ１
００に転送されたデータをセンスアンプ回路１０５が増
幅する期間中は、シリアルレジスタ３００に外部からデ
ータを書込むことができない。そのため、シリアルレジ
スタ３００へのアクセス時間が長くなるという問題があ
る。

【００６８】この発明の目的は、分割動作を行なうメモ
リアレイを有するデュアルポートメモリにおいて、シリ
アルレジスタと任意のメモリブロックとの間でデータを
転送することを可能にすることである。

【００６９】この発明の他の目的は、メモリアレイから
シリアルレジスタへのデータ転送時に、センスアンプ回
路の安定な動作を確保しつつメモリアレイからシリアル
レジスタへの転送時間を短縮することである。

【００７０】この発明のさらに他の目的は、シリアルレ
ジスタからメモリアレイへのデータの転送時に、シリア
ルレジスタへの書込が禁止される期間を最小にすること
である。

【００７１】

【課題を解決するための手段】第１の発明にかかるデュ
アルポートメモリは、第１のメモリアレイ、増幅手段、
第２のメモリアレイ、および転送手段を備える。

【００７２】第１のメモリアレイは、複数行および複数
列に配列された複数のメモリセルを含み、複数のブロッ
クに分割される。増幅手段は、隣接する２つのブロック
間に配置され、複数のブロックのいずれかから読出され
た１行分のデータまたは複数のブロックのいずれかに書
込まれるべき１行分のデータを増幅する。第２のメモリ
アレイは、１行に配列された複数のメモリセルを含む。
転送手段は、第１のメモリアレイと第２のメモリアレイ
との間で１行分のデータを転送する。

【００７３】第１のメモリアレイの複数のブロックおよ
び第２のメモリアレイは共通の列に配列される。転送手
段は、複数の転送線、第１の転送制御手段および第２の
転送制御手段を含む。複数の転送線は、複数のブロック
のいずれかを縦断するように配列される。第１の転送制
御手段は、増幅手段と複数の転送線との間のデータ転送
を制御する。第２の転送制御手段は、複数の転送線と第
２のメモリアレイとの間のデータ転送を制御する。

【００７４】第２の発明にかかるデュアルポートメモリ
は、第１の選択手段、第２の選択手段および第３の選択
手段をさらに備える。

【００７５】第１の選択手段は、データの書込または読
出のために第１のメモリアレイの複数行のいずれかを選
択する。第２の選択手段は、データの書込または読出の
ために第１のメモリアレイの複数列のいずれかを選択す
る。第３の選択手段は、データの書込または読出のため
に第２のメモリアレイの複数のメモリセルを順次選択す
る。転送手段は、第１のメモリアレイにおいて第１の選
択手段により選択された１行のメモリセルと第２のメモ
リアレイとの間でデータを転送する。

【００７６】第３の発明にかかるデュアルポートメモリ
においては、複数のブロックが第１および第２のブロッ
クを含む。増幅手段は第１および第２のブロック間に配
置される。第３の発明にかかるデュアルポートメモリ
は、選択スイッチ手段をさらに備える。選択スイッチ手
段は、第１および第２のブロックを増幅手段に選択的に
結合させる。

【００７７】第４の発明にかかるデュアルポートメモリ
は、第１のメモリアレイ、増幅手段、第２のメモリアレ
イ、および転送手段を備える。

【００７８】第１のメモリアレイは、複数行および複数
列に配列された複数のメモリセルを含む。増幅手段は、
第１のメモリアレイから読出された１行分のデータまた
は第１のメモリアレイに書込まれるべき１行分のデータ
を増幅する。第２のメモリアレイは、１行に配列された
複数のメモリセルを含む。転送手段は、第１のメモリア
レイと第２のメモリアレイとの間で１行分のデータを転
送する。

【００７９】転送手段は、増幅手段と第２のメモリアレ
イとの間に接続された複数の転送スイッチ手段、および
複数の転送スイッチ手段を制御する制御手段を含む。

【００８０】制御手段は、増幅手段から第２のメモリア
レイへのデータ転送時に、複数の転送スイッチ手段を、
最初は緩やかに、その後急速に活性化する。

【００８１】第５の発明にかかるデュアルポートメモリ
においては、複数の転送スイッチ手段の各々がトランジ
スタを含む。制御手段は制御信号発生手段を含む。制御
信号発生手段は、各トランジスタを制御する制御信号を
発生する。

【００８２】制御信号は、増幅手段から第２のメモリア
レイへのデータ転送時に、各トランジスタが、最初は緩
やかに、その後急速にオン状態に移行するように、最初
は緩やかに、その後急速に変化する。

【００８３】第６の発明にかかるデュアルポートメモリ
は、第１のメモリアレイ、第２のメモリアレイ、転送手
段、ダイナミック型記憶手段、および制御手段を備え
る。

【００８４】第１のメモリアレイは、複数行および複数
列に配列された複数のメモリセルを含む。第２のメモリ
アレイは、１行に配列された複数のメモリセルを含む。
転送手段は、第１のメモリアレイと第２のメモリアレイ
との間で１行分のデータを転送する。ダイナミック型記
憶手段は、第１のメモリアレイと転送手段との間に１行
に配列される複数のダイナミック型メモリセルを含む。

【００８５】制御手段は、第２のメモリアレイから第１
のメモリアレイへのデータ転送時に、転送手段およびダ
イナミック型記憶手段を活性化することにより第２のメ
モリアレイから転送手段を介して転送された１行分のデ
ータをダイナミック型記憶手段に一時的に記憶させ、そ
の後、転送手段を非活性にする。

【００８６】第７の発明にかかるデュアルポートメモリ
は、第１の選択手段および増幅手段をさらに備える。

【００８７】第１の選択手段は、第１のメモリアレイの
複数行のいずれかを選択する。増幅手段は、第１のメモ
リアレイから読出された１行分のデータまたは第１のメ
モリアレイに書込まれるべき１行分のデータを増幅す
る。

【００８８】制御手段は、転送手段およびダイナミック
型記憶手段を活性化した後、転送手段を非活性化し、そ
の後増幅手段を活性化し、さらに第１の選択手段を活性
化する。

【００８９】第８の発明にかかるデュアルポートメモリ
は、第２の選択手段および第３の選択手段をさらに備え
る。

【００９０】第２の選択手段は、データの書込または読
出のために第１のメモリアレイの複数列のいずれかを選
択する。第３の選択手段は、データの書込または読出の
ために第２のメモリアレイの複数のメモリセルを順次選
択する。

【００９１】

【作用】第１〜第３の発明にかかるデュアルポートメモ
リにおいては、データ転送時に、複数の転送線を介して
第１のメモリアレイの任意のブロックと第２のメモリア
レイとの間でデータが転送される。複数の転送線が複数
のブロックのいずれかを縦断するように配列されている
ので、物理的に離れた任意のブロックと第２のメモリア
レイとの間でもデータを転送することができる。

【００９２】通常動作時には、複数の転送線は第１の転
送制御手段により増幅手段から切離される。

【００９３】第４および第５の発明にかかるデュアルポ
ートメモリにおいては、第１のメモリアレイから第２の
メモリアレイへのデータ転送時に、第１の転送制御手段
の複数の転送スイッチが最初は緩やかに活性化される。
それにより、増幅手段が安定に動作する。その後、第１
の転送制御手段の複数のスイッチ手段が急速に活性化さ
れる。それにより、転送時間が短縮される。

【００９４】第６〜第８の発明にかかるデュアルポート
メモリにおいては、第２のメモリアレイから第１のメモ
リアレイへのデータ転送時に、第２のメモリアレイから
転送手段を介して転送されたデータがダイナミック型記
憶手段に一時的に記憶され、転送手段が非活性化され
る。その後、ダイナミック型記憶手段に記憶されたデー
タが第１のメモリアレイの任意の行に書込まれる。

【００９５】転送手段が非活性化されると、ただちに第
２のメモリアレイにデータを書込むことが可能となる。
したがって、第２のメモリアレイへの書込が禁止される
期間が最小となる。

【００９６】

【実施例】図１は、この発明の一実施例によるデュアル
ポートメモリの全体の構成を示すブロック図である。

【００９７】図１のデュアルポートメモリ１ａは、半導
体チップ上に形成される。図１のデュアルポートメモリ
１ａが図１１のデュアルポートメモリ１と異なるのは、
メモリアレイ領域ＡＲＹの構成および内部クロック発生
回路４０１ａの構成が、図１１に示されるメモリアレイ
領域ＡＲの構成および内部クロック発生回路４０１の構
成と異なる点である。その他の部分の構成は、図１１に
示される構成と同様である。

【００９８】図２は、図１に示されるメモリアレイ領域
ＡＲＹの構成を詳細に示すブロック図である。図２にお
いて、ｎ行およびｍ列に配列された複数のダイナミック
型メモリセルを含むメモリアレイが、４つのメモリアレ
イブロック１１００ａ，１１００ｂ，１１００ｃ，１１
００ｄに分割される。

【００９９】メモリアレイブロック１１００ａは、第０
行から第ｎ／４−１行までのメモリセルを含み、メモリ
アレイブロック１１００ｂは、第ｎ／４行から第２ｎ／
４−１行までのメモリセルを含む。メモリアレイブロッ
ク１１００ｃは、第２ｎ／４行から第３ｎ／４−１行ま
でのメモリセルを含み、メモリアレイブロック１１００
ｄは、第３ｎ／４行から第ｎ−１行までのメモリセルを
含む。

【０１００】また、メモリアレイブロック１１００ａ，
１１００ｂ，１１００ｃ，１１００ｄは、ｍ列のメモリ
セルを含む。このように、メモリアレイは、メモリアレ
イブロック１１００ａ，１１００ｂ，１１００ｃ，１１
００ｄが列方向に配列されるように分割される。メモリ
アレイブロック１１００ａ〜１１００ｄの各々には、複
数行に対応して複数のワード線１１１が配列され、複数
列に対応して複数のビット線１１２が配列される。各ワ
ード線１１１と各ビット線１１２との交点にメモリセル
１１０が設けられる。隣接する２つのビット線１１２が
ビット線対を構成する。

【０１０１】シリアルレジスタ１３００は、メモリアレ
イブロック１１００ｂ，１１００ｃ間に配置される。シ
ェアドセンスアンプ回路１２００ａはメモリアレイブロ
ック１１００ａ，１１００ｂ間に配置され、シェアドセ
ンスアンプ回路１２００ｂはメモリアレイブロック１１
００ｃ，１１００ｄ間に配置される。

【０１０２】また、選択スイッチ回路１４００ａ，１３
００ａが、メモリアレイブロック１１００ａとシェアド
センスアンプ回路１２００ａとの間およびメモリアレイ
ブロック１１００ｂとシェアドセンスアンプ回路１２０
０ａとの間にそれぞれ配置される。選択スイッチ回路１
３００ｂ，１４００ｂはメモリアレイブロック１１００
ｃとシェアドセンスアンプ回路１２００ｂとの間および
メモリアレイブロック１１００ｄとシェアドセンスアン
プ回路１２００ｂとの間にそれぞれ配置される。

【０１０３】さらに、転送スイッチ回路２１００ａ，２
２００ａが、シリアルレジスタ１３００とメモリアレイ
ブロック１１００ｂとの間およびメモリアレイブロック
１１００ｂとシェアドセンスアンプ回路１２００ａとの
間にそれぞれ配置される。転送スイッチ回路２１００
ｂ，２２００ｂは、シリアルレジスタ１３００とメモリ
アレイブロック１１００ｃとの間およびメモリアレイブ
ロック１１００ｃとシェアドセンスアンプ回路１２００
ｂとの間にそれぞれ配置される。

【０１０４】ＤＲＡＭにおいては、まずメモリアレイ内
の行が選択され、次に列が選択される。したがって、行
が選択される時点でメモリアレイブロック１１００ａ〜
１１００ｄのうちどのメモリアレイブロックが活性され
るかが決定される。

【０１０５】メモリアレイブロック１１００ｂ，１１０
０ｃにおいては、複数のビット線対に対応して、複数の
転送用ビット線２０００が設けられる。これらの転送用
ビット線２０００を介して、シリアルレジスタ１３００
とシェアドセンスアンプ回路１２００ａとの間およびシ
リアルレジスタ１３００とシェアドセンスアンプ回路１
２００ｂとの間でデータが転送される。

【０１０６】図３は、図２に示されるメモリアレイブロ
ック１１００ｂおよびそれに関連する部分を詳細に示す
回路図である。

【０１０７】メモリアレイブロック１１００ｂは、複数
のワード線１１１、それらのワード線１１１に交差する
複数のビット線１１２、およびそれらの交点に設けられ
るダイナミック型メモリセル１１０を含む。隣接する２
つのビット線１１２がビット線対を構成する。複数のビ
ット線対に対応して複数の転送用ビット線２０００が設
けられる。

【０１０８】一方、シリアルレジスタ１３００は、メモ
リアレイブロック１１００ｂ内の複数のビット線対に対
応して、複数のスタティック型メモリセル（データレジ
スタ）３１０を含む。

【０１０９】転送スイッチ回路２１００ａは、Ｎチャネ
ルＭＯＳトランジスタからなる複数の転送スイッチ２１
０を含む。また、転送スイッチ回路２２００ａは、Ｎチ
ャネルＭＯＳトランジスタからなる複数の転送スイッチ
２２０を含む。転送スイッチ２１０，２２０のゲートに
は、図１に示される内部クロック発生回路４０１ａから
それぞれ内部転送信号φ２１１ａ，φ２２１ａが与えら
れる。

【０１１０】選択スイッチ回路１３００ａは、Ｎチャネ
ルＭＯＳトランジスタからなる複数の選択スイッチ１３
０を含む。また、選択スイッチ回路１４００ａは、Ｎチ
ャネルＭＯＳトランジスタからなる複数の選択スイッチ
１４０を含む。選択スイッチ１３０，１４０のゲートに
は、図１に示される内部クロック発生回路４０１ａから
スイッチ信号１３１ａ，１４１ａがそれぞれ与えられ
る。

【０１１１】シェアドセンスアンプ回路１２００ａは、
複数のセンスアンプ１２０を含む。複数のセンスアンプ
１２０は、センスアンプ活性化線１２１０，１２２０に
接続される。

【０１１２】シリアルレジスタ１３００の各メモリセル
３１０は、転送スイッチ２１０を介して対応する転送用
ビット線２０００に接続される。各転送用ビット線２０
００は、転送スイッチ２２０を介して対応するセンスア
ンプ１２０のセンスノードＮＳ１に接続される。

【０１１３】また、メモリアレイブロック１１００ｂ内
の各ビット線対１１１，１１１は選択スイッチ１３０，
１３０を介して対応するセンスアンプ１２０のセンスノ
ードＮＳ１，ＮＳ２に接続される。一方、メモリアレイ
ブロック１１００ａ（図３には図示せず）内の各ビット
線対１１２，１１２は、選択スイッチ１４０，１４０を
介して対応するセンスアンプ１２０のセンスノードＮＳ
１，ＮＳ２に接続される。

【０１１４】次に、図４の波形図を参照しながら図１〜
図３のデュアルポートメモリのリード転送サイクルの動
作を説明する。

【０１１５】まず、制御信号／ＲＡＳの立下がりに応答
して、行デコーダ１０１によりメモリアレイ内の１行を
選択する。それにより、複数のワード線１１１のうち１
本が選択され、それが活性状態“Ｈ”になる。たとえ
ば、図２のメモリアレイブロック１１００ａ内のワード
線１１１が選択されたものと仮定する。

【０１１６】このとき、スイッチ信号１３１ａにより選
択スイッチ回路１３００ａ内の選択スイッチ１３０がオ
ンし、スイッチ信号１４１ａにより選択スイッチ回路１
４００ａ内の選択スイッチ１４０はオフする。したがっ
て、メモリアレイブロック１１００ａ内の複数のビット
線対がシェアドセンスアンプ回路１２００ａ内の複数の
センスアンプ１２０にそれぞれ接続される。

【０１１７】選択されたワード線１１１に接続される１
行分のメモリセル１１０から対応するビット線１１２に
それぞれデータ“１”または“０”が読出される。それ
により、データ“１”または“０”に従ってビット線１
１２の電位がわずかに“Ｈ”または“Ｌ”に変化する。

【０１１８】センスクロック信号１２１，１２２が活性
化すると、シェアドセンスアンプ回路１２００ａのみが
活性化される。それにより、メモリアレイブロック１１
００ｂ内の各ビット線対上の電位差がそれぞれ増幅され
る。このとき、図２に示されるシェアドセンスアンプ回
路１２００ｂは活性化されない。

【０１１９】次に、内部転送信号φ２２１ａが緩やかに
立上がる。それにより、転送スイッチ回路２２００ａ内
の複数の転送スイッチ２２０が緩やかに導通状態に移行
する。それにより、各センスアンプ１２０のノードＮＳ
１の電位が徐々に対応する転送ビット線２０００に伝達
される。そのため、各センスアンプ１２０により増幅さ
れたデータの反転が防止され、センスアンプ１２０の安
定な動作が確保される。

【０１２０】次いで、内部転送信号φ２２１ａが急速に
立上がる。それにより、転送スイッチ回路２２００ａ内
の各転送スイッチ２２０が速やかに導通状態になる。そ
の結果、各センスアンプ１２０のノードＮＳ１の電位が
速やかに対応する転送ビット線２０００に伝達される。
そのため、データの転送速度が速くなる。

【０１２１】なお、転送用ビット線２０００は、データ
転送時のみ使用され、通常の動作時には、転送スイッチ
回路２１００ａ，２２００ａにより、それぞれシリアル
レジスタ１３００およびシェアドセンスアンプ回路１２
００ａから遮断されている。

【０１２２】また、転送用ビット線２０００はプリチャ
ージ信号２０１０により予め電源電位Ｖｃｃの２分の１
のレベルにプリチャージされている。それにより、転送
スイッチ２２０がオンした時に、転送用ビット線２００
０の容量に蓄積された電荷の放電によるセンスアンプ１
２０の誤動作が防止される。

【０１２３】転送用ビット線２０００の電位が、シリア
ルレジスタ１３００内の各メモリセル３１０のデータを
書換えることができるために十分な電位に達すると、内
部転送信号φ２１１ａが活性状態“Ｈ”になる。それに
より、転送スイッチ回路２１００ａ内の各転送スイッチ
２１０が導通状態になる。その結果、各転送用ビット線
２０００の電位がシリアルレジスタ１３００内の各メモ
リセル３１０に伝達される。

【０１２４】上記のように、行選択、検知および増幅、
転送スイッチ２２０のわずかなオン、転送スイッチ２２
０の完全なオン、転送スイッチ２１０のオンというシー
ケンスで、メモリアレイブロック１１００ａからシリア
ルレジスタ１３００へのデータ転送が行なわれる。

【０１２５】重要なことは、転送用ビット線２０００の
存在によって、メモリアレイブロック１１００ａ〜１１
００ｄのいずれが選択されても１つのシリアルレジスタ
１３００のみにデータが転送されるということである。

【０１２６】各メモリアレイブロックからシリアルレジ
スタへの転送シーケンスは、選択されるメモリアレイブ
ロックによらず、上記のシーケンスと同様である。

【０１２７】上記のように、内部転送信号φ２２１ａが
２段階に変化するので、ノイズ等の影響でデータが反転
するような誤動作を防止することができ、かつ、センス
アンプが、ビット線および転送用ビット線による過大な
負荷を安定にかつ短時間に充放電することができる。

【０１２８】なお、上記実施例では、内部転送信号φ２
２１ａ，φ２２１ｂが２段階に変化しているが、さら
に、内部転送信号φ２２１ａ，φ２２１ｂが電源電位Ｖ
ｃｃ以上の電位まで上昇してもよい。このような３段階
の変化により、転送用ビット線２０００の電位が接地電
位から電源電位Ｖｃｃまで完全に振れることができ、転
送マージンが向上する。

【０１２９】このような内部転送信号の２段階または３
段階の変化を、図１１に示される従来のデュアルポート
メモリに適用してもよい。この場合も、センスアンプの
安定な動作を確保することができ、かつ転送時間が短縮
される。

【０１３０】次に、図５の波形図を参照しながら図１〜
図３に示されるデュアルポートメモリのライト転送サイ
クルの動作を説明する。

【０１３１】制御信号／ＲＡＳの立下がり時に制御記号
／ＷＢ；／ＷＥが“Ｌ”、制御信号／ＤＴ；／ＯＥが
“Ｌ”、制御信号／ＳＥが“Ｌ”にそれぞれ設定される
と、ライト転送モードが決定される。また、アドレス信
号Ａ０〜Ａｎによってメモリアレイ内の１行が選択され
ると、直ちに内部転送信号φ２１１ａ，φ２１１ｂのい
ずれか一方が活性化する。

【０１３２】メモリアレイブロック１１００ａ，１１０
０ｂの１行が選択されると、内部転送信号φ２１１ａが
立上がり、転送スイッチ回路２１００ａ内の各転送スイ
ッチ２１０がオンする。一方、メモリアレイブロック１
１００ｃ，１１００ｄの１行が選択されると、内部転送
信号φ２１１ｂが立上がり、転送スイッチ回路２１００
ｂ内の各転送スイッチがオンする。

【０１３３】ここでは、メモリアレイブロック１１００
ａ内の１行が選択され、内部転送信号φ２１１ａにより
転送スイッチ回路２１００ａ内の各転送スイッチ２１０
がオンするものと仮定する。この場合、シリアルレジス
タ１３００内の各メモリセル３１０に記憶されたデータ
が、各転送用ビット線２０００に伝達され始める。

【０１３４】一方、メモリアレイブロック１１００ａ内
の１本のワード線１１１の電位が“Ｈ”に立上がる。そ
れにより、そのワード線１１１に接続されたメモリセル
１１０のデータがそれぞれ対応するビット線１１２に読
出され始める。

【０１３５】各転送用ビット線２０００の電位がある程
度“Ｈ”または“Ｌ”に変化した後、内部転送信号φ２
２１ａが“Ｈ”に立上がる。それにより、転送スイッチ
回路２２００ａ内の各転送スイッチ２２０がオンし始め
る。

【０１３６】ここで２つの重要な点がある。１つ目の点
はシリアルレジスタ１３００内の各メモリセル３１０か
ら転送用ビット線２０００に読出される電荷の量は、メ
モリアレイ内の各メモリセル１１０からビット線１１２
に読出される電荷の量よりも大きいことである。２つ目
の点は、転送スイッチ回路２２００ａ内の各転送スイッ
チ２２０がオンするまでは、各センスアンプ１２０は活
性化しないことである。この２つの点が満足されない
と、シリアルレジスタ１３００からメモリアレイへのデ
ータ転送は不可能になる。

【０１３７】したがって、ライト転送サイクルにおいて
のみ、転送スイッチ回路２２００ａ，２２００ｂ内の転
送スイッチが内部転送信号φ２２１ａ，φ２２１ｂによ
りオンするまでシアードセンスアンプ回路１２００ａ，
１２００ｂ内の各センスアンプが活性化しないように、
予め論理を構成しておく。

【０１３８】このように、各転送用ビット線２０００に
シリアルレジスタ１３００内の各メモリセル３１０から
読出された電荷の量が、メモリアレイ内のメモリセル１
１０から各ビット線１１２に読出された電荷の量よりも
大きくなった時点で、転送スイッチ回路２２００ａ内の
転送スイッチ２２０がオンする。すなわち、リード転送
サイクルとは逆に、転送スイッチ回路２１００ａ内の転
送スイッチ２１０がオンした後、一定の時間差をおい
て、転送スイッチ回路２２００ａ内の各転送スイッチ２
２０がオンする。

【０１３９】その後、各センスアンプ１２０がセンスク
ロック信号１２１により活性化されると、各センスアン
プ１２０は、選択されたワード線１１１に接続されたメ
モリセル１１０から読出されたデータを増幅するのでは
なく、シリアルレジスタ１３００内の各メモリセル３１
０から読出されたデータを増幅する。その増幅された各
データは、対応するメモリセル１１０に書込まれる。そ
れにより、シリアルレジスタ１３００からメモリアレイ
ブロック１１００ａへのデータ転送が完了する。

【０１４０】上記のように、転送スイッチ２１０のオ
ン、転送スイッチ２２０のオン、検知および増幅という
シーケンスで、シリアルレジスタ１３００からメモリア
レイブロック１１００ａへのデータ転送が行なわれる。

【０１４１】図６は、リード転送サイクルにおける内部
転送信号φ２２１ａ，φ２２１ｂを発生するための内部
転送信号発生回路（転送ゲートブースト回路）の構成を
示す回路図である。また、図７は、図６の内部転送信号
発生回路の動作を説明するための波形図である。

【０１４２】図６において、入力信号φａが、センスク
ロック信号１２１に相当し、出力信号φｂが内部転送信
号φ２２１ａまたは内部転送信号φ２２１ｂに相当す
る。

【０１４３】この内部転送信号発生回路は、インバータ
Ｇ１，Ｇ２、ＮチャネルＭＯＳトランジスタＮ１，Ｎ
２、ＰチャネルＭＯＳトランジスタＰ１およびキャパシ
タＣ１を含む。ノードｎ１とノードｎ２との間に３つの
インバータＧ１が接続され、ノードｎ２とノードｎ３と
の間にトランジスタＰ１，Ｎ１，Ｎ２からなる回路が接
続される。また、ノードｎ２とノードｎ４との間に３つ
のインバータＧ２およびキャパシタＣ１が接続される。
ノードｎ１に入力信号φａが与えられ、ノードｎ３から
出力信号φｂが出力される。

【０１４４】図７に示すように、入力信号φａが立上が
ると、３つのインバータＧ１による遅延時間ｔ１の後、
出力信号φｂが緩やかに立上がる。３つのインバータＧ
２による遅延時間ｔ２の後、出力信号φｂが急速に立上
がる。

【０１４５】このように、図６に示す内部転送信号発生
回路により、リード転送サイクルにおける内部転送信号
φ２２１ａ，φ２２１ｂが作成される。

【０１４６】図８は、この発明の第２の実施例によるデ
ュアルポートメモリの主要部の構成を示す回路図であ
る。この実施例のデュアルポートメモリの全体の構成
は、図８に示される回路を除いて、図１１および図１２
に示される構成と同様である。

【０１４７】図８において、メモリアレイ１００は、複
数のビット線対ＢＬａ，ＢＬｂ、それらのビット線対に
交差する複数のワード線ＷＬ０〜ＷＬｎ、およびそれら
の交点に設けられる複数のメモリセルＭＣを含む。

【０１４８】センスアンプ回路１０５は、複数のビット
線対ＢＬａ，ＢＬｂに対応して複数のセンスアンプＳＡ
を含む。また、転送回路２００は、複数のビット線対Ｂ
Ｌａ，ＢＬｂに対応して、ＮチャネルＭＯＳトランジス
タからなる複数組のトランフファゲートＴＧを含む。シ
リアルレジスタ３００は、複数組のビット線対ＢＬａ，
ＢＬｂに対応して、複数のスタティック型メモリセルＳ
Ｒを含む。

【０１４９】メモリアレイ１００と転送回路２００との
間に、ダイナミック型記憶回路１５０が配置される。ダ
イナミック型記憶回路１５０は、複数組のビット線対Ｂ
Ｌａ，ＢＬｂに対応して、複数のダイナミック型ストレ
ージセルＤＳＣを含む。各ダイナミック型ストレージセ
ルＤＳＣは、ＮチャネルＭＯＳトランジスタＴｓおよび
キャパシタＣｓを含む。各トランジスタＴｓは、対応す
るビット線ＢＬａと対応するキャパシタＣｓとの間に接
続される。

【０１５０】転送回路２００内の各トランスファゲート
ＴＧには、内部クロック発生回路４０１ｂからデータ転
送信号ＤＴが与えられる。また、ダイナミック型記憶回
路１５０内の各トランジスタＴｓのゲートには、内部ク
ロック発生回路４０１ｂから活性化信号ＲＴが与えられ
る。

【０１５１】次に、図９の波形図を参照しながら、図８
のデュアルポートメモリにおけるライト転送サイクルの
動作を説明する。

【０１５２】シリアルレジスタ３００内の各メモリセル
ＳＲは、フリップフロップで構成されるので、２つの安
定状態を有する。メモリセルＳＲが２つの安定状態の一
方にあるときにデータ“Ｈ”が記憶されると定義する。
また、メモリセルＳＲが２つの安定状態の他方にあると
きにデータ“Ｌ”が記憶されると定義する。

【０１５３】まず、活性化信号ＲＴが立上がる。それに
より、各ダイナミック型ストレージセルＤＳＣ内のトラ
ンジスタＴｓがオンし、キャパシタＣｓが対応するビッ
ト線ＢＬａに結合される。このとき各ダイナミック型ス
トレージセルＤＳＣに記憶されているデータは、以後の
動作とは無関係である。

【０１５４】次に、データ転送信号ＤＴが立上がる。そ
れにより、転送回路２００内の各トランスファゲートＴ
Ｇがオンする。その結果、シリアルレジスタ３００内の
各メモリセルＳＲがビット線ＢＬａを介して対応するダ
イナミック型ストレージセルＤＳＣ内のキャパシタＣｓ
に結合される。

【０１５５】それにより、各メモリセルＳＲ内のデータ
が、トランスファゲートＴＧを介して、対応するダイナ
ミック型ストレージセルＤＳＣに転送される。所定の転
送時間ｔの後、データ転送信号ＤＴが立下がる。したが
って、各メモリセルＳＲが、メモリアレイ１００内の各
ビット線対ＢＬａ，ＢＬｂから電気的に切離される。そ
の結果、シリアルレジスタ３００内の各メモリセルＳＲ
に、外部データを書込むことが可能となる。

【０１５６】なお、図９に示される転送時間ｔは、各ダ
イナミック型ストレージセルＤＳＣ内の微小容量を充電
するために必要な時間である。したがって、この転送時
間ｔは、極めて短く設定することができる。

【０１５７】その後、時間Ｔ１において、センスアンプ
ＳＡが活性化される。それにより、ダイナミック型スト
レージセルＤＳＣに記憶されたデータが、センスアンプ
ＳＡにより増幅される。その後、たとえばワード線ＷＬ
０が活性化されると、センスアンプＳＡにより増幅され
た１行分のデータが、そのワード線ＷＬ０に接続される
メモリセルＭＣにそれぞれ書込まれる。このようにし
て、シリアルレジスタ３００からメモリアレイ１００内
の１行へのデータ転送が完了する。

【０１５８】リード転送サイクルの動作および通常の読
出および書込動作は、図１１および図１２に示されるデ
ュアルポートメモリの動作と同様である。

【０１５９】図８に示される実施例を、図１〜図３に示
されるデュアルポートメモリに適用することも可能であ
る。

【０１６０】

【発明の効果】第１〜第３の発明によれば、複数の転送
線が第１のメモリアレイの複数のブロックのいずれかを
縦断するように配列されているので、第１のメモリアレ
イのブロックと第２のメモリアレイとが物理的に離れて
いても、第１のメモリアレイの任意のブロックと第２の
メモリアレイとの間でデータを転送することができる。

【０１６１】したがって、第１のメモリアレイがどのよ
うな分割動作を行なっても、第１のメモリアレイと第２
のメモリアレイとの間でデータ転送が可能となる。

【０１６２】第４および第５の発明によれば、第１のメ
モリアレイから第２のメモリアレイへのデータ転送時
に、転送手段の複数の転送スイッチ手段が２段階で活性
化されるので、増幅手段の安定な動作を確保することが
でき、かつ転送速度を高速化することができる。

【０１６３】第６〜第８の発明によれば、第２のメモリ
アレイから第１のメモリアレイへのデータ転送時に、デ
ータがダイナミック型記憶手段に一時的に記憶されるの
で、第２のメモリアレイへのデータ書込の禁止期間を短
縮することができる。したがって、転送速度を高速化す
ることが可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施例によるデュアルポート
メモリの全体の構成を示すブロック図である。

【図２】図１のデュアルポートメモリのメモリアレイ領
域の構成を示すブロック図である。

【図３】図２に示される１つのメモリアレイブロックお
よびその関連部分の構成を詳細に示す回路図である。

【図４】リード転送サイクルの動作を説明するための波
形図である。

【図５】ライト転送サイクルの動作を説明するための波
形図である。

【図６】内部転送信号発生回路の構成を示す回路図であ
る。

【図７】内部転送信号発生回路の動作を説明するための
波形図である。

【図８】この発明の第２の実施例によるデュアルポート
メモリのメモリアレイおよびその周辺部分の構成を詳細
に示す回路図である。

【図９】図８の実施例におけるライト転送サイクルの動
作を説明するための波形図である。

【図１０】マルチポートメモリを用いた映像処理システ
ムの構成を概略的に示す図である。

【図１１】従来のデュアルポートメモリの全体の構成を
示すブロック図である。

【図１２】図１１のデュアルポートメモリのメモリアレ
イ領域の構成を示すブロック図である。

【図１３】１／４分割動作が可能なメモリアレイの考え
得る配置を示すブロック図である。

【図１４】１／４分割動作が可能なメモリアレイの考え
得る他の配置を示すブロック図である。

【図１５】１／４分割動作が可能なメモリアレイの考え
得るさらに他の配置を示すブロック図である。

【図１６】従来のデュアルポートメモリにおけるデータ
転送動作を示す図である。

【図１７】図１３に示される配置におけるデータ転送動
作を示す図である。

【図１８】図１４および図１５に示される配置における
データ転送動作を示す図である。

【符号の説明】

１１００ａ，１１００ｂ，１１００ｃ，１１００ｄ メ
モリアレイブロック １２００ａ，１２００ｂ シェアドセンスアンプ回路 １３００ シリアルレジスタ ２１００ａ，２２００ａ，２１００ｂ，２２００ｂ 転
送スイッチ回路 ２０００ 転送用ビット線 １０１ 行デコーダ １０２ 列デコーダ １１０ メモリセル １１１ ワード線 １１２ ビット線 ３０２ シリアルセレクタ ４０１ａ 内部クロック発生回路 φ２１１ａ，φ２２１ａ，φ２１１ｂ，φ２２１ｂ 内
部転送信号 １００ メモリアレイ １０５ センスアンプ回路 １５０ ダイナミック型記憶回路 ２００ 転送回路 ３００ シリアルレジスタ ４０１ｂ 内部クロック発生回路 ＭＣ メモリセル ＢＬａ，ＢＬｂ ビット線対 ＷＬ０〜ＷＬｎ ワード線 ＤＳＣ ダイナミック型ストレージセル ＳＲ メモリセル ＲＴ 活性化信号 ＤＴ データ転送信号 なお、各図中同一符号は同一または相当部分を示す。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列に配列された複数の
   メモリセルを含み、複数のブロックに分割された第１の
   メモリアレイと、 隣接する２つのブロック間に配置され、前記複数のブロ
   ックのいずれかから読出された１行分のデータまたは前
   記複数のブロックのいずれかに書込まれるべき１行分の
   データを増幅する増幅手段と、 １行に配列された複数のメモリセルを含む第２のメモリ
   アレイと、 前記第１のメモリアレイと前記第２のメモリアレイとの
   間で１行分のデータを転送する転送手段とを備え、 前記第１のメモリアレイの前記複数のブロックおよび前
   記第２のメモリアレイは共通の列に配列され、 前記転送手段は、 前記複数のブロックのいずれかを縦断するように配列さ
   れる複数の転送線と、 前記増幅手段と前記複数の転送線との間のデータ転送を
   制御する第１の転送制御手段と、 前記複数の転送線と前記第２のメモリアレイとの間のデ
   ータ転送を制御する第２の転送制御手段とを含む、デュ
   アルポートメモリ。
2. 【請求項２】 データの書込または読出のために前記第
   １のメモリアレイの前記複数行のいずれかを選択する第
   １の選択手段と、 データの書込または読出のために前記第１のメモリアレ
   イの前記複数列のいずれかを選択する第２の選択手段
   と、 データの書込または読出のために前記第２のメモリアレ
   イの前記複数のメモリセルを順次選択する第３の選択手
   段とをさらに備え、 前記転送手段は、前記第１のメモリアレイにおいて前記
   第１の選択手段により選択された１行のメモリセルと前
   記第２のメモリアレイとの間でデータを転送する、請求
   項１記載のデュアルポートメモリ。
3. 【請求項３】 前記複数のブロックは第１および第２の
   ブロックを含み、 前記増幅手段は前記第１および第２のブロック間に配置
   され、 前記第１および第２のブロックを前記増幅手段に選択的
   に結合させる選択スイッチ手段をさらに備えた、請求項
   １記載のデュアルポートメモリ。
4. 【請求項４】 複数行および複数列に配列された複数の
   メモリセルを含む第１のメモリアレイと、 前記第１のメモリアレイから読出された１行分のデータ
   または前記第１のメモリアレイに書込まれるべき１行分
   のデータを増幅する増幅手段と、 １行に配列された複数のメモリセルを含む第２のメモリ
   アレイと、 前記第１のメモリアレイと前記第２のメモリアレイとの
   間で１行分のデータを転送する転送手段とを備え、 前記転送手段は、 前記増幅手段と前記第２のメモリアレイとの間に接続さ
   れる複数の転送スイッチ手段と、 前記複数の転送スイッチ手段を制御する制御手段とを含
   み、 前記制御手段は、前記増幅手段から前記第２のメモリア
   レイへのデータ転送時に、前記複数の転送スイッチ手段
   を、最初は緩やかに、その後急速に活性化する、デュア
   ルポートメモリ。
5. 【請求項５】 前記複数の転送スイッチ手段の各々はト
   ランジスタを含み、 前記制御手段は前記各トランジスタを制御する制御信号
   を発生する制御信号発生手段を含み。前記制御信号は、
   前記増幅手段から前記第２のメモリアレイへのデータ転
   送時に、前記各トランジスタが、最初は緩やかに、その
   後急速にオン状態に移行するように、最初は緩やかに、
   その後急速に変化する、請求項４記載のデュアルポート
   メモリ。
6. 【請求項６】 複数行および複数列に配列された複数の
   メモリセルを含む第１のメモリアレイと、 １行に配列された複数のメモリセルを含む第２のメモリ
   アレイと、 前記第１のメモリアレイと前記第２のメモリアレイとの
   間で１行分のデータを転送する転送手段と、 前記第１のメモリアレイと前記転送手段との間に１行に
   配列される複数のダイナミック型メモリセルを含むダイ
   ナミック型記憶手段と、 前記第２のメモリアレイから前記第１のメモリアレイへ
   のデータ転送時に、前記転送手段および前記ダイナミッ
   ク型記憶手段を活性化することにより前記第２のメモリ
   アレイから前記転送手段を介して転送された１行分のデ
   ータを前記ダイナミック型記憶手段に一時的に記憶さ
   せ、その後、前記転送手段を非活性にする制御手段とを
   備えた、デュアルポートメモリ。
7. 【請求項７】 前記第１のメモリアレイの前記複数列の
   いずれかを選択する第１の選択手段と、 前記第１のメモリアレイから読出された１行分のデータ
   または前記第１のメモリアレイに書込まれるべき１行分
   のデータを増幅する増幅手段とをさらに備えた、請求項
   ６記載のデュアルポートメモリ。
8. 【請求項８】 データの書込または読出のために前記第
   １のメモリアレイの前記複数列のいずれかを選択する第
   ２の選択手段と、 データの書込または読出のために前記第２のメモリアレ
   イの前記複数のメモリセルを順次選択する第３の選択手
   段とをさらに備えた、請求項７記載のデュアルポートメ
   モリ。