DE4222273C2 - Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Zweikanalspei­ cher, sowie ein Verfahren zur Datenübertra­ gung in einem solchen. Ein Zweikanalspeicher mit den Merkmalen a) bis e), aa) bis bb) ist in der nachveröffentlichten prioritätsälteren EP 0 503 504 A2 beschrieben.

In Arbeitsstationen (Work Stations), Personalcomputern o. ä. wird die Bildinformation digital verarbeitet. Bildpufferspeicher, die als Video-RAMs (Direktzugriffsspeicher) bezeichnet werden, werden zur Darstellung einer solchen Bildinformation auf Displays verwen­ det. In diesem Falle entspricht eine Zeile im Video-RAM einer horizontalen Abtastlinie auf dem Schirm des Displays. Der Bild­ pufferspeicher speichert die Bilddaten eines Bildes.

Herkömmliche RAMs können die Daten nicht simultan lesen und schreiben. Wenn daher ein herkömmlicher RAM als Video-RAM verwen­ det wird, kann eine CPU (Zentralverarbeitungseinheit) nicht auf den Video-RAM zugreifen, während die Bildpunktdaten dargestellt werden. Die CPU greift auf den Video-RAM nur während der horizon­ talen Strahlrückführung zu. Dies verringert die Datenverarbei­ tungsgeschwindigkeit des Systems.

Aus diesem Grund sind Mehrkanal-RAMs, die eine simultane und asyn­ chrone Ausgabe der Bildpunktdaten an die Displays und den Zugriff durch CPUs erlauben, inzwischen als Speicher für die Bildverarbei­ tung weit verbreitet.

Fig. 10 zeigt schematisch den Aufbau eines Grafikverarbeitungs­ systems unter Verwendung eines Mehrkanalspeichers (Mehrkanal- bzw. mehrtorigen RAM).

Das System nach Fig. 10 benutzt eine typische Ausführung des Mehrkanalspeichers, nämlich einen Zweikanalspeicher 900, der einen direkt zugreifbaren RAM-Port (-Kanal) und einen seriell zugreifba­ ren SAM-Port aufweist. Der Zweikanalspeicher 900 wird als Video- RAM für einen Bildpuffer verwendet. Der Zweikanalspeicher 900 ent­ hält ein Direktzugriffsspeicher-Array (das im folgenden "Speicher­ array" bezeichnet wird) 901, auf das in regelloser Folge zuge­ griffen werden kann, und ein serielles Register 902, auf das nur auf serielle Weise zugegriffen werden kann.

Allgemein wird der das Speicherarray 901 enthaltende Abschnitt als RAM-Port bezeichnet, und der das serielle Register 902 enthaltende Abschnitt wird als SAM-Port bezeichnet. Das serielle Register 902 kann Daten für eine Zeile im Speicherarray 901 speichern.

Eine CPU 910 greift direkt bzw. wahlfrei auf den Zweikanalspeicher 900 zu, um die notwendigen Verarbeitungsschritte auszuführen. Ein Display 930 stellt die vom seriellen Register 902 gelieferten Bildpunktdaten dar. Eine CRT (Katodenstrahlröhren-)-Displaysteu­ erung 920 erzeugt ein Steuersignal zur Steuerung des Betriebs des Zweikanalspeichers 900.

Beim Zweikanalspeicher ("Dual-Port-Speicher") 900 werden die Bild­ punktdaten für eine Zeile vom RAM-Port in einem Übertragungsvor­ gang auf den SAM-Port übertragen. Während die Bildpunktdaten für eine Zeile seriell an das Display 930 geliefert werden, kann die CPU 910 wahlfrei auf den RAM-Port zugreifen, um die erforderlichen Operationen auszuführen.

Damit kann, wenn die Übertragung von Daten vom RAM-Port auf den SAM-Port in der Periode der horizontalen Strahlrückführung ausge­ führt wird, die CPU 910 die folgenden Operationen in einer ver­ bleibenden horizontalen Abtastperiode ausführen: Die CPU 910 kann wahlfrei die Daten im Speicherarray 901 lesen und kann die Daten in angemessener Weise verarbeiten und wieder in das Speicherarray 901 schreiben.

Die Betriebs-Zeitsteuerung bzw. -Taktung des Zweikanalspeichers 900 wird durch die CRT-Displaysteuerung 920 gesteuert. Die CRT- Displaysteuerung 920 verhindert den Zugriff durch die CPU 910, während die Daten vom RAM-Port auf den SAM-Port übertragen werden.

Auf diese Weise kann die CPU 910, wenn der Zweikanalspeicher 900 als Video-RAM für den Bildpuffer verwendet wird, auf den Zweika­ nalspeicher 900 zugreifen, während auf dem Display 930 eine Anzei­ ge ausgeführt wird. Damit werden die Leistungsfähigkeit und Be­ triebsgeschwindigkeit des Systems merklich verbessert.

Fig. 11 ist ein Blockschaltbild, das ein Beispiel des Gesamtauf­ baus des Zweikanalspeichers zeigt. Ein Zweikanalspeicher 100 ist auf einem Halbleiterchip gebildet.

Beim Zweikanalspeicher werden die Eingabe und Ausgabe von Daten allgemein durch eine Mehrbiteinheit ausgeführt, etwa eine 4-Bit- Einheit (x4-Aufbau) oder eine 8-Bit-Einheit (x8-Aufbau). Fig. 11 zeigt jedoch einen Aufbau, bei dem die Eingabe und Ausgabe der Daten durch eine 1-Bit-Einheit erfolgt.

Nach Fig. 11 enthält der Zweikanalspeicher 1 ein Direktzugriffs­ speicher-Array (im folgenden als "Speicherarray" bezeichnet) 100, das einen wahlfreien Zugriff erlaubt, und ein serielles Register 300, das nur einen seriellen Zugriff erlaubt. Das Speicherarray 100 enthält eine Mehrzahl von dynamischen Speicherzellen, die in Matrixform in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind. Das serielle Register 300 enthält eine Mehrzahl von statischen Speicherzellen (Registern), die in einer Zeile angeordnet sind. Das Speicherarray 100 und damit verknüpfte Abschnitte werden als ein RAM-Port 10 bezeichnet. Das serielle Register 300 und damit verknüpfte Abschnitte werden als SAM-Port 30 bezeichnet.

Eine Adreßpufferschaltung 400 nimmt an einen Adreßeingangsanschluß 500 gelieferte externe Adreßsignale A0 bis An auf und erzeugt ein internes Zeilenadreßsignal 400a und ein internes Spaltenadreßsig­ nal 400b im "Timesharing"-Betrieb. Ein Zeilendekoder 101 spricht auf das interne Zeilenadreßsignal 400a, das von der Adreßpuffer­ schaltung 400 geliefert wird, an und wählt eine entsprechende Zeile im Speicherarray 100 aus. Ein Spaltendekoder 102 spricht auf das interne Spaltenadreßsignal 400b, das von der Adreßpufferschal­ tung 400 geliefert wird, an und erzeugt ein Spaltenauswahlsignal zur Auswahl einer entsprechenden Spalte im Speicherarray 100.

Die Leseverstärkerschaltung 105 liest und verstärkt die aus der ausgewählten einen Zeile im Speicherarray 100 gelesenen Daten. Ein I/O(Ein-/Ausgangs)-Gatter 10 entspricht auf das vom Spaltendeko­ der 102 gelieferte Spaltenauswahlsignal an und überträgt ein Bit in den Daten für eine Zeile, die durch die Leseverstärkerschaltung 105 verstärkt wurden, auf den gemeinsamen I/O(Ein-/Ausgangs)-Bus 104.

Eine RAM-I/O(Ein-/Ausgangs)-Pufferschaltung 103 enthält eine Ein­ gangs- bzw. Eingabeschaltung und eine Ausgangs- bzw. Ausgabe­ schaltung. Bei einem Datenlesevorgang erzeugt die I/O-Puffer­ schaltung 103 aus den Daten auf dem gemeinsamen I/O-Bus 104 extern auszulesende Daten und überträgt diese auf den externen Daten-I/O- Anschluß 504. In einem Datenschreibvorgang erzeugt die I/O-Puffer­ schaltung 103 aus an den externen Daten-I/O-Anschluß 504 geliefer­ ten externen Schreibdaten interne Schreibdaten und überträgt diese auf den gemeinsamen I/O-Bus 104.

Eine Übertragungsschaltung 200 überträgt die Daten für eine Zeile zwischen einer beliebigen Zeile im Speicherarray 100 und dem seriellen Register 300. Eine serielle Auswahleinrichtung 302 wählt sequentiell Speicherzellen im seriellen Register aus. Die aus der ausgewählten Speicherzelle ausgelesenen Daten werden an den ge­ meinsamen I/O-Bus 304 geliefert.

Eine SAM-I/O-Pufferschaltung 303 enthält eine Eingangsschaltung und eine Ausgangsschaltung. Beim Datenlesen erzeugt die I/O- Pufferschaltung 303 aus den Daten auf dem gemeinsamen I/O-Bus 304 extern auszulesende Daten und überträgt diese auf den externen Daten-I/O-Anschluß 505. Beim Datenschreiben erzeugt die I/O- Pufferschaltung 303 aus den auf den externen Daten-I/O-Anschluß 505 gelieferten externen Schreibdaten interne Schreibdaten und überträgt diese auf den gemeinsamen I/O-Bus 304.

Der Zweikanalspeicher 1 enthält als periphere Schaltungen eine interne Takterzeugungsschaltung 401, eine SC-Puffer- und Verschie­ betakterzeugungsschaltung 402 und eine SE-Pufferschaltung 403.

Die interne Takterzeugungsschaltung 401 empfängt Steuersignale /RAS, /CAS, /WB; WE, /DT; OE, die über einen externen Takteingabe­ anschluß 401 extern angelegt werden, um verschiedene interne Steuersignale zu erzeugen. Die SC-Puffer- und Verschiebetakter­ zeugungsschaltung 402 enthält eine Signalumwandlungsschaltung wie einen Zähler und empfängt ein an einen Steuersignaleingangsan­ schluß 503 angelegtes Steuersignal /SE, um ein internes Steuersig­ nal zur Aktivierung der SAM-I/O-Pufferschaltung 303 zu erzeugen.

Das Steuersignal /RAS bestimmt die Zeit, zu der die Adreßpuffer­ schaltung 400 das an den Adreßeingangsanschluß 500 angelegte ex­ terne Adreßsignal als internes Zeilenadreßsignal einfängt und dient außerdem als Zeilenadreßabtastsignal zur Steuerung des Be­ triebes des Zeilenauswahlsystems im RAM-Port 10. Das Steuersignal /CAS bestimmt die Zeit, zu der die Adreßpufferschaltung 400 das an den Adreßeingangsanschluß 500 angelegte externe Adreßsignal als internes Spaltenadreßsignal einfängt und dient auch als Spalten­ adreßabtastsignal zur Steuerung des Betriebs des Spaltenauswahl­ systems im RAM-Port 10.

Die Steuersignale /WB und /WE sind Steuersignale zur Bestimmung eines bitweisen Schreibbetriebs und eines Datenschreibbetriebs. Der bitweise Schreibbetrieb ist eine Betriebsart, bei der das Schreiben in bezug auf ein vorbestimmtes Bit verhindert wird, wenn der RAM-Port 10 eine Ein- und Ausgabe von Daten durch eine Mehrbiteinheit ausführt. Die Steuersignale /DT und /OE sind Steuersignale zur Bestimmung eines Datenübertragungsmodus, bei dem Daten zwischen dem RAM-Port 10 und dem SAM-Port 30 übertragen werden, und zur Bestimmung eines Datenausgabemodus.

Der Zweikanalspeicher 1 enthält weiter einen Adreßzeiger 410. Der Adreßzeiger 410 spricht auf das von der internen Takterzeugungs­ schaltung 401 gelieferte Steuersignal an, um das von der Adreß­ pufferschaltung 400 gelieferte interne Spaltenadreßsignal zwi­ schenzuspeichern und es als ein Startadreßsignal 400c an die serielle Auswahleinrichtung 302 anzulegen.

Nachfolgend wird der Betrieb des Zweikanalspeichers 1 nach Fig. 11 beschrieben. Auf den RAM-Port 10 wird ähnlich wie beim Zugriff auf einen herkömmlichen dynamischen RAM zugegriffen.

Speziell werden zu einem Zeitpunkt des Abfallens des Steuersignals /RAS die an den Adreßeingangsanschluß 500 angelegten externen Adreßsignale A0 bis An durch die Adreßpufferschaltung 400 einge­ fangen und als interne Zeilenadreßsignale 400a an den Zeilende­ koder 101 angelegt. Der Zeilendekoder 101 spricht auf ein internes Zeilenadreßsignal 400a an, um eine Zeile im Speicherarray 100 aus­ zuwählen, und bringt das Potential der entsprechenden Zeilenaus­ wahlleitung (Wortleitung) in den aktiven Zustand bzw. "H". Dadurch werden in der ausgewählten einen Zeile Daten aus den Speicher­ zellen ausgelesen. Die Daten für die eine Zeile werden durch die Leseverstärkerschaltung 105 verstärkt und gehalten.

Wenn das Steuersignal /CAS abfällt, fängt die Adreßpufferschaltung 400 an den Adreßeingangsanschluß 500 angelegte externe Adreßsig­ nale A0 bis An ein und legt diese, d. h. die internen Spaltenadreß­ signale 400b, an den Spaltendekoder 102 an. Der Spaltendekoder 102 dekodiert das interne Spaltenadreßsignal 400b und erzeugt das Spaltenauswahlsignal zur Auswahl einer entsprechenden Spalte im Speicherarray 100. Das Spaltenauswahlsignal wählt ein Bit in den Daten für eine Zeile, die durch die Leseverstärkerschaltung 105 gehalten werden, aus, und der ausgewählte Wert wird über das I/O- Gatter 106 auf den gemeinsamen I/O-Bus 104 ausgelesen.

Beim Datenlesebetrieb wird, wenn die Steuersignale /DT und /OE aktiviert bzw. "L" sind, die in der RAM-I/O-Pufferschaltung 103 enthaltene Ausgangsschaltung aktiviert. Dadurch werden aus den Daten auf dem gemeinsamen I/O-Bus 104 extern auszulesende Daten gebildet und an den Daten-I/O-Anschluß 504 geliefert.

Beim Datenschreibbetrieb wird, wenn die Steuersignale /WB und /WE aktiviert bzw. "L" sind, die in der RAM-I/O-Pufferschaltung 103 enthaltene Eingangsschaltung zum Zeitpunkt des Abfallens des Steuersignals /CAS oder zum Zeitpunkt des Abfallens der Steuersig­ nale /WB und /WE, der später liegt, aktiviert. Dadurch werden die an den Daten-I/O-Anschluß 504 angelegten Daten eingefangen, um ein internes Schreibdatensignal zu bilden, das auf den gemeinsamen I/O-Bus 104 übertragen wird.

Da die Ansteuerfähigkeit des Schreibdatensignals höher als die­ jenige des Lesedatensignals ist, werden die durch die Lesever­ stärkerschaltung 105 verstärkten gelesenen Daten wieder geschrie­ ben und gegen die geschriebenen Daten ausgetauscht. Auf diese Weise werden die Daten in eine Speicherzelle im Speicherarray 100 eingeschrieben.

Nachfolgend werden ein Datenübertragungsvorgang und die Daten­ schreib- und Lesevorgänge des SAM-Ports 30 beschrieben.

Der SAM-Port 30 wird in Abhängigkeit von der Art des Übertra­ gungszyklus, der vor der Festlegung der Betriebsart ausgeführt wurde, wahlweise so eingestellt, daß er im Datenlesemodus oder im Datenschreibmodus ist. Wenn das Speicherarray 100 die Daten über die Übertragungsschaltung 200 auf das serielle Register 300 über­ trägt (d. h. im Leseübertragungszyklus), ist der SAM-Port 30 auf den Datenlesemodus eingestellt. Wenn das serielle Register 300 über die Übertragungsschaltung 200 die Daten auf das Speicherarray 100 überträgt (Schreibübertragungszyklus), ist der SAM-Port 30 auf den Datenschreibmodus eingestellt.

Zuerst wird nachfolgend der Betrieb im Datenlesemodus beschrieben.

Beim normalen Lesezyklus im RAM-Port 10 beginnt der Leseübertra­ gungszyklus, wenn die Steuersignale /DT und /OE in den aktiven Zustand bzw. "L", die Steuersignale /WB und /WE in den inaktiven Zustand bzw. "H" und das Steuersignal /SE zur Zeit der Aktivierung des Steuersignals /RAS ("L") gesetzt sind. Dadurch wird, nachdem die Daten der Speicherzellen in einer Zeile im Speicherarray 100 gelesen und verstärkt wurden, die Übertragungsschaltung 200 in Reaktion auf den Anstieg der Steuersignale /DT und /OE aktiviert. Infolgedessen werden die Daten für eine Zeile auf das serielle Register 300 übertragen.

Dann wird das interne Spaltenadreßsignal, das abgetastet wurde, wenn das Steuersignal /CAS abfällt, in den Adreßzeiger 410 ge­ laden. Das interne Spaltenadreßsignal wird als ein Startadreß­ signal 400c an die serielle Auswahleinrichtung 302 angelegt. Da­ durch wird in der seriellen Auswahleinrichtung 302 eine anfänglich ausgewählte Bitposition (ausgewählte Adresse) bestimmt.

Danach inkrementiert eine in der SC-Puffer- und Verschiebetakt­ erzeugungsschaltung 402 enthaltene Signalumwandlungsschaltung die ausgewählte Adresse in der seriellen Auswahleinrichtung 302 um eins. Damit werden die Daten für eine Zeile, die im seriellen Re­ gister 300 gespeichert sind, über die in der SAM-I/O-Pufferschal­ tung 303 enthaltene Ausgangsschaltung sequentiell an den externen Daten-I/O-Anschluß 505 geliefert.

Nachfolgend wird der Betrieb des SAM-Ports 30 im Datenschreib­ modus beschrieben.

Zuerst, zum Zeitpunkt der Aktivierung ("L") des Steuersignals /RAS, beginnt der Schreibübertragungszyklus, wenn die Steuersig­ nale /WB und /WE in den aktiven Zustand "L", die Steuersignale /DT und /OE in den aktiven Zustand "L" und das Steuersignal /SE in den aktiven Zustand "L" gesetzt sind. Unmittelbar danach werden die Daten des seriellen Registers 300 über die Übertragungsschaltung 200 auf das Speicherarray 100 übertragen.

Zu dieser Zeit wählt der Zeilendekoder 101 eine Zeile im Speicher­ array 100 aus. Deshalb können die Daten für eine Zeilen, die vom seriellen Register 300 übertragen wurden, mit den aus den Spei­ cherzellen in einer Zeile, die im Speicherarray 100 ausgewählt wurde, gelesenen Daten konkurrieren. Jedoch ist der Betrag der vom seriellen Register 300 gelieferten Ladungen allgemein größer als der Betrag der vom Speicherarray 100 gelieferten Ladungen. Infol­ gedessen verstärkt die Leseverstärkerschaltung 105 nicht die aus den Speicherzellen in der im Speicherarray 10 ausgewählten Zeile gelesenen Daten, sondern sie verstärkt die vom seriellen Register 300 übertragenen Daten. Infolgedessen werden die vom seriellen Register 300 übertragenen Daten in die Speicherzellen der im Spei­ cherarray 100 ausgewählten Zeile übertragen.

Wenn das Steuersignal /CAS auf "L" abfällt, wird das durch die Adreßpufferschaltung 400 abgetastete interne Spaltenadreßsignal in den Adreßzeiger 410 geladen. Dieses interne Spaltenadreßsignal wird an die serielle Auswahleinrichtung 302 als Startadreßsignal 400c angelegt. Dadurch wird das anfänglich ausgewählte Bit (die ausgewählte Adresse) in der seriellen Auswahleinrichtung 302 be­ stimmt.

Danach inkrementiert die SC-Puffer- und Verschiebetakterzeugungs­ schaltung 402 die ausgewählte Adresse in der seriellen Auswahlein­ richtung 302 um eins jedes Mal dann, wenn das externe Taktsignal SC sich ändert. Damit werden die an den externen Daten-I/O-An­ schluß 505 angelegten Schreibdaten über die in der SAM-I/O-Puffer­ schaltung 303 enthaltene Eingangsschaltung sequentiell an die aus­ gewählte Adresse in der seriellen Auswahleinrichtung 302 angelegt.

Wie oben beschrieben, werden das Schreiben der Daten in das serielle Register 300 und das Auslesen der Daten aus dem seriellen Register 300 in Reaktion auf das externe Taktsignal SC ausgeführt. In diesem Falle ist es nicht erforderlich, den Zeilenauswahlvor­ gang und den Spaltenauswahlvorgang so auszuführen, wie es beim herkömmlichen dynamischen RAM geschieht, und damit kann auf den SAM-Port 30 mit einer hohen Geschwindigkeit im Bereich von 10 ns bis 30 ns zugegriffen werden. Deshalb sind Zweikanalspeicher für Bildverarbeitungszwecke, bei denen eine große Datenmenge verarbei­ tet werden muß, weit verbreitet.

In den letzten Jahren sind die Speicherarrayabschnitte in dyna­ mischen RAMs, die im folgenden als "DRAMs" bezeichnet werden, auf 1MBit, 4MBit und 16MBit angewachsen, und damit hat das Anwachsen des Leistungsverbrauches oftmals Probleme aufgeworfen.

Fig. 12 ist eine Darstellung zur Verdeutlichung des Vorganges der Teilung eines DRAM. Der Vorgang der Teilung eines DRAM ist eine effektive Maßnahme zur Lösung des Problems des Anwachsens des Leistungsverbrauches.

Fig. 12 zeigt ein Beispiel, bei dem ein Speicherarray 1100 mit einer Speicherkapazität von 1MBit in zwei Blöcke, von denen jeder die halbe Speicherkapazität hat, aufgeteilt ist. Fig. 12 zeigt die tatsächliche Anordnung des Speicherzellgebietes AR in Fig. 11. In Fig. 12 ist das Speicherarray 1100 in zwei Speicherarray­ blöcke 1100a und 1100b aufgeteilt. Ein serielles Register 3000 ist zwischen den beiden Speicherarrayblöcken 1100a und 1100b ange­ ordnet. Eine Leseverstärkerschaltung 1200a ist entsprechend dem Speicherarrayblock 1100a angeordnet, und eine Leseverstärkerschal­ tung 1200b ist entsprechend dem Speicherarrayblock 1100b ange­ ordnet.

Das Speicherarray 1100 entspricht dem in Fig. 11 gezeigten Spei­ cherarray 100, und das serielle Register 3000 dem in Fig. 11 ge­ zeigten seriellen Register 300. Die Leseverstärkerschaltungen 1200a und 1200b entsprechen jeweils einer in Fig. 11 gezeigten Leseverstärkerschaltung 105.

Das Speicherarray 1100 ist so aufgeteilt, daß die Speicherarray­ blöcke 1100a und 1100b in Spaltenrichtung angeordnet sind. Der Speicherarrayblock 1100a enthält so die Speicherzellen von der 0. Zeile bis zur 255. Zeile (X0-X255), und der Speicherarrayblock 1100b enthält die Speicherzellen von der 256. Zeile bis zur 511. Zeile (X256-X511).

Wenn beispielsweise eine Zeilenauswahlleitung (Wortleitung) 1010 aktiviert wird, werden die Daten von den Speicherzellen in einer mit der Zeilenauswahlleitung 1010 verbundenen Zeile ausgelesen, und die Daten für eine Zeile werden durch die Leseverstärker­ schaltung 1200a verstärkt. In diesem Falle arbeitet die dem Spei­ cherarrayblock 1100a zugeordnete Leseverstärkerschaltung 1200a, und die dem Speicherarrayblock 1100b zugeordnete Leseverstärker­ schaltung 1200b arbeitet nicht. Damit wird ein 1/2-Teilbetrieb aus­ geführt. Dieses Verfahren ist für DRAMs von 1MBit bekannt und üblich.

Auf diese Weise wird der Leistungsverbrauch der DRAMs verringert.

Nachfolgend wird ein Aufbau betrachtet, bei dem DRAM mit einem Speicherarray, in dem ein 1/4-Teilbetrieb ausgeführt wird, bei dem Zweikanalspeicher angewandt wird. Die Fig. 13, 14 und 15 sind Blockschaltbilder, die den Aufbau zeigen, der betrachtet werden kann, wenn das einen 1/4-Teilbetrieb ausführende Speicherarray auf den Zweikanalspeicher angewandt wird.

Zuerst ist, wie Fig. 13 zeigt, das Speicherarray 1100 in vier Speicherarrayblöcke 1100a, 1100b, 1100c und 1100d aufgeteilt. Der Speicherarrayblock 1100a enthält die Speicherzellen von der 0. Zeile bis zur 127. Zeile. Der Speicherarrayblock 1100b enthält die Speicherzellen von der 128. Zeile bis zur 255. Zeile. Der Spei­ cherarrayblock 1100c enthält die Speicherzellen von der 256. Zeile bis zur 383. Zeile. Der Speicherarrayblock 1100d enthält die Spei­ cherzellen von der 384. Zeile bis zur 511. Zeile.

Ein serielles Register 1300a ist an einer Seite des Speicherarray­ blocks 1100a angeordnet, und ein serielles Register 1300b ist zwischen den Speicherarrayblöcken 1100b und 1100c angeordnet. Ein serielles Register 1300c ist an einer Seite des Speicherarray­ blockes 1100d angeordnet. Weiterhin ist zwischen den Speicher­ arrayblöcken 1100a und 1100b eine Leseverstärkerschaltung 1200a angeordnet, und eine Leseverstärkerschaltung 1200b ist zwischen den Speicherarrayblöcken 1100c und 1100d angeordnet.

Die Leseverstärkerschaltungen 1200a und 1200b sind aus geteilten Leseverstärkerschaltungen gebildet, die bekannt und z. B. in den japanischen Patent-Veröffentlichungen Nr. 61-46 918 und Nr. 62-55 234 beschrieben sind, um die belegten Flächen zu verringern. Die geteilte Leseverstärkerschaltung 1200a arbeitet für die Speicher­ arrayblöcke 1100a und 1100b, und die geteilte Leseverstärker­ schaltung 1200b arbeitet für die Speicherarrayblöcke 1100c und 1100d.

Beim Beispiel nach Fig. 13 können die seriellen Register nicht in einer Position angeordnet sein, sondern sind in drei Positionen angeordnet. In Fig. 14 ist das serielle Register 1300a zwischen den Speicherarrayblöcken 1100a und 1100b angeordnet, und das seri­ elle Register 1300b ist zwischen den Speicherarrayblöcken 1100c und 1100d angeordnet. Außerdem ist die Leserverstärkerschaltung 1200a an einer Seite des Speicherarrayblocks 1100a angeordnet, und die Leseverstärkerschaltung 1200b ist zwischen den Speicherarray­ blöcken 1100b und 1100c angeordnet. Eine Leseverstärkerschaltung 1200c ist an einer Seite des Speicherarrayblocks 1100d angeordnet.

Beim Beispiel nach Fig. 14 sind die seriellen Register in zwei Positionen angeordnet. In Fig. 15 sind die Leseverstärkerschal­ tung 1200a und das serielle Register 1300a zwischen den Speicher­ blöcken 1100a und 1100b angeordnet, und die Leseverstärkerschal­ tung 1200b und das serielle Register 1300b sind zwischen den Spei­ cherarrayblöcken 1100c und 1100d angeordnet.

Auch im Beispiel nach Fig. 15 sind die seriellen Register in zwei Positionen angeordnet. Beim Zweikanalspeicher nach Fig. 12, der das Speicherarray, das den 1/2-Teilungsbetrieb ausführt, nutzt, können die Daten aus einer beliebigen Zeile im Speicherarray 1100 auf das serielle Register 1300 übertragen werden, wie in Fig. 16 gezeigt, und die Daten können vom seriellen Register 1300 in eine beliebige Zeile im Speicherarray 1100 übertragen werden.

Beim Zweikanalspeicher mit dem Speicherarray, das einen 1/4-Tei­ lungsbetrieb ausführt, ist das Datenübertragungsverfahren jedoch beschränkt.

Beim Aufbau nach Fig. 13 kann der Speicherarrayblock 1100a Daten nur auf das serielle Register 1300a übertragen, jedoch keine Daten auf die seriellen Register 1300b und 1300c übertragen, da die Speicherarrayblöcke 1100b, 1100c und 1100d inaktiv sind, während der Speicherarrayblock 1100a arbeitet, und nur das serielle Re­ gister 1300a mit dem arbeitenden Speicherarrayblock 1100a verbun­ den ist.

Aus dem gleichen Grunde können die Speicherarrayblöcke 1100b und 1100c die Daten nur auf das serielle Register 1300b übertragen, und der Speicherarrayblock 1100d kann die Daten nur auf das serielle Register 1300c übertragen.

Umgekehrt kann das serielle Register 1300a die Daten nur auf den Speicherarrayblock 1100a übertragen, und das serielle Register 1300b kann die Daten nur auf die Speicherarrayblöcke 1100b und 1100c übertragen. Das serielle Register 1300c kann die Daten nur auf den Speicherarrayblock 1100d übertragen. Die Daten können nicht auf eine andere als die beschriebenen Weise übertragen werden.

Bei den in Fig. 14 und 15 gezeigten Konstruktionen können die Speicherarrayblöcke 1100a und 1100b die Daten nur auf das serielle Register 1300a übertragen, wie in Fig. 18 gezeigt. Die Speicher­ arrayblöcke 1100c und 1100d können die Daten nur auf das serielle Register 1300b übertragen.

Umgekehrt kann das serielle Register 1300a die Daten nur auf die Speicherarrayblöcke 1100a und 1100b übertragen, und die seriellen Register 1300b können die Daten nur auf die Speicherarrayblöcke 1100c und 1100d übertragen.

Wie oben beschrieben, kann der herkömmliche Zweikanalspeicher, der das Speicherarray mit dem 1/4-Teilungsbetrieb benutzt, keine Daten zwischen einem Speicherarrayblock und einem seriellen Register übertragen, die in physisch getrennten Positionen angeordnet sind. Wie oben beschrieben, ist die Übertragung von Daten zwischen dem RAM-Port und dem SAM-Port, wenn auf das Speicherarray ein Tei­ lungsbetrieb wie der 1/4-Teilungsbetrieb oder der 1/8-Teilungsbe­ trieb angewandt wird, beschränkt. In dem Maße, in dem die Kapa­ zität des DRAM etwa auf 4MBit, 16MBit oder 64MBit ansteigt, wirft die Begrenzung der Datenübertragung zunehmend ernste Probleme auf.

Weiterhin wird beim herkömmlichen Zweikanalspeicher 1 nach Fig. 11 die Leseverstärkerschaltung 105 benötigt, um während der Über­ tragung von Daten vom Speicherarray 100 auf das serielle Register 300 eine durch die Bitleitungen usw. gebildete übermäßige Last zu laden und zu entladen. Das Laden und Entladen einer solchen Last bewirkt einen instabilen Zustand der Leseverstärkerschaltung 105, und es wird einige Zeit benötigt, um diese in einen stabilen Zu­ stand zurückzuführen. Zudem kann ein an der Leseverstärkerschal­ tung 105 anliegendes Rauschen als Trigger wirken, was Fehlfunk­ tionen wie eine Datenumkehr bewirken kann.

Bei dem in Fig. 11 gezeigten herkömmlichen Zweikanalspeicher 1 können die Daten nicht extern in das serielle Register 300 einge­ schrieben werden, während die Leseverstärkerschaltung 105 die vom seriellen Register 300 auf das Speicherarray 100 übertragenen Daten verstärkt. Dies vergrößert in nicht wünschenswerter Weise die Zugriffszeit auf das serielle Register 300.

Aus der US-PS 4 984 214 ist es noch bekannt, daß in einem Zweikanalspeicher ein SAM-Teil für mehrere RAM-Teile verwendet wird, um die Vorteile beider auszunutzen.

Es ist Aufgabe der vorliegenden Erfindung, einen Zweikanalspeicher zu schaffen, bei dem eine Datenübertragung zwischen einem Speicherarray und einem beliebigen Speicherblock eines weiteren Spei­ cherarrays, das einen Teilungsbetrieb ausführt, möglich ist, insbesondere in einer kurzen Zeit ab­ läuft. Es ist weiter Aufgabe der Erfindung, ein Verfahren zur Datenübertragung in einem Zweikanalspeicher bereitzustellen, das die genannten Eigenschaften aufweist. Hier soll insbesondere die Zeitspanne, in der während einer Datenübertragung aus dem seriellen Register in das Speicherarray das serielle Register für einen Einschreibvorgang gesperrt ist, minimiert sein.

Diese Aufgabe wird durch einen Zweikanalspeicher mit den Merkmalen des Patentanspruches 1 gelöst.

Bevorzugte Ausgestaltungen des Zweikanalspeichers sind in den zugehörigen Unteransprüchen angegeben.

Bei einem Datenübertragungsvorgang des Zweikanalspeichers ent­ sprechend der Erfindung werden die Daten über die Mehrzahl von Übertragungsleitungen zwischen einem beliebigen Block im ersten Speicherarray und dem zweiten Speicherarray übertragen. Da die Mehrzahl von Übertragungsleitungen sich längs über einen der Blöcke erstreckt, können die Daten zwischen dem beliebigen Block und dem zweiten Speicherarray übertragen werden, die physisch voneinander getrennt sind.

Im Normalbetrieb ist die Mehrzahl von Übertragungsleitungen durch die erste Übertragungssteuerschaltung von der Verstärkerschaltung getrennt.

Wie oben beschrieben, können die Daten auch dann, wenn die Blöcke im ersten Speicherarray physisch vom zweiten Speicherarray ge­ trennt sind, zwischen dem beliebigen Block im ersten Speicherarray und dem zweiten Speicherarray übertragen werden. Dementsprechend können die Daten unabhängig davon, welchen Teilungsbetrieb das erste Speicherarray ausführen kann, zwischen dem ersten Speicher­ array und dem zweiten Speicherarray übertragen werden.

Beim Datenübertragungsvorgang von der Verstärkerschaltung auf das zweite Speicherarray ändert sich in der Anfangsstufe das Steuer­ signal langsam und anschließend schnell, so daß jeder Transistor in der Anfangsphase langsam und danach schnell einschaltet.

Beim Zweikanalspeicher wird die Mehrzahl von Übertragungsschaltern der ersten Übertragungssteuerschaltung in der Anfangsstufe des Datenübertragungsvorganges vom ersten Speicherarray auf das zweite Speicherarray langsam aktiviert. Deshalb arbeitet die Verstärker­ schaltung stabil. Danach kann die Mehrzahl von Schaltern der er­ sten Übertragungssteuerschaltung schnell aktiviert werden. Dadurch wird die Übertragungszeit verringert.

Wie oben beschrieben, wird die Mehrzahl von Übertragungsschaltern der Übertragungsschaltung im Datenübertragungsbetrieb vom ersten Speicherarray auf das zweite Speicherarray in zwei Stufen akti­ viert, so daß die Verstärkerschaltung stabil arbeiten und die Übertragungsgeschwindigkeit erhöht werden kann.

Die Aufgabe wird auch gelöst mit dem Verfahren nach Patentanspruch 8. Bevor­ zugte Weiterbildungen dazu sind in den zugehörigen Unteransprüchen angegeben.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen

Fig. 1 ein Blockschaltbild, das den Gesamtaufbau eines Zweikanalspeichers entsprechend einer ersten Aus­ führungsform der Erfindung zeigt,

Fig. 2 ein Blockschaltbild, das speziell den Aufbau eines Speicherarraygebietes eines Zweikanalspeichers nach Fig. 1 darstellt,

Fig. 3 ein Schaltbild, das spezieller einen in Fig. 2 ge­ zeigten Speicherarrayblock und einen damit ver­ knüpften Abschnitt darstellt,

Fig. 4 ein Wellenformdiagramm, das den Betrieb in einem Lese­ übertragungszyklus zeigt,

Fig. 5 ein Wellenformdiagramm, das den Betrieb in einem Schreibübertragungszyklus zeigt,

Fig. 6 ein Schaltbild, das einen Aufbau einer internen Über­ tragungssignalerzeugungsschaltung zeigt,

Fig. 7 ein Wellenformdiagramm zur Verdeutlichung des Betriebs einer internen Übertragungssignalerzeugungsschaltung,

Fig. 8 ein Schaltbild, das den Aufbau eines Zweikanalspei­ chers entsprechend einer zweiten Ausführungsform so­ wie eines zugehörigen peripheren Abschnittes zeigt,

Fig. 9 ein Wellenformdiagramm zur Verdeutlichung des Betriebs in einem Schreibübertragungszyklus bei der Aus­ führungsform nach Fig. 8,

Fig. 10 schematisch den Aufbau eines Grafikverarbeitungs­ systems unter Verwendung eines Mehrkanalspeichers,

Fig. 11 ein Blockschaltbild, das den Gesamtaufbau eines her­ kömmlichen Zweikanalspeichers zeigt,

Fig. 12 ein Blockschaltbild, das einen Aufbau eines Speicher­ arraygebietes in einem Zweikanalspeicher darstellt,

Fig. 13 ein Blockschaltbild, das einen Aufbau darstellt, der für ein Speicherarray betrachtet werden kann, das 1/4-Teilungsbetrieb erlaubt,

Fig. 14 ein Blockschaltbild, das eine weitere Anordnung zeigt, die für ein Speicherarray, das 1/4-Teilungsbetrieb er­ laubt, betrachtet werden kann,

Fig. 15 ein Blockschaltbild, das eine weitere Anordnung zeigt, die für ein Speicherarray, das 1/4-Teilungsbetrieb er­ laubt, betrachtet werden kann,

Fig. 16 eine Darstellung eines Datenübertragungsvorganges in einem herkömmlichen Zweikanalspeicher,

Fig. 17 eine Darstellung eines Datenübertragungsvorganges bei der in Fig. 13 gezeigten Anordnung und

Fig. 18 eine Darstellung eines Datenübertragungsvorganges bei der in Fig. 15 gezeigten Anordnung.

Wie Fig. 1 zeigt, ist ein Zweikanalspeicher 1a auf einem Halb­ leiterchip gebildet. Der Zweikanalspeicher 1a nach Fig. 1 unter­ scheidet sich von dem Zweikanalspeicher 1 nach Fig. 11 darin, daß ein Speicherarraygebiet ARY und eine interne Takterzeugungs­ schaltung 401a einen gegenüber dem Speicherarraygebiet AR und der internen Takterzeugungsschaltung 401 nach Fig. 11 unterschied­ lichen Aufbau aufweisen. Der andere Aufbau ist ähnlich zu dem nach Fig. 11.

Fig. 2 ist ein Blockschaltbild, das speziell den Aufbau des Spei­ cherarraygebietes ARY in Fig. 1 verdeutlicht. In Fig. 2 ist das eine Mehrzahl von in n Zeilen und n Spalten angeordneten dyna­ mischen Speicherzellen enthaltende Speicherarray in vier Speicher­ arrayblöcke 1100a, 1100b, 1100c und 1100d aufgeteilt.

Der Speicherarrayblock 1100a enthält die Speicherzellen von der 0. Zeile bis zur (n/4-1)-ten Zeile und der Speicherarrayblock 1100b enthält die Speicherzellen von der (n/4)-ten Zeile bis zur (2n/4-1)-ten Zeile. Der Speicherarrayblock 1100c enthält die Spei­ cherzellen von der (2n/4)-ten Zeile bis zur (3n/4-1)-ten Zeile und der Speicherarrayblock 1100d enthält die Speicherzellen von der (3n/4)-ten Zeile bis zur (n-1)-ten Zeile.

Die Speicherarrayblöcke 1100a, 1100b, 1100c und 1100d enthalten auch Speicherzellen in m Spalten. Wie oben beschrieben ist das Speicherarray so aufgeteilt, daß die Speicherarrayblöcke 1100a, 1100b, 1100c und 1100d in Spaltenrichtung angeordnet sind.

In jedem der Speicherarrayblöcke 1100a bis 1100d ist eine Mehrzahl von Wortleitungen 111 entsprechend den Zeilen angeordnet, und eine Mehrzahl von Bitleitungen 112 ist entsprechend den Spalten ange­ ordnet. Eine Speicherzelle 110 ist jeweils an der Kreuzung einer Wortleitung 111 und einer Bitleitung 112 angeordnet. Zwei benach­ barte Bitleitungen 112 bilden ein Bitleitungspaar.

Ein serielles Register 1300 ist zwischen den Speicherarrayblöcken 1100b und 1100c angeordnet. Eine geteilte bzw. gemeinsame Lese­ verstärkerschaltung 1200a ist zwischen den Speicherarrayblöcken 1100a und 1100b angeordnet. Eine geteilte bzw. gemeinsame Lese­ verstärkerschaltung 1200b ist zwischen den Speicherarrayblöcken 1100c und 1100d angeordnet.

Auswahlschalteinrichtungen 1400a und 1300a sind zwischen dem Spei­ cherarrayblock 1100a und der geteilten Leseverstärkerschaltung 1200a bzw. zwischen dem Speicherarrayblock 1100b und der geteilten Leseverstärkerschaltung 1200a angeordnet. Auswahlschalteinrich­ tungen 1300b und 1400b sind zwischen dem Speicherarrayblock 1100c und der geteilten Leseverstärkerschaltung 1200b bzw. zwischen dem Speicherarrayblock 1100d und der geteilten Leseverstärkerschaltung 1200b angeordnet.

Bei einem DRAM wird zuerst eine Zeile im Speicherarray ausgewählt, und dann wird eine Spalte ausgewählt. Daher wird der zu akti­ vierende Speicherarrayblock von den Speicherarrayblöcken 1100a bis 1100d bestimmt, wenn die Zeile ausgewählt wird. In den Speicher­ arrayblöcken 1100b und 1100c ist eine Mehrzahl von Übertragungs­ bitleitungen 2000 für einen Übertragungsvorgang entsprechend den Bitleitungspaaren angeordnet. Über die Übertragungsbitleitungen 2000 werden Daten zwischen dem seriellen Register 1300 und der ge­ teilten Leseverstärkerschaltung 1200a und zwischen dem seriellen Register 1300 und der geteilten Leseverstärkerschaltung 1200b übertragen.

Fig. 3 ist ein Schaltbild, das speziell den Speicherarrayblock 1100b nach Fig. 2 und einen damit verknüpften Abschnitt zeigt.

Der Speicherarrayblock 1100b enthält eine Mehrzahl von Wortlei­ tungen 111, eine Mehrzahl von Bitleitungen 112, die die Wortlei­ tungen 111 kreuzen, und an den Kreuzungspunkten angeordnete dyna­ mische Speicherzellen 110. Zwei benachbarte Bitleitungen 112 bilden ein Bitleitungspaar. Die Übertragungsbitleitungen 2000 sind jeweils entsprechend den Bitleitungspaaren angeordnet.

Das serielle Register 1300 enthält eine Mehrzahl von statischen Speicherzellen (Datenregistern) 310, die jeweils den Bitleitungs­ paaren im Speicherarrayblock 1100b entsprechen.

Eine Übertragungsschalteinrichtung 2100a enthält eine Mehrzahl von Übertragungsschaltern 210, die aus n-Kanal-MOS (NMOS)-Transistoren gebildet sind. Eine Übertragungsschalteinrichtung 2200a enthält eine Mehrzahl von Übertragungsschaltern 220, die aus NMOS-Transis­ toren gebildet sind. Die Übertragungsschalter 210 und 220 haben Gates, die interne Übertragungssignale Φ211a bzw. Φ221a, die von der internen Takterzeugungsschaltung 401a nach Fig. 1 angelegt werden, aufnehmen.

Die Auswahlschalteinrichtung 1300a enthält eine Mehrzahl von Aus­ wahlschaltern 130, die durch NMOS-Transistoren gebildet sind. Die Auswahlschalteinrichtung 400a enthält eine Mehrzahl von Auswahl­ schaltern 140, die durch NMOS-Transistoren gebildet sind. Die Aus­ wahlschalter 130 und 140 weisen Gates auf, die von der internen Takterzeugungsschaltung 401a nach Fig. 1 gelieferte Schaltsignale 131a bzw. 141a empfangen.

Die geteilte Leseverstärkerschaltung 1200a enthält eine Mehrzahl von Leseverstärkern 120. Die Leseverstärker 120 sind mit Lesever­ stärkeraktivierungsleitungen 1210 und 1220 verbunden.

Jede Speicherzelle 310 im seriellen Register 1300 ist über einen Übertragungsschalter 210 mit der entsprechenden Übertragungsbit­ leitung 2000 verbunden. Jede Übertragungsbitleitung 2000 ist über einen Übertragungsschalter 220 mit einem Leseknoten NS1 des ent­ sprechenden Leseverstärkers 120 verbunden.

Die paarweise angeordneten Bitleitungen 112 und 112 im Speicher­ arrayblock 1100b sind über Auswahlschalter 130 und 130 mit den Leseknoten NS1 bzw. NS2 des entsprechenden Leseverstärkers 120 verbunden. Die paarweise angeordneten Bitleitungen 112 und 112 im Speicherarrayblock 1100a (in Fig. 3 nicht gezeigt) sind über Aus­ wahlschalter 140 und 140 mit den Leseknoten NS1 bzw. NS2 im ent­ sprechenden Leseverstärker 120 verbunden.

Nachfolgend wird unter Bezugnahme auf ein Wellenformdiagramm nach Fig. 4 die Betriebsweise des Zweikanalspeichers nach den Fig. 1 bis 3 in einem Leseübertragungszyklus beschrieben.

In Reaktion auf das Abfallen des Steuersignals /RAS wählt der Zei­ lendekoder 101 eine Zeile im Speicherarray aus. Dadurch wird eine der Wortleitungen 111 ausgewählt und aktiviert bzw. auf "H" ge­ bracht. Es sei angenommen, daß die Wortleitung 111 im Speicher­ arrayblock 1100a nach Fig. 2 ausgewählt sei. In diesem Falle schaltet das Schaltsignal 131a die Auswahlschalter 130 in der Aus­ wahlschalteinrichtung 1300a ein, und das Schaltsignal 141a schaltet die Auswahlschalter 140 in der Auswahlschalteinrichtung 1400a aus. Dadurch werden die Bitleitungspaare im Speicherarray­ block 1100a jeweils mit den Leseverstärkern 120 in der geteilten Leseverstärkerschaltung 1200a verbunden.

Werte "1" oder "0" werden aus den Speicherzellen 110 in einer Zeile, die mit der ausgewählte Wortleitung 111 verbunden ist, auf die entsprechende Bitleitung 112 ausgelesen. Entsprechend dem Wert "1" oder "0" ändert sich das Potential auf den Bitleitungen 112 geringfügig auf "H" oder "L".

Wenn Lesetaktsignale 121 und 122 aktiviert werden, wird nur die geteilte Leseverstärkerschaltung 1200a aktiviert. Damit wird die Potentialdifferenz auf jedem Bitleitungspaar im Speicherarrayblock 1100b verstärkt. Bei diesem Vorgang wird die geteilte Lesever­ stärkerschaltung 1200b nach Fig. 2 nicht aktiviert.

Dann steigt das interne Übertragungssignal Φ221a langsam an. Da­ durch werden die Übertragungsschalter 220 in der Übertragungs­ schalteinrichtung 2200a langsam leitend gemacht. Dementsprechend wird das Potential des Knotens NS1 jedes Leseverstärkers 120 gra­ duell auf die entsprechende Übertragungsbitleitung 2000 übertra­ gen. Dies verhindert die Umkehr der jeweils durch die Lesever­ stärker 120 verstärkten Daten, und damit wird ein stabiler Betrieb des Leseverstärkers 120 gesichert.

Dann steigt das interne Übertragungssignal Φ221a schnell an. Dem­ entsprechend wird jeder Übertragungsschalter 220 in der Übertra­ gungsschalteinrichtung 2200a schnell leitend. Infolgedessen wird das Potential des Knotens NS1 in jedem Leseverstärker 120 schnell auf die entsprechende Übertragungsbitleitung 2000 übertragen. Dies erhöht die Übertragungsgeschwindigkeit der Daten.

Die Übertragungsbitleitungen bzw. Transfer-Bitleitungen 2000 werden nur beim Übertragungsvorgang der Daten verwendet und sind im Normalbetrieb durch die Übertragungsschalteinrichtungen 2100a und 2200a vom seriellen Register 1300 und der geteilten Lesever­ stärkerschaltung 1200a getrennt.

Die Übertragungsbitleitungen 2000 wurden durch Vorladesignale 2010 auf ein Pegel von der Hälfte des Stromversorgungspotentials Vcc vorgeladen. Dies verhindert Fehlfunktionen der Leseverstärker 120, die durch eine Entladung der in Kondensatoren der Übertragungsbit­ leitungen 2000 angesammelten Ladungen bewirkt werden könnten, wenn die Übertragungsschalter 220 eingeschaltet werden.

Wenn das Potential der Übertragungsbitleitungen 2000 einen Wert erreicht, der groß genug ist, um die Daten in entsprechende Spei­ cherzellen 310 im seriellen Register 1300 einzuschreiben, geht das interne Übertragungssignal Φ211a in den aktiven Zustand "H". Damit wird jeder Übertragungsschalter 210 in der Übertragungsschaltein­ richtung 2100a leitend. Infolgedessen wird das Potential jeder Übertragungsbitleitung 2000 auf jede Speicherzelle 310 im seriellen Register 1300 übertragen.

Wie oben beschrieben, wird die Übertragung der Daten vom Speicher­ arrayblock 1100a auf das serielle Register 1300 in der Reihen­ folge: Auswahl der Zeile, Lesen und Verstärken, leichtes Einschal­ ten der Übertragungsschalter 220, vollständiges Einschalten der Übertragungsschalter 220 und Ausschalten der Übertragungsschalter 220 ausgeführt.

Es ist zu beachten, daß infolge des Vorhandenseins der Übertra­ gungsbitleitungen 2000 die Daten nur auf ein serielles Register 1300 - unabhängig von dem Block, der unter den Speicherarray­ blöcken 1100a bis 1100d ausgewählt wurde - übertragen werden.

Die Reihenfolge für die Übertragung von jedem Speicherarrayblock auf das serielle Register hängt nicht vom ausgewählten Speicher­ arrayblock ab, sondern ist ähnlich zur vorangehenden Reihenfolge.

Wie oben beschrieben, können, da das interne Übertragungssignal Φ212a sich in zwei Stufen ändert, Fehlfunktionen wie etwa eine Datenumkehr infolge von Rauschen o. ä. verhindert werden, und weiterhin können die Leseverstärker die durch die Bitleitungen bewirkte zusätzliche Last stabil laden und entladen und die Bit­ leitungen in einer kurzen Zeit übertragen.

Bei der oben beschriebenen Ausführungsform können, obwohl die internen Übertragungssignale Φ221a und Φ221b sich in zwei Stufen ändern, die internen Übertragungssignale Φ221a und Φ221b weiter bis auf ein Potential höher als das Stromversorgungspotential Vcc ansteigen. Infolge dieser Änderungen in drei Stufen kann sich das Potential der Übertragungsbitleitungen 2000 sich von Massepoten­ tial vollständig bis auf Stromversorgungspotential Vcc ändern, was sich in einem verbesserten Übertragungsspielraum bzw. -rahmen äußert.

Die Änderungen der internen Übertragungssignale in zwei oder drei Stufen, die oben beschrieben sind, können auf den herkömmlichen Zweikanalspeicher nach Fig. 11 angewandt werden. Auch in diesem Falle kann ein stabiler Betrieb des Leseverstärkers gesichert und die Übertragungszeit verringert werden.

Unter Bezugnahme auf das Wellenformdiagramm der Fig. 5 wird nach­ folgend der Betrieb des in den Fig. 1 bis 3 gezeigten Zweika­ nalspeichers im Schreibübertragungszyklus beschrieben.

Beim Abfallen des Steuersignals /RAS wird der Schreibübertragungs­ modus vorgegeben, wenn die Steuersignale /WB und /WE auf "L", die Steuersignale /DT und /OE auf "L" und das Steuersignal /SE auf "L" gesetzt werden. Wenn die Adreßsignale A0 bis An eine Zeile im Speicherarray auswählen, wird entweder das interne Übertragungs­ signal Φ211a oder Φ211b unmittelbar aktiviert.

Wenn eine Zeile im Speicherarrayblock 1100a oder 1100b ausgewählt ist, steigt das interne Übertragungssignal Φ211a an, und jeder Übertragungsschalter 210 in der Übertragungsschalteinrichtung 2100a wird eingeschaltet. Wenn eine Zeile im Speicherarrayblock 1100c oder 1100d ausgewählt ist, steigt das interne Übertragungs­ signal Φ211b an, und jeder Übertragungsschalter in der Übertra­ gungsschalteinrichtung 2100b wird eingeschaltet.

Es sei angenommen, daß eine Zeile im Speicherarrayblock 1100a aus­ gewählt sei, und dann schaltet das interne Übertragungssignal Φ211a jeden Übertragungsschalter 210 in der Übertragungsschaltein­ richtung 2100a ein. In diesem Falle beginnt die Übertragung der in jeder Speicherzelle 310 im seriellen Register 1300 gespeicherten Daten auf jede Übertragungsbitleitung 2000.

Währenddessen steigt das Potential einer Wortleitung 111 im Spei­ cherarrayblock 1100a auf "H" an. Entsprechend beginnt das Auslesen der mit der Wortleitung 111 mit erhöhtem Potential verbundenen Speicherzellen 110 auf die entsprechenden Bitleitungen 112.

Nachdem das Potential jeder Übertragungsbitleitung 2000 sich in gewissem Umfange von "H" auf "L" ändert, steigt das interne Über­ tragungssignal Φ221a auf "H" an. Damit beginnt jeder Übertragungs­ schalter 220 in der Übertragungsschalteinrichtung 2200a einzu­ schalten.

Die folgenden beiden Punkte sind zu beachten: Zunächst ist der aus jeder Speicherzelle 310 im seriellen Register 1300 auf die Übertragungsbitleitung 2000 ausgelesene Ladungsbetrag größer als der aus jeder Speicherzelle 110 im Speicherarray auf die Bitlei­ tung 112 ausgelesene Ladungsbetrag. Zweitens ist jeder Lesever­ stärker 120 solange nicht aktiviert, bis jeder Übertragungs­ schalter 220 in der Übertragungsschalteinrichtung 2200a einge­ schaltet wird. Solange diese beiden Bedingungen nicht erfüllt sind, können die Daten nicht vom seriellen Register 1300 auf das Speicherarray übertragen werden.

Dementsprechend ist die Logik auf eine solche Weise aufgebaut, daß - nur im Schreibübertragungszyklus - die entsprechenden Lesever­ stärker in den geteilten Leseverstärkerschaltungen 1200a und 1200b nicht aktiviert werden, solange nicht die Übertragungsschalter in den Übertragungsschalteinrichtungen 2200a und 2200b durch die in­ ternen Übertragungssignale Φ221a und Φ221b eingeschaltet wurden.

Wie oben beschrieben, wird der Übertragungsschalter 220 in der Übertragungsschalteinrichtung 2200a eingeschaltet, wenn der Ladungsbetrag, der auf jede Übertragungsbitleitung 2000 aus jeder Speicherzelle 310 im seriellen Register 1300 ausgelesen wird, größer als der Ladungsbetrag wird, der von der Speicherzelle 110 im Speicherarray auf jede Bitleitung 112 ausgelesen wird. Genauer gesagt wird - umgekehrt zum Leseübertragungszyklus - jeder Über­ tragungsschalter 220 in der Übertragungsschalteinrichtung 2200a mit einer vorbestimmten Zeitdifferenz nach dem Übertragungsschal­ ter 210 in der Übertragungsschalteinrichtung 2100a eingeschaltet.

Danach, wenn jeder Leseverstärker 120 durch das Lesetaktsignal 121 aktiviert wird, verstärkt jeder Leseverstärker 120 nicht die von den Speicherzellen 110, die mit der ausgewählten Wortleitung 111 verbunden sind, gelesenen Daten, sondern die aus jeder Speicher­ zelle 310 im seriellen Register 1300 gelesenen Daten. Die ver­ stärkten Daten werden in entsprechende Speicherzellen 110 einge­ schrieben. Damit ist die Datenübertragung vom seriellen Register 1300 in den Speicherarrayblock 1100a beendet.

Wie oben beschrieben, wird die Übertragung von Daten vom seriellen Register 1300 in den Speicherarrayblock 1100a in der Reihenfolge: Einschalten der Übertragungsschalter 210, Ausschalten der Übertra­ gungsschalter 220, Lesen und Verstärken ausgeführt.

Fig. 6 ist ein Schaltbild, das einen Aufbau der internen Übertra­ gungssignalerzeugungsschaltung (Transfergate-Verstärkerschaltung) zur Erzeugung der internen Übertragungssignale Φ221a und Φ221b im Leseübertragungszyklus. Fig. 7 ist ein Wellenformdiagramm zum Verdeutlichen der Betriebsweise der internen Übertragungssignal­ erzeugungsschaltung nach Fig. 6.

In Fig. 6 entspricht ein Eingangssignal Φa dem Lesetaktsignal 121, und ein Ausgangssignal Φb entspricht dem internen Übertra­ gungssignal Φ221a oder Φ221b.

Die interne Übertragungssignalerzeugungsschaltung enthält Inverter G1 und G2, NMOS-Transistoren N1 und N2, einen PMOS-Transistor P1 und einen Kondensator C1. Drei Inverter G1 sind zwischen den Knoten n1 und den Knoten n2 geschaltet. Eine aus den Transistoren P1, N1 und N2 gebildete Schaltung ist zwischen die Knoten n2 und n3 geschaltet. Drei Inverter G2 und der Kondensator C1 sind zwischen die Knoten n2 und n4 geschaltet. Der Knoten n1 empfängt das Eingangssignal Φa, und der Knoten n3 empfängt das Ausgangssig­ nal Φb.

Wie in Fig. 7 gezeigt, steigt nach einer durch die drei Inverter G1 bestimmten Verzögerungszeit t1, wenn das Eingangssignal Φa an­ steigt, das Ausgangssignal Φb langsam an. Das Ausgangssignal Φb steigt nach einer Verzögerungszeit t2, die durch die drei Inver­ ter G2 bestimmt ist, schnell an. Auf diese Weise erzeugt die in Fig. 6 gezeigte interne Übertragungssignalerzeugungsschaltung im Leseübertragungszyklus interne Übertragungssignale Φ221a und Φ221b.

Fig. 8 ist ein Schaltbild, das einen Aufbau eines Hauptteiles des Zweikanalspeichers entsprechend einer zweiten Ausführungsform zeigt. Der Gesamtaufbau des Zweikanalspeichers bei dieser Ausfüh­ rungsform ist ähnlich zu dem in den Fig. 11 und 12 gezeigten, mit Ausnahme der in Fig. 8 dargestellten Schaltung.

Nach Fig. 8 enthält ein Speicherarray 100 eine Mehrzahl von Bit­ leitungspaaren BLa und BLb, eine Mehrzahl von Wortleitungen WL0 bis WLn, die die Bitleitungspaare kreuzen, und eine Mehrzahl von an deren Kreuzungspunkten angeordneten Speicherzellen MC.

Eine Leseverstärkerschaltung 105 enthält eine Mehrzahl von Lese­ verstärkern SA, die den Bitleitungspaaren BLa und BLb zugeordnet sind. Eine Übertragungsschaltung 200 weist eine Mehrzahl von Sätzen von Übertragungsgattern TG auf, die durch NMOS-Transis­ toren gebildet sind und den Bitleitungspaaren BLa bzw. BLb ent­ sprechen. Das serielle Register 300 enthält eine Mehrzahl von statischen Speicherzellen SR, die einer Mehrzahl von Sätzen von Bitleitungspaaren BLa bzw. BLb entsprechen.

Eine dynamische Speicherschaltung 150 ist zwischen dem Speicher­ array 100 und der Übertragungsschaltung 200 angeordnet. Die dyna­ mische Speicherschaltung 150 enthält eine Mehrzahl von dynamischen Speicherzellen DSC, die einer Mehrzahl von Sätzen von Bitleitungs­ paaren BLa bzw. BLb entsprechen. Jede dynamische Speicherzelle DSC enthält einen NMOS-Transistor Ts und einen Kondensator Cs. Jeder Transistor Ts ist zwischen die zugehörige Bitleitung BLa und den jeweiligen Kondensator Cs geschaltet.

Jedes Übertragungsgatter TG in der Übertragungsschaltung 200 nimmt von einer internen Takterzeugungsschaltung 401b ein Datenübertra­ gungssignal DT auf. Jeder Transistor Ts in der dynamischen Spei­ cherschaltung 100 empfängt an seinem Gate ein Aktivierungssignal RT von der internen Takterzeugungsschaltung 401b.

Nachfolgend wird unter Bezugnahme auf ein Wellenformdiagramm nach Fig. 9 die Betriebsweise des Zweikanalspeichers nach Fig. 8 für den Schreibübertragungszyklus beschrieben.

Da jede Speicherzelle SR im seriellen Register 300 aus einem Flip- Flop gebildet ist, hat sie zwei stabile Zustände. Es sei angenom­ men, daß der Wert "H" gespeichert wird, wenn die Speicherzelle SR in einem der beiden stabilen Zustände ist, und daß der Wert "L" gespeichert wird, wenn die Speicherzelle SR im anderen stabilen Zustand ist.

Zuerst steigt das Aktivierungssignal RT an. In Reaktion darauf wird der Transistor Ts in jeder dynamischen Speicherzelle DSC ein­ geschaltet, und der Kondensator Cs wird mit der entsprechenden Bitleitung BLa verbunden. Der in jeder dynamischen Speicherzelle DSC zu dieser Zeit gespeicherte Wert hat keine Beziehung zu Be­ triebsabläufen nach diesem Zeitpunkt.

Dann steigt das Datenübertragungssignal DT an. In Reaktion darauf wird jedes Übertragungsgatter TG in der Übertragungsschaltung 200 eingeschaltet. Infolgedessen wird jede Speicherzelle SR im seriellen Register 300 über die Bitleitung BLa mit dem Kondensator Cs in der entsprechenden dynamischen Speicherzelle DSC verbunden.

Dadurch wird der Wert in jeder Speicherzelle SR über das Übertra­ gungsgatter DG in die entsprechende dynamische Speicherzelle DSC übertragen. Nach einer vorbestimmten Übertragungszeit t fällt das Übertragungssignal DT ab. Damit ist jede Speicherzelle SR elek­ trisch von jedem Bitleitungspaar BLa und BLb im Speicherarray 100 entkoppelt. Infolgedessen können externe Daten in jede Speicher­ zelle SR im seriellen Register 300 eingeschrieben werden.

Die Übertragungszeit t nach Fig. 9 wird zum Aufladen einer kleinen Kapazität in jeder dynamischen Speicherzelle DSC benötigt. Damit kann die Übertragungszeit t extrem kurz sein.

Danach wird zum Zeitpunkt T1 der Leseverstärker SA aktiviert. Damit wird der in der dynamischen Speicherzelle DSC gespeicherte Wert durch den Leseverstärker SA verstärkt. Wenn danach eine Wort­ leitung (z. B. die Leitung WL0) aktiviert wird, werden die durch den Leseverstärker SA verstärkten Daten für eine Zeile in die mit der aktiven Wortleitung WL0 verbundenen Speicherzellen MC einge­ schrieben. Auf diese Weise wird die Übertragung von Daten für eine Zeile vom seriellen Register 300 in das Speicherarray 100 abgeschlossen.

Der Leseübertragungszyklus-Betrieb ebenso wie der normale Lese- und Schreibbetrieb sind ähnlich zu denen bei dem in den Fig. 11 und 12 gezeigten Zweikanalspeicher.

Die in Fig. 8 gezeigte Ausführungsform kann auf den Zweikanal­ speicher nach den Fig. 1 und 3 angewendet werden.

Claims (10)

1. Zweikanalspeicher mit

• a) einem eine Mehrzahl von in Zeilen und Spalten angeordneten Spei­ cherzellen (110′ Mc) enthaltenden und in eine Mehrzahl von Blöcken (1100a, 1100b; 1100c, 1100d) aufgeteilten ersten Speicherarray (100),
• b) einer zwischen den benachbarten zwei Blöcken angeordneten Ver­ stärkereinrichtung (1200a, 1200b, 105) zum Verstärken von Daten einer Zeile, die aus einem der Blöcke ausgelesen werden, oder von Daten für eine Zeile, die in einen der Blöcke eingeschrieben werden sollen,
• c) einem eine Mehrzahl von in einer Zeile angeordneten Speicherzellen (310, SR) enthaltenden zweiten Speicherarray (1300, 300) und
• d) einer Übertragungseinrichtung zum Übertragen der Daten für eine Zeile zwischen dem ersten Speicherarray und dem zweiten Speicher­ array (1300, 300),
• e) wobei die Mehrzahl von Blöcken (1100a, 1100b; 1100c, 1100d) im ersten Speicherarray und das zweite Speicherarray (1300) in einer gemeinsamen Spalte angeordnet sind, und wobei die Übertragungseinrichtung aufweist:
• aa) eine Mehrzahl von Übertragungsleitungen (2000), die so angeordnet sind, daß sie einen beliebigen der Mehrzahl von Blöcken (1100a, 1100b; 1100c, 1100d) kreuzen,
• bb) eine erste Übertragungssteuereinrichtung (2200a, 2200b) zum Steuern der Datenübertragung zwischen der Verstärkereinrichtung (1200a, 1200b) und der Mehrzahl von Übertragungsleitungen (2000) und
• cc) eine zweite Übertragungssteuereinrichtung (2100a, 2100b) zum Steuern der Datenübertragung zwischen der Mehrzahl von Übertra­ gungsleitungen (2000) und dem zweiten Speicherarray (1300).

2. Zweikanalspeicher nach Anspruch 1, gekennzeichnet durch eine erste Auswahleinrichtung (101) zum Auswählen einer der Mehrzahl von Zeilen im ersten Speicherarray zum Einschreiben oder Auslesen von Daten,
einer zweiten Auswahleinrichtung (102) zum Auswählen einer der Spalten im ersten Speicherarray zum Einschreiben oder Auslesen von Daten und
einer dritten Auswahleinrichtung (302) zum aufeinanderfolgenden Auswählen der Mehrzahl von Speicherzellen (310) im zweiten Spei­ cherarray (1300) zum Einschreiben oder Auslesen von Daten, wobei die Übertragungseinrichtung die Daten zwischen den Speicher­ zellen (110) in einer Zeile im ersten Speicherarray, die durch die erste Auswahleinrichtung (101) ausgewählt ist, und dem zweiten Speicherarray (1300) überträgt.

3. Zweikanalspeicher nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß die Mehrzahl von Blöcken einen ersten und einen zweiten Block (1100a, 1100b; 1100c, 1100d) aufweist,
die Verstärkereinrichtung zwischen dem ersten und dem zweiten Block (1100a, 1100b; 1100c, 1100d) angeordnet ist und
der Zweikanalspeicher weiter eine Auswahlschalteinrichtung (1300a, 1400a; 1300b, 1400b) zum wahlweisen Verbinden des ersten und des zweiten Blocks (1100a, 1100b; 1100c, 1100d) mit der Verstärker­ einrichtung (1200a, 1200b) aufweist.

4. Zweikanalspeicher nach einem der Ansprüche 1 bis 3, dadurch ge­ kennzeichnet, daß die erste Übertragungssteuereinrichtung (2200a, 2200b) aufweist:
eine Mehrzahl von Übertragungsschalteinrichtungen (220), die zwischen die Verstärkereinrichtungen (1200a, 1200b) und die Mehr­ zahl von Übertragungsleitungen (2000) geschaltet sind, und
eine Steuereinrichtung (401a), die die Mehrzahl von Übertragungs­ schalteinrichtungen (220) steuert,
wobei die Steuereinrichtung (401a) während des Datenübertragungs­ vorganges von der Verstärkereinrichtung (1200a, 1200b) auf das zweite Speicherarray (1300) die Mehrzahl von Übertragungsschalt­ einrichtungen (220) zuerst langsam und dann schnell aktiviert.

5. Zweikanalspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die Mehrzahl von Übertragungsschalteinrichtungen (220) jeweils ei­ nen Transistor aufweist,
die Steuereinrichtung eine Steuersignalerzeugungseinrichtung (401a) zur Erzeugung eines Steuersignals (Φ221a, Φ221b) zum Steuern jedes der Transistoren aufweist und
das Steuersignal (Φ221a, Φ221b) sich während des Datenübertra­ gungsvorganges von der Verstärkereinrichtung (1200a, 1200b) auf das zweite Speicherarray (1300) zuerst langsam und dann schnell ändert, derart, daß jeder der Transistoren zuerst langsam und dann schnell einschaltet.

6. Zweikanalspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen, die im ersten Speicherarray enthalten sind, eine dynamische Speicherzelle (110) aufweist und jede der Mehrzahl von Speicherzellen, die im zweiten Speicherarray (1300) enthalten sind, jeweils eine statische Speicherzelle (310) aufweist.

7. Zweikanalspeicher nach einem der Ansprüche 1 bis 6, mit:
einer eine Mehrzahl von dynamischen Speicherzellen (DSC), die in einer Zeile zwischen dem ersten Speicherarray (100) und einer dritten Über­ tragungssteuereinrichtung (200) angeordnet sind, enthaltenden dyna­ mischen Speichereinrichtung (150),
wobei eine Steuereinrichtung (401b) die dritte Übertragungssteuerein­ richtung (200) und die dynamische Speichereinrichtung (150) aktiviert bei einem Datenübertragungsvorgang vom zweiten Speicherarray (300) in das erste Speicherarray (100) zum zeitweiligen Speichern der Daten für eine Zeile, die vom zweiten Speicherarray (300) über die dritte Über­ tragungssteuereinrichtung (200) in die dynamische Speichereinrichtung (150) übertragen werden, und zum anschließenden Deaktivieren der dritten Übertragungssteuereinrichtung (200).

8. Verfahren zur Datenübertragung in einem Zweikanalspeicher mit einem eine Mehrzahl von in einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordneten Speicherzellen (110) aufweisen­ den und in eine Mehrzahl von Blöcken (1100a, 1100b; 1100c, 1100d) aufgeteilten ersten Speicherarray (100), einer zwischen zwei benachbar­ ten Blöcken angeordneten Verstärkereinrichtung (1200a, 1200b) zum Verstärken von Daten für eine Zeile, die aus einem der Blöcke aus­ gelesen werden, oder von Daten für eine Zeile, die in einen der Blöcke einzuschreiben sind, und einem eine Mehrzahl von in einer Zeile angeordneten Speicherzellen (310) enthaltenden zweiten Speicherarray (1300, 300) mit den Schritten:

• i) Auswählen einer der Zeilen im ersten Speicherarray (100);
• ii) Übertragen von Daten zwischen der ausgewählten Zeile im ersten Speicherarray (100) auf die Verstärkereinrichtung (1200a, 1200b);
• iii) Aktivieren einer ersten Übertragungssteuereinrichtung (2200a, 2200b) zum Übertragen der Daten von der Verstärker­ einrichtung (1200a, 1200b) auf eine Mehrzahl von Übertra­ gungsleitungen (2000), die sich über einen der Blöcke (1100a, 1100b, 1100c, 1100d) erstrecken; und
• iv) Aktivieren einer zweiten Übertragungssteuereinrichtung (2100a, 2100b) zum Übertragen der Daten auf den Übertragungs­ leitungen (2000) zu dem zweiten Speicherarray (1300, 300).

9. Verfahren nach Anspruch 8, mit dem Schritt:
Verstärken der aus der ausgewählten Zeile ausgelesenen Daten und zuerst langsames und dann schnelles Aktivieren einer Mehrzahl von Übertragungsschalteinrichtungen (220), die in der ersten Übertragungs­ steuereinrichtung (2200a, 2200b) enthalten sind.

10. Verfahren nach Anspruch 8 oder 9, mit den Schritten:
Aktivieren einer dritten Übertragungssteuereinrichtung (200) zum Übertragen von Daten vom zweiten Speicherarray (300),
zeitweiliges Speichern der von der dritten Übertragungseinrichtung über­ tragenen Daten unter Verwendung einer dynamischen Speicherein­ richtung (150),
Deaktivieren der dritten Übertragungssteuereinrichtung (200) und
Einschreiben der in der dynamischen Speichereinrichtung (150) ge­ speicherten Daten in die ausgewählte eine Zeile im ersten Spei­ cherarray (100).