DE3916784A1 - Dynamische halbleiterspeichereinrichtung - Google Patents

Description

Die Erfindung betrifft eine dynamische Halbleiterspeicher­ einrichtung, und betrifft insbesondere eine dynamische Spei­ chereinrichtung, bei der die belegte Fläche verringert ist und die Betriebsgeschwindigkeit verbessert ist.

Ein Beispiel einer dynamischen Halbleiterspeichereinrichtung stellt der Speicher mit seriellem Zugriff dar, der im all­ gemeinen einen wie in Fig. 3 gezeigten Aufbau aufweist.

Gemäß Fig. 3 weist die gezeigte Speichereinrichtung mit seriellem Zugriff (serial access memory device) ein Speicher­ zellenfeld 61 auf, bei dem eine Mehrzahl von Speicherzellen des Drei-Transistor-Typs in l Zeilen und m Spalten angeordnet sind. Eine Speicherzelle des Speicherzellenfeldes 61, in die Daten geschrieben werden sollen, wird durch einen Schreibzeilenauswahl-Ringzeiger 62 und einen Schreibspalten­ auswahl-Ringzeiger 64 ausgewählt. Währenddessen wird eine Speicherzelle des Speicherzellenfeldes 61, aus der Daten ausgelesen werden sollen, durch einen Lesezeilenauswahl-Ring­ zeiger 63 und einen Lesespaltenauswahl-Ringzeiger 65 aus­ gewählt. Der Schreibspaltenauswahl-Ringzeiger 64 weist eine Schreibsteuerschaltung (nicht gezeigt in Fig. 3) auf, während der Lesespaltenauswahl-Ringzeiger 65 eine Lesesteuerschaltung (nicht gezeigt in Fig. 3) aufweist.

Ein Speicher mit seriellem Zugriff ist im allgemeinen so aufgebaut, daß auf die Speicherzellen des Speicherfeldes in einer vorbestimmten Reihenfolge zugegriffen wird. Bei­ spielsweise erfolgt bei dem in Fig. 3 gezeigten Speicher mit seriellem Zugriff der Zugriff auf das Speicherzellenfeld in der in Fig. 4 veranschaulichten Weise. Insbesondere wird zuerst auf Speicherzellen in der ersten Spalte mit einer Reihenfolge, die mit einer Speicherzelle in der ersten Zeile beginnt und mit einer anderen Zelle in der l-ten Zeile endet, zugegriffen. Dann wird auf die Speicherzellen in der zweiten Spalte zugegriffen in einer ähnlichen Reihenfolge beginnend mit einer Speicherzelle in der ersten Zeile und endend mit einer anderen Speicherzelle in der l-ten Zeile. Auf die Spei­ cherzellen in den anderen Spalten wird in einer ähnlichen Weise zugegriffen, bis auf eine Speicherzelle in der l-ten Zeile in der m-ten Spalte zugegriffen ist und anschließend auf die Speicherzellen des Speicherzellenfeldes in derselben Reihenfolge beginnend mit den Speicherzellen in der ersten Zeile in der ersten Spalte zugegriffen wird.

Beim Betrieb wird der Schreibzeilenauswahl-Ringzeiger 62 und der Schreibspaltenauswahl-Ringzeiger 64 als Reaktion auf ein von einer externen Signalquelle (nicht gezeigt) empfangenes Schreibrücksetzsignal initialisiert, und der Lesezeilenauswahl-Ringzeiger 63 und der Lesespaltenaus­ wahl-Ringzeiger 65 werden als Reaktion auf ein Leserücksetz­ signal , das ebenso von der externen Signalquelle emp­ fangen worden ist, initialisiert. Als Ergebnis dieser Ini­ tialisierung wird die erste Zeile in der ersten Spalte des Speicherzellenfeldes 61 bestimmt. Dann werden nacheinander­ folgend die zweite, dritte, ... und l-te Zeile in der ersten Spalte bestimmt, und darananschließend werden nacheinander die erste, zweite, ... und l-te Zeile in der zweiten Spalte als Reaktion auf Schreibtakte WCLK oder Lesetakte RCLK, die von einer weiteren externen Signalquelle (nicht gezeigt) empfangen werden, bestimmt. Damit wird, nachdem die l-te Zeile in der m-ten Spalte bestimmt ist, die erste Zeile in der ersten Spalte erneut bestimmt, und darananschließend wird eine ähnliche Adressierung wiederholt, bis ein anderes Schreibrücksetzsignal oder ein anderes Leserücksetzsi­ gnal empfangen worden ist. Ein Eingangswert DI wird durch die Schreibsteuerschaltung in dem Schreibspaltenaus­ wahl-Ringzeiger 64 in eine Speicherzelle geschrieben, die durch den Schreibzeilenauswahl-Ringzeiger 62 und den Schreib­ spaltenauswahl-Ringzeiger 64 bestimmt ist. Auf der anderen Seite wird die Information, welche in einer Speicherzelle gespeichert ist, die durch den Lesezeilenauswahl-Ringzeiger 63 und den Lesespaltenauswahl-Ringzeiger 65 bestimmt ist, als Ausgangswert DO von der Lesesteuerschaltung in dem Lese­ spaltenauswahl-Ringzeiger 54 ausgelesen. Der Schreibbetrieb und der Lesebetrieb werden unabhängig voneinander ausgeführt.

Unter Bezugnahme auf Fig. 5, die schematisch den detaillier­ ten Aufbau eines wesentlichen Teiles des in Fig. 3 gezeigten Speichers mit seriellem Zugriff veranschaulicht, sind für jede Spalte des Speicherzellenfeldes 61 eine Schreibbitlei­ tung W B _k und eine Lesebitleitung R B _k vorgesehen, wobei k irgendeine ganze Zahl von 1 bis m ist. Ein Schreibtreiber 11 ist mit jeder Schreibbitleitung W B _k verbunden, während eine Leseschaltung 13 mit jeder Lesebitleitung R B _k verbunden ist. Währenddessen sind für jede Zeile des Speicherzellen­ feldes 61 eine Schreibwortleitung WWL _n und eine Lesewortlei­ tung RWL _n vorgesehen, wobei n irgendeine ganze Zahl von 1 bis l ist. Ein Schreibauswahlgatter 12 in der Form eines UND-Gatters ist für jede Speicherzelle 10 des Speicherzellen­ feldes 61 vorgesehen. Damit sind in Fig. 5 die Speicherzellen 10 in der n-ten (n + 1)-ten und (n + 2)-ten Zeile in den k-ten, und (k + 1)-ten Spalten des Speicherzellenfeldes 61 ersichtlich. Jede der Speicherzellen 10 weist drei N-Kanal- MOS-Feldeffekttransistoren 1, 2 und 3 auf. Jede der Speicher­ zellen 10 weist ferner einen Speicherkondensator 4 auf.

Jetzt wird die Speicherzelle 10, zum Beispiel in der n-ten Zeile in der k-ten Spalte betrachtet. Der Transistor 3 der betrachteten Speicherzelle 10 ist bei dessen Gate mit der Schreibbitleitung W B _k über den Transistor 1 verbunden, bei dessen Drain mit der Lesebitleitung R B _k über den Transistor 2 verbunden, und bei dessen Source mit Masse verbunden. Der Transistor 1 ist bei dessen Gate mit einem Ausgang des Schreibauswahlgatters 12 verbunden. Der Transistor 2 ist bei dessen Gate mit der Lesewortleitung RWL _n verbunden. Das Schreibauswahlgatter 12 ist bei einem eines Paares von dessen Eingangsanschlüssen mit der Schreibwortleitung WWL _n verbun­ den, die wiederum mit dem in Fig. 3 gezeigten Schreibzeilen­ auswahl-Ringzeiger 62 verbunden ist. Die Lesewortleitung RWL _n ist mit dem Lesezeilenauswahl-Ringzeiger 63 verbunden.

Die Schreibauswahlgatter 12 in jeder der Spalten sind zum Empfangen eines Schreibspaltenauswahlsignales WBS _k von dem Schreibspaltenauswahl-Ringzeiger 64 bei dessen jeweils ande­ ren Eingangsanschlüssen verbunden. Währenddessen ist die Leseschaltung 13 in jeder Spalte zum Empfangen eines Lese­ spaltenauswahlsignales RBS _k von dem Lesespaltenauswahl-Ring­ zeiger 65 verbunden.

Wenn beim Schreibbetrieb eine Speicherzelle 10, zum Beispiel in der n-ten Zeile in der (k + 1)-ten Spalte durch den in Fig. 3 gezeigten Schreibzeilenauswahl-Ringzeiger 62 und den Schreibspaltenauswahl-Ringzeiger 64 ausgewählt ist, steigt das Potential auf der Schreibwortleitung WWL _n auf einen "H"-Pegel, und das Schreibspaltenauswahlsignal WBS _k+1 steigt ebenfalls auf den "H"-Pegel. Folglich sieht das Schreibaus­ wahlgatter 12 in der n-ten Zeile in der (k + 1)-ten Spalte einen Ausgang mit dem "H"-Pegel zum Einschalten des Tran­ sistors 1 vor. Als ein Ergebnis wird ein vom Schreibtreiber 11 gepufferter Eingangswert DI über die Schreibbitleitung WB _k+1 in den Speicherkondensator 4 in der Speicherzelle 10 geschrieben.

Daraufhin stellen die Schreibspaltenauswahlsignale WBS für alle die Spalten außer der (k + 1)-ten Spalte und die Poten­ tiale auf den Schreibwortleitungen WWL für alle die Zeilen außer der n-ten Zeile den "L"-Pegel dar. Folglich stellen alle die Schreibauswahlgatter 12 außer dem Schreibauswahl­ gatter 12 in der n-ten Zeile in der (k + 1)-ten Spalte den "L"-Pegel dar. Dementsprechend verbleiben alle Transistoren 1 der Speicherzellen 10 außer der Speicherzelle 10 in der n-ten Zeile in der (k + 1)-ten Spalte im Aus-Zustand, so daß die in den Speicherzellen 10 gespeicherte Information erhalten wird.

Beim Lesebetrieb auf der anderen Seite, wenn eine Speicher­ zelle 10, zum Beispiel in der n-ten Zeile in der (k + 1)-ten Spalte, durch den Lesezeilenauswahl-Ringzeiger 63 und den Lesespaltenauswahl-Ringzeiger 65 ausgewählt ist, steigt das Potential auf der Lesewortleitung RWL _n auf den "H"-Pegel an. Daraufhin wird alle in den Speicherzellen 10 in der n-ten Zeile gespeicherte Information über die Lesebitlei­ tungen R B ₁ bis RB _m ausgelesen. Dabei wird jedoch die Aus­ gangsinformation lediglich von der Leseschaltung 13 für die (k + 1)-te Spalte, die durch das Lesespaltenauswahlsignal RBS _k+1 ausgewählt ist, geliefert.

Ein Speicher vom FIFO-Typ (first-in first-out), der einen Typ eines Speichers mit seriellem Zugriff darstellt, der Speicherzellen vom Drei-Transistor-Typ aufweist, ist in "Introduction to NMOS and CMOS VLSI System Design", Seiten 268 bis 273 offenbart.

Eine derartige Halbleiterspeichereinrichtung, welche wie oben beschrieben Speicherzellen vom Drei-Transistor-Typ auf­ weist, benötigt eine Gatterschaltung zum Auswählen einer Speicherzelle, in die Information geschrieben werden soll.

Dementsprechend bedeutet eine solche Halbleiterspeicherein­ richtung einen Rückschritt dahingehend, daß diese einen großen Maßstab für den Schaltungsaufbau und eine große Be­ setzungsfläche aufgrund des Vorhandenseins solcher Gatter­ schaltungen benötigt.

Aufgabe der Erfindung ist es, eine dynamische Halbleiterspei­ chereinrichtung vorzusehen, bei der der Schreibbetrieb in jede Speicherzelle gleichmäßig bei einer hohen Geschwindig­ keit durchgeführt wird, ohne eine Gatterschaltung für jede Speicherzelle vorzusehen.

Aufgabe der Erfindung ist es ferner, eine dynamische Halb­ leiterspeichereinrichtung vorzusehen, die eine verhältnis­ mäßig kleine Besetzungsfläche benötigt, und die eine hohe Speicherkapazität aufweist.

Die Aufgabe wird durch eine dynamische Halbleiterspeicher­ einrichtung entsprechend dieser Erfindung gelöst, welche eine Matrix von in Zeilen und Spalten angeordneten Speicher­ zellen aufweist, die jeweils einen oder mehrere Schreiban­ schlüsse und einen oder mehrere Leseanschlüsse, die von den Schreibanschlüssen getrennt sind, aufweist. Die Matrix ist in Richtung der Zeilen in eine Mehrzahl von Speicherzellen­ gruppen unterteilt, wobei jede Gruppe eine Breite der Spei­ cherzellen entsprechend einem Wort aufweist. Die dynamische Halbleiterspeichereinrichtung weist ferner eine Mehrzahl von Schreibblockauswahlleitungen zum Auswählen irgendeiner der Speicherzellengruppen, eine Mehrzahl von Schreibzeilen­ auswahlleitungen zum Auswählen irgendwelcher Speicherzellen für ein Wort in einer der Speicherzellengruppen, die von den Schreibblockauswahlleitungen ausgewählt ist, eine Mehr­ zahl von Gateeinrichtungen, die bei einem von deren Eingangs­ anschlüssen mit den Schreibblockauswahlleitungen und bei deren anderen Eingangsanschlüssen mit den Schreibzeilenauswahllei­ tungen verbunden sind, und eine Mehrzahl von Teilschreibwort­ leitungen, die jeweils einen Ausgangsanschluß einer der Gattereinrichtungen parallel mit den entsprechenden Spei­ cherzellen für ein Wort verbindet, auf.

Mit dieser dynamischen Halbleiterspeichereinrichtung kann die von der dynamischen Halbleiterspeichereinrichtung be­ setzte Fläche verringert werden, da eine Schreibgatterschal­ tung für die Speicherzellen für jedes Wort benötigt wird. Ferner kann die Betriebsgeschwindigkeit der dynamischen Halb­ leiterspeichereinrichtung angehoben werden, da Daten für ein Wort gleichzeitig in Speicherzellen für ein Wort ge­ schrieben werden können.

Diese und weitere Merkmale und Zweckmäßigkeiten dieser Er­ findung ergeben sich aus der Beschreibung von Ausführungs­ beispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm einer dynamischen Halbleiter­ speichereinrichtung entsprechend einem bevorzugten Ausführungsbeispiel dieser Erfindung;

Fig. 2 ein Blockdiagramm einer dynamischen Halbleiter­ speichereinrichtung entsprechend eines anderen bevorzugten Ausführungsbeispieles dieser Erfin­ dung;

Fig. 3 ein schematisches Blockdiagramm einer Halbleiter­ speichereinrichtung vom FIFO-Typ;

Fig. 4 ein Diagramm zum Veranschaulichen des seriellen Zugriffes auf ein Speicherzellenfeld der in Fig. 3 gezeigten Halbleiterspeichereinrichtung; und

Fig. 5 ein Blockdiagramm, das den detaillierten Aufbau des Speicherzellenfeldes der in Fig. 3 gezeigten Halbleiterspeichereinrichtung zeigt.

Unter Bezugnahme auf Fig. 1 ist in einem schematischen Block­ diagramm eine Halbleiterspeichereinrichtung vom FIFO-Typ entsprechend dieser Erfindung gezeigt. Die gezeigte Halb­ leiterspeichereinrichtung weist ein Feld von Speicherzellen 10 mit einer Mehrzahl von Anschlüssen auf. Das Feld der Speicherzellen 10 ist in Richtung der Spalten des Speicher­ zellenfeldes in vier Speicherzellengruppen 30 a, 30 b, 30 c und 30 d unterteilt. Jede der Speicherzellengruppen 30 a bis 30 d weist eine Breite von Speicherzellen 10 auf, die einem Wort entspricht. Falls ein Wort vier Bit enthält, enthält damit jede der Speicherzellengruppen 30 a bis 30 d vier Spalten von Speicherzellen 10, wie in Fig. 1 gezeigt. (Falls anderer­ seits ein Wort acht Bit enthält, enthält natürlich jede der Speicherzellengruppen 30 a bis 30 d acht Spalten von Speicher­ zellen 10.)

Vier Schreibblockauswahlleitungen 24 a, 24 b, 24 c und 24 d sind mit Ausgangsanschlüssen eines Schreibblockauswahl-Ringzeigers 31 verbunden und dienen zur Auswahl einer beliebigen Gruppe aus den Speicherzellengruppen 30 a bis 30 d. Eine Mehrzahl von Schreibzeilenauswahlleitungen 25 erstrecken sich entlang Teilschreibwortleitungen 22 a, 22 b, 22 c und 22 d der Speicher­ zellengruppen 30 a bis 30 d und sind mit Ausgangsanschlüssen eines Schreibzeilenauswahl-Ringzeigers 37 verbunden.

Die Schreibblockauswahlleitungen 24 a, 24 b, 24 c und 24 d sind jeweils mit Eingangsanschlüssen von Schreib-UND-Gattern 21 a, 21 b, 21 c und 21 d verbunden, während die Schreibzeilenauswahl­ leitungen 25 mit den anderen Eingangsanschlüssen der Schreib- UND-Gatter 21 a bis 21 d verbunden sind. Die Teilschreibwort­ leitungen 22 a bis 22 d sind jeweils mit Ausgangsanschlüssen der Schreib-UND-Gatter 21 a bis 21 d verbunden und sind jeweils parallel mit Speicherzellen 10 für ein Wort verbunden.

Jede der Speicherzellen 10 mag eine wie in Fig. 5 gezeigte Speicherzelle vom Drei-Transistor-Typ sein. Damit ist die Drain des Transistors 1 von jeder der Speicherzellen 10, d.h. ein Schreibanschluß jeder Speicherzelle 10, jeweils mit einer der Schreibbitleitungen 26 a, 26 b, 26 c und 26 d ver­ bunden, die wiederum mit Schreibschaltungen 28 a, 28 b, 28 c und 28 d verbunden sind. Die Drain des zweiten Transistors 2 von jeder Speicherzelle 10, d.h. ein Leseanschluß von jeder Speicherzelle 10, ist jeweils mit einer der Lesebitleitungen 27 a, 27 b, 27 c und 27 d verbunden, die wiederum mit Leseschal­ tungen 29 a, 29 b, 29 c und 29 d verbunden sind. Das Gate des Transistors 1 von jeder Speicherzelle 10 ist mit einer der Teilschreibwortleitungen 22 a bis 22 d verbunden, während das Gate des Transistors 2 mit einer der Lesewortleitungen 23 verbunden ist, die mit Ausgangsanschlüssen eines Lesezeilen­ auswahl-Ringzeigers 38 verbunden sind.

Jede der Schreibschaltungen 28 a bis 28 d weist einen wie in Fig. 5 gezeigten Schreibtreiber 11 auf. Jede Schreibschaltung wird durch eine entsprechende Leitung von den Schreibblock­ auswahlleitungen 24 a bis 24 d zur Ausgabe von Schreibdaten auf eine entsprechende Leitung von den Schreibbitleitungen 26 a bis 26 d aktiviert. Die Leseschaltungen 29 a bis 29 d werden nacheinander durch Leseblockauswahlleitungen 34 a, 34 b, 34 c und 34 d, die mit Ausgangsanschlüssen eines Leseblockauswahl- Ringzeigers 32 verbunden sind, aktiviert, zum Verstärken und Ausgeben von Daten, die jeweils von den Lesebitleitungen 27 a bis 27 d ausgelesen wurden.

Während des Betriebes, wenn Daten eines Wortes in Speicher­ zellen geschrieben werden sollen, zum Beispiel in die Spei­ cherzellengruppe 30 a, ändert der Schreibblockauswahl-Ring­ zeiger 31 zuerst die Schreibblockauswahlleitung 24 auf den "H"-Pegel zum Auswählen der Speicherzellengruppe 30 a und Aktivieren der Schreibschaltung 28 a der Speicherzellengruppe 30 a. Daraufhin ändert der Schreibzeilenauswahl-Ringzeiger 37 selektiv eine der Schreibzeilenauswahlleitungen 25 auf den "H"-Pegel, zum Öffnen eines entsprechenden UND-Gatters 21 a. Diejenige der Schreibwortleitungen 22 a, die mit dem Ausgangsanschluß des so geöffneten UND-Gatters 21 a, das den "H"-Pegel repräsentiert, verbunden ist, öffnet die Schreib­ anschlüsse der entsprechenden Speicherzellen 10 für ein Wort. Dementsprechend werden die Daten für ein Wort, die von der Schreibschaltung 28 a ausgegeben wurden, gleichzeitig in die Speicherzellen 10 für ein Wort über die mit der Schreibschal­ tung 28 a verbundenen Schreibbitleitungen 26 a geschrieben. Dementsprechend wird die zum Schreiben eines Wortes benötigte Zeit verringert und der Leistungsverbrauch ebenso verringert. Ferner, falls die Schreibzeilenauswahlleitungen 25 aus einem Material mit einem geringen elektrischen Widerstand, wie zum Beispiel Aluminium, hergestellt sind, wird, auch wenn die Teilschreibwortleitungen 22 a bis 22 d einen relativ hohen spezifischen Widerstand aufweisen, ein Hochgeschwindigkeits­ betrieb nicht behindert, da die Teilschreibwortleitungen 22 a bis 22 d eine beträchtlich kleine Länge aufweisen.

Beim Schreibbetrieb von Daten für ein Wort wird lediglich eine der Schreibblockauswahlleitungen 24 a bis 24 d auf den "H"-Pegel geändert und lediglich eine der Schreibzeilenaus­ wahlleitungen 25 wird auf den "H"-Pegel geändert. Dement­ sprechend werden Daten lediglich in ausgewählte Speicherzel­ len für ein Wort in einer ausgewählten Speicherzellengruppe geschrieben, und Daten werden nie fehlerhaft in Speicherzel­ len geschrieben, die nicht ausgewählt sind.

Da von den Schreib-UND-Gattern 21 a bis 21 d lediglich eines für Speicherzellen für jedes Wort in der in Fig. 1 gezeigten Speichereinrichtung vorhanden sein muß, ist ferner die von solchen Schreib-UND-Gattern 21 a bis 21 d belegte Fläche be­ deutend kleiner im Vergleich zu der bei einer Speicherein­ richtung wie oben beschrieben, bei der ein UND-Gatter für jede der Speicherzellen benötigt wird.

Unter Bezugnahme auf Fig. 2 wird nun ein schematisches Schal­ tungsdiagramm einer dynamischen Halbleiterspeichereinrichtung entsprechend einem zweiten, bevorzugten Ausführungsbeispiel dieser Erfindung gezeigt. Die gezeigte Speichereinrichtung ist vom FIFO-Typ und im allgemeinen Aufbau ganz ähnlich zu der in Fig. 1 gezeigten Speichereinrichtung, und dementspre­ chend sind die gleichen Elemente mit den gleichen Bezugszei­ chen wie die aus Fig. 1 bezeichnet. Die Speichereinrichtung ist in der detaillierten Konstruktion einer Schaltung zum Auslesen modifiziert. Insbesondere sind Leseblockauswahllei­ tungen 34 a, 34 b, 34 c und 34 d mit Ausgangsanschlüssen eines Leseblockauswahl-Ringzeigers 32 verbunden und dienen zum Auswählen einer der Speicherzellengruppen 30 a, 30 b, 30 c und 30 d. Lesezeilenauswahlleitungen 33 erstrecken sich entlang Teillesewortleitungen 35 a, 35 b, 35 c und 35 d und sind mit Ausgangsanschlüssen eines Lesezeilenauswahl-Ringzeigers 38 verbunden.

Die Leseblockauswahlleitungen 34 a bis 34 d sind jeweils mit Eingangsanschlüssen von Lese-UND-Gattern 36 a, 36 b, 36 c und 36 d verbunden, während die Lesezeilenauswahlleitungen 33 mit den anderen Eingangsanschlüssen der UND-Gatter 36 a bis 36 d verbunden sind. Die Teillesewortleitungen 35 a bis 35 d sind jeweils mit Ausgangsanschlüssen der UND-Gatter 36 a bis 36 d verbunden, und jede ist parallel mit Speicherzellen 10 für ein Wort verbunden. Das Gate des Transistors 2 von jeder der wie in Fig. 5 gezeigten Speicherzellen 10 ist mit einer der Teillesewortleitungen 35 a bis 35 d verbunden.

Während des Betriebes, wenn Daten von Speicherzellen für ein Wort, zum Beispiel in der Speicherzellengruppe 30 a, gelesen werden soll, ändert zuerst der Leseblockauswahl- Ringzeiger 32 die Leseblockauswahlleitung 34 a auf den "H"- Pegel zum Auswählen der Speicherzellengruppe 30 a und Aktivie­ ren der Leseschaltung 29 a. Daraufhin ändert der Lesezeilen­ auswahl-Ringzeiger 38 eine der Lesezeilenauswahlleitungen 33 auf den "H"-Pegel zum Öffnen eines entsprechenden Lese- UND-Gatters 36 a. Diejenige der Teillesewortleitungen 35 a, die mit dem Ausgangsanschluß des so geöffneten UND-Gatters 36 a, das auf dem "H"-Pegel ist, verbunden ist, öffnet die Leseanschlüsse der entsprechenden Speicherzellen 10 für ein Wort. Folglich werden Daten aus den ausgewählten Speicher­ zellen 10 für ein Wort ausgelesen und durch die Leseschaltung 29 a verstärkt und von dieser ausgegeben. Dementsprechend werden Daten für ein Wort gleichzeitig gelesen, was die Ge­ schwindigkeit des Lesebetriebes erhöht und den Leistungsver­ brauch verringert. Ferner, falls die Lesezeilenauswahllei­ tungen 33 aus einem Material mit einem niedrigen elektrischen Widerstand, wie zum Beispiel Aluminium hergestellt sind, wird, sogar wenn die Teillesewortleitungen 35 a bis 35 d einen relativ hohen spezifischen Widerstand aufweisen, der Hoch­ geschwindigkeitsbetrieb nicht behindert, da die Teillese­ wortleitungen 35 a bis 35 d eine beträchtlich kleine Länge aufweisen.

Beim Lesebetrieb von Daten für ein Wort wird lediglich eine der Leseblockauswahlleitungen 34 a bis 34 d auf den "H"-Pegel geändert und lediglich eine der Lesezeilenauswahlleitungen 33 wird auf den "H"-Pegel geändert. Dementsprechend werden Daten lediglich von ausgewählten Speicherzellen für ein Wort in einer ausgewählten Speicherzellengruppe gelesen, und Daten werden nie fehlerhaft von Speicherzellen ausgelesen, die nicht ausgewählt sind.

Es sollte bemerkt werden, daß, während die Speichereinrich­ tungen der obigen Ausführungsformen zur Vereinfachung der Zeichnungen vier Speicherzellengruppen aufweisen, diese zu- Während die Speichereinrichtungen der beschriebenen Ausfüh­ rungsbeispiele Speicherzellen vom Drei-Transistor-Typ ver­ wenden, können ferner beliebige Speicherzellen mit Mehrfach­ anschlüssen, von denen jede einen oder mehrere Schreiban­ schlüsse und einen oder mehrere getrennte Leseanschlüsse aufweist, genauso verwendet werden.

Es soll ebenso bemerkt werden, daß diese Erfindung nicht nur auf eine Speichereinrichtung vom FIFO-Typ angewendet werden kann, sondern ebenso auf eine Speichereinrichtung mit wahlfreiem Zugriff (RAM). Im letzteren Fall kann jeder der Ringzeiger durch einen Decoder ersetzt sein.

Claims (7)

1. Dynamische Halbleiterspeichereinrichtung mit einer Matrix von Speicherzellen, die in Zeilen und in Spalten angeordnet sind und jeweils einen oder mehrere Schreibanschlüsse und einen oder mehrere Leseanschlüsse, die von den Schreiban­ schlüssen getrennt sind, aufweisen, und die Matrix in Rich­ tung der Spalten in eine Mehrzahl von Speicherzellengruppen (30 a bis 30 d), deren Breite der Speicherzellen einem Wort entspricht, unterteilt ist, und die Speichereinrichtung auf­ weist:

• - eine Mehrzahl von Schreibblockauswahlleitungen (24 a bis 24 d) zum Auswählen irgendeiner der Speicherzellengruppen (30 a bis 30 d);
• - eine Mehrzahl von Schreibzeilenauswahlleitungen (25) zum Auswählen von Speicherzellen für ein Wort in einer der Speicherzellengruppen (30 a bis 30 d), die von den Schreib­ blockauswahlleitungen (24 a bis 24 d) ausgewählt ist;
• - eine Mehrzahl von Gattereinrichtungen (21 a bis 21 d), die bei einem von deren Eingangsanschlüssen mit den Schreib­ blockauswahlleitungen (24 a bis 24 d) und bei deren anderen Eingangsanschlüssen mit den Schreibzeilenauswahlleitungen (25) verbunden sind; und
• - eine Mehrzahl von Teilschreibwortleitungen (22 a bis 22 d), von denen jede einen Ausgangsanschluß von einer der Gattereinrichtungen (21 a bis 21 d) parallel mit den ent­ sprechenden Speicherzellen (10) für ein Wort verbinden.

2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch:

• - eine Mehrzahl von Leseblockauswahlleitungen (34 a bis 34 d) zum Auswählen irgendeiner der Speicherzellengruppen (30 a bis 30 d);
• - eine Mehrzahl von Lesezeilenauswahlleitungen (33) zum Auswählen irgendwelcher Speicherzellen für ein Wort in einer der Speicherzellengruppen (30 a bis 30 d), die von den Leseblockauswahlleitungen (34 a bis 34 d) ausgewählt ist;
• - eine Mehrzahl von zweiten Gattereinrichtungen (36 a bis 36 d), die bei einem von deren Eingangsanschlüssen mit den Leseblockauswahlleitungen (34 a bis 34 d) und bei deren anderen Eingangsanschlüssen mit den Lesezeilenauswahllei­ tungen (33) verbunden sind; und
• - eine Mehrzahl von Teillesewortleitungen (35 a bis 35 d), die jeweils einen Ausgangsanschluß von einer der zweiten Gattereinrichtungen (36 a bis 36 d) parallel mit den ent­ sprechenden Speicherzellen (10) für ein Wort verbinden.

3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Speicherzellen (10) eine Speicherzelle vom Drei-Transistor-Typ ist, die drei Transistoren (1, 2, 3) und einen Kondensator (4) aufweist.

4. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß ein Eingangsanschluß von jeder der Speicherzellen (10) mit einer entsprechenden Leitung aus der Mehrzahl von Schreibbitleitungen (26 a bis 26 d) ver­ bunden ist.

5. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Ausgangsanschluß von jeder der Speicherzellen (10) mit einer entsprechenden Leitung aus einer Mehrzahl von Lesebitleitungen (27 a bis 27 d) ver­ bunden ist.

6. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß jede der Gattereinrichtungen (21 a bis 21 d) ein UND-Gatter ist.

7. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß jede der zweiten Gattereinrich­ tungen (36 a bis 36 d) ein UND-Gatter ist.