KR100951420B1

KR100951420B1 - 반도체 기억 장치 및 전자기기

Info

Publication number: KR100951420B1
Application number: KR1020077028493A
Authority: KR
Inventors: 마사미 가나스기; 고이치 구로이와; 마코토 무라누시
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2005-06-08
Filing date: 2005-06-08
Publication date: 2010-04-07
Also published as: JPWO2006131964A1; US7573779B2; JP4746038B2; US20080130393A1; WO2006131964A1; KR20080007668A

Abstract

마이크로프로세서에 의한 제어를 행하지 않고 메모리셀 어레이의 소비 전력을 저감시킨다. 반도체 기억 장치(1)는, 메모리셀 어레이(41)와, 메모리셀 어레이(41)의 행어드레스[0 내지 (x)]의 전원을 각각 온 또는 오프하는 스위치[SW0 내지 SW(x)]와, 라이트 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 행어드레스를 지시하는 WP(라이트 포인터)와 리드 신호의 입력에 의해 데이터의 판독 목적지의 행어드레스를 지시하는 RP(리드 포인터)에 기초하여 시퀀스 제어를 행하는 어드레스 제어부(2)와, WP와 RP에 기초하여 스위치[SW0 내지 SW(x)]를 제어하는 스위치 신호를 생성하는 스위치 신호 출력부(3)를 갖는다.

Description

반도체 기억 장치 및 전자기기{SEMICONDUCTOR STORAGE APPARATUS AND ELECTRONIC DEVICE}

본 발명은 반도체 기억 장치 및 전자기기에 관한 것이며, 특히 시퀀스 제어를 행하는 반도체 기억 장치 및 전자기기에 관한 것이다.

휴대 전화 등의 모바일 기기에 있어서, 예컨대 사용 시간이나 대기 시간의 연장 등의 이유에 의한 소비 전력의 저감화가 요구되고 있다.

최근에는 특히, 모바일 기기에 탑재되는 메모리셀 어레이의 용량의 비약적인 증대, LSI(Large Scale lntegration)의 미세화에 의한 게이트 누설 및 채널 누설의 증대 등에 의해, 그 누설 전류를 무시할 수 없는 것이 소비 전력 증대의 원인의 하나로 되고 있고, 앞으로도 더 증대하는 경향이 있다.

이 원인을 해결하는 하나의 방법으로서, 예컨대 간헐 수신, 또는 사용하지 않는 경우의 파워 세이브시 등의 메모리셀 어레이의 정보를 유지할 필요가 없는 경우는 전원을 끄고, 필요한 경우는 전압을 끄는 등의 파워 다운을 행하는 누설 전류 대책이 채용되어 있다(예컨대 특허 문헌 1 참조).

특허 문헌 1: 일본 특허 공개 평11-297071호 공보

그러나 전술한 파워 다운 제어를, 마이크로프로세서를 이용하여 행하는 경우, 스위치의 온/오프의 지연 시간 등에 의해, 제어가 복잡한 것으로 되어 버린다고 하는 문제가 있었다. 이것은 소비 전력의 저감의 큰 저해 요인으로 되어 있다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 마이크로프로세서에 의한 제어를 행하지 않고 메모리셀 어레이의 소비 전력을 저감시킬 수 있는 반도체 기억 장치 및 전자기기를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 문제를 해결하기 위해, 도 1에 도시하는 반도체 기억 장치(1)가 제공된다. 도 1에 도시하는 반도체 기억 장치(1)는, 메모리셀 어레이(41)와, 메모리셀 어레이(41)의 행어드레스[0 내지 (x)]의 전원을 각각 온(ON) 또는 오프(OFF)하는 스위치[SW0 내지 SW(x)]와, 라이트 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 행어드레스를 지시하는 WP(라이트 포인터)와 리드 신호의 입력에 의해 상기 데이터의 판독 목적지의 행어드레스를 지시하는 RP(리드 포인터)에 기초하여, 시퀀스 제어를 행하는 어드레스 제어부(2)와, WP와 RP에 기초하여, 스위치[SW0 내지 SW(x)]를 제어하는 스위치 신호를 생성하는 스위치 신호 출력부(3)를 포함하는 것을 특징으로 한다.

이러한 반도체 기억 장치(1)에 의하면, 기록 시작, 판독 종료의 시퀀스 제어를 행함으로써, 메모리셀 어레이(41)의 각 워드선의 전원의 온/오프 제어를 마이크로프로세서를 이용하지 않고 행할 수 있다.

또한, 데이터의 기록 또는 판독을 행하지 않는 메모리 셀의 전원을 용이하면서 확실하게 오프할 수 있기 때문에, 메모리셀 어레이(41)의 누설 전류를 저감할 수 있다.

또한, 본 발명에서는 상기 문제를 해결하기 위해서, 도 9에 도시하는 반도체 기억 장치(1d)가 제공된다. 도 9에 도시하는 반도체 기억 장치(1d)는, 메모리셀 어레이(41)와, 메모리셀 어레이(41)의 행어드레스[0 내지 (x)]의 전원을 각각 온 또는 오프하는 스위치[SW0 내지 SW(x)]와, 라이트 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 행어드레스를 지시하는 WP를 이용하여, WP보다 소정값만큼 이전에 오프셋한 Fast WP(오프셋 라이트 포인터)를 생성하고, 리드 신호의 입력에 의해 상기 데이터의 판독 목적지의 어드레스를 지시하는 RP를 이용하여, RP보다 소정값만큼 이후에 오프셋한 Late RP(오프셋 리드 포인터)를 생성하며, WP와 RP에 기초하여, 시퀀스 제어를 행하는 어드레스 제어부(2a)와, Fast WP와 Late RP에 기초하여, 스위치[SW0 내지 SW(x)]를 제어하는 스위치 신호를 생성하는 스위치 신호 출력부(3c)를 포함하는 것을 특징으로 한다.

또한, 직렬 어드레스 제어 이외의 메모리셀 어레이에 대해서도 본 발명을 적용할 수 있다.

[발명의 효과]

본 발명은 기록 시작, 판독 종료의 시퀀스 제어를 행함으로써, 메모리셀 어레이의 각 워드선의 전원의 온/오프 제어를 마이크로프로세서를 이용하지 않고 행할 수 있다.

또한, 데이터의 기록 또는 판독을 행하지 않는 메모리 셀의 전원을 용이하면서 확실하게 오프할 수 있기 때문에, 메모리셀 어레이의 누설 전류를 저감할 수 있다.

이에 따라, 메모리셀 어레이의 소비 전력을 저감시킬 수 있다.

본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시형태를 나타내는 첨부 도면과 관련된 이하의 설명에 의해 명백해질 것이다.

도 1은 제1 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 2는 제1 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 3은 제2 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 4는 제2 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 5는 제3 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 6은 제3 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 7은 제4 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 8은 제4 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 9는 제5 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 10은 제5 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 11은 제6 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 12는 제6 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 13은 제7 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 14는 제7 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 15는 제8 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 16은 제8 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 17은 제9 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 18은 제9 실시형태의 신호 마스크부를 도시하는 블록도이다.

도 19는 제9 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

도 20은 제10 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

도 21은 제10 실시형태의 일치 판정/레지스터 제어부를 도시하는 블록도이다.

도 22는 제10 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차트이다.

이하, 본 발명의 실시형태를 도면을 참조하여 상세히 설명한다.

도 1은 제1 실시형태의 반도체 기억 장치의 블록도를 도시하는 도면이다.

도 1에 도시하는 반도체 기억 장치(1)는, 어드레스 제어부(2), 스위치 신호 출력부(3) 및 복수의 행어드레스(Row Address)를 갖는 메모리 본체(4)를 갖고 있다.

어드레스 제어부(2)는 메모리 본체(4)의 데이터 기록 대상의 (라이트 액세스하는)행어드레스를 지정하는 라이트 포인터(이하 「WP」라고 한다)를 생성하는 WP 생성부(21), 메모리 본체(4)의 데이터 판독 대상의 (리드 액세스하는)행어드레스를 지정하는 리드 포인터(이하 「RP」라고 한다)를 생성하는 RP 생성부(22), 및 FIFO(First-In First-Out) 제어(직렬 기록, 직렬 판독 제어)를 행하는 시퀀서(23)를 갖고 있다.

어드레스 제어부(2)는, 스위치 신호 출력부(3)와의 사이에, 스위치 신호 출력부(3)에 대하여 WP 및 RP를 출력하는 어드레스 버스(24)와, 메모리 본체(4)와의 사이에, 메모리 본체(4)에 대하여 WP 및 RP를 출력하는 어드레스 버스(25)를 구비하고 있다.

시퀀서(23)는 FIFO 제어를 행한다. 즉 메모리 본체(4)에 대하여 데이터의 직렬 기록을 지시하고, 기록순으로 데이터의 판독을 지시한다. 구체적으로는, 메모리 본체(4)에 대하여 데이터의 기록 시작 어드레스, 판독 시작 어드레스, 기록 종료 어드레스 및 판독 종료 어드레스를 지시하는 어드레스 신호와, WP 및 RP를 출력한다.

스위치 신호 출력부(3)는 연산부(31a, 31b)와, 디코더(32)와, 레지스터(33)를 갖고 있다.

연산부(31a)는, WP에 대하여, 어드레스 오프셋값 A(A는 0 이상의 정수)만큼 이후의 행어드레스를 나타내는 어드레스 신호 C를 산출하여 출력한다.

연산부(31b)는, RP에 대하여, 어드레스 오프셋값 B(B는 0 이상의 정수)만큼 이전의 행어드레스를 나타내는 어드레스 신호 D를 산출하여 출력한다.

또한, 이하에서는, 어드레스 오프셋값 A를 단순히「오프셋값 A」라고 하는 경우도 있다(어드레스 오프셋값 B에 대해서도 같다).

이 오프셋값 A, B는 후술하는 스위치[SW0, SW1, …, SW(x-1), SW(x)]의 온/오프일 때의 상승, 하강 시간 등에 의해 임의로 결정된다.

디코더(32), 연산부(31a)로부터의 어드레스 신호 C 및 연산부(31b)로부터의 어드레스 신호 D를 디코드하고, 대응하는 행어드레스의 스위치[SW(0), SW(1), …, SW(x-1), SW(x)]를 온 또는 오프하는 스위치 신호[P0 내지 P(x)]를 생성한다. 스위치 신호[P0 내지 P(x)]는 레지스터(33)에 입력되고 그 논리가 유지된다.

이들, 연산부(31a)와, 연산부(31b)와, 디코더(32)로, 본 실시형태의 온/오프 신호 생성부가 구성된다.

메모리 본체(4)는 메모리셀 어레이(41)와 스위치(42)를 갖고 있다.

메모리셀 어레이(41)는, 복수의 메모리 셀을 구비하는 (x+1)행(x는 1 이상의 정수)의 행어드레스[ 0, 1, …, (x-1), (x)]로 구성되어 있다.

또한, 메모리셀 어레이(41)의 기록 어드레스는 행어드레스 0으로부터 시작하고, 행어드레스 1, 행어드레스 2, 행어드레스 3, …으로 순차 어드레스가 진행한다. 또한, 판독 어드레스도 마찬가지로 행어드레스 0으로부터 시작하고, 행어드레스 1, 행어드레스 2, 행어드레스 3, …으로 순차 어드레스가 진행한다.

메모리셀 어레이(41)에의 데이터의 기록시에는, 도시하지 않는 데이터 버스로부터 행어드레스 0에 대하여 데이터가 기록되고, 행어드레스 1, 행어드레스 2, 행어드레스 3, …으로 순차 데이터가 기록된다. 기록한 데이터의 판독시에는, 도시하지 않는 데이터 버스로부터 기록했을 때와 동일한 순서로 데이터가 판독된다.

스위치(42)는 메모리셀 어레이(41)의 각 행어드레스의 워드선(드라이버 및 셀에 전력을 공급하는 선)에 각각 접속되고, 전원의 온/오프를 행하는 스위치[SW0, SW1, …, SW(x-1), SW(x)]를 갖고 있다. 예컨대, 스위치(SW0)가 온하면, 행어드레스 0이 기록 가능 및 판독 가능 상태가 된다.

다음에, 제1 실시형태의 반도체 기억 장치의 동작을 설명한다.

우선, 어드레스 제어부(2)는, 동작 시작 신호로서, 최초로 액세스를 행하는 WP(본 실시형태에서는 WP=0)의 값을 스위치 신호 출력부(3)에 출력한다.

스위치 신호 출력부(3)는 WP의 값을 판독하여, 그 WP에 대응하는 스위치(SW) 를 미리 온하는 스위치 신호를 출력한다.

본 실시형태에서는, 스위치(SW0)가 온하고, 그 이외의 스위치[SW1, …, SW(x-1), SW(x)]는 모두 오프한다. 이 상태를 초기 상태로 한다.

라이트 신호 및 리드 신호가 어드레스 제어부에 입력되면, WP 생성부(21)는 입력되는 라이트 신호로부터 WP를 생성하여 스위치 신호 출력부(3) 및 메모리 본체(4)에 출력한다. 또한, RP 생성부(22)는 입력되는 리드 신호로부터 RP를 생성하여 스위치 신호 출력부(3) 및 메모리 본체(4)에 출력한다. 이와 함께 시퀀서(23)는 메모리 본체(4)에 대하여 기록 시작 어드레스 및 판독 시작 어드레스를 지시하는 어드레스 신호를 어드레스 버스(24)를 통해 출력한다.

다음에, 연산부(31a)는 어드레스 제어부(2)로부터 출력되는 WP와 오프셋값 A로부터 어드레스 신호 C를 생성하여 출력한다.

또한, 연산부(31b)는 어드레스 제어부(2)로부터 출력되는 RP와 오프셋값 B로부터 어드레스 신호 D를 생성하여 출력한다.

다음에, 디코더(32)는 어드레스 신호 C 및 어드레스 신호 D를 디코드하고, 스위치 신호[P0 내지 P(x)]를 생성하여 레지스터(33)에 출력한다.

다음에, 스위치(42)는 레지스터(33)에 입력되는 스위치 신호[P0 내지 P(x)]를 참조하여 해당하는 스위치(SW)의 온/오프를 행한다.

라이트 신호 및 리드 신호의 어드레스 제어부(2)에의 입력이 종료하면, 시퀀서(23)는, 기록 종료 어드레스 및 판독 종료 어드레스를 지시하는 어드레스 신호를 어드레스 버스(24)를 통해 출력한다.

다음에, 제1 실시형태의 반도체 기억 장치(1)의 동작예를 설명한다.

도 2는 제1 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다.

또한, 이하에서는 오프셋값 A=1, B=1로 한 경우의 처리를 도시한다(이하 제2, 제3, 제5 내지 제10 실시형태도 같다).

또한, 「온 대상 어드레스」는 스위치(SW)가 온하는 것에 의해, 기록, 판독 가능하게 되는 행어드레스를 나타낸다. 또한, 「오프 대상 어드레스」는 스위치(SW)가 오프함으로써 기록, 판독 불능이 되는 행어드레스를 나타낸다. 또한, 「온 어드레스는 온하고 있는 스위치(SW)에 접속되고, 기록, 판독 가능한 행어드레스를 나타낸다. 또한, 「오프 어드레스」는 오프하고 있는 스위치(SW)에 접속되고, 기록, 판독 불능한 행어드레스를 나타낸다. 예컨대 기록 시작 시점에 있어서는, 행어드레스 0, 1이 온하고, 행어드레스 2 내지 (x)가 오프하고 있다.

우선, 기록 동작에 앞서서, 스위치(SW0)가 온한다(단계 S1).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스에 대응하는 스위치(SW)가 온한다. 즉 WP=0일 때 스위치(SW1)가 온한다(단계 S2).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스에 대응하는 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스에 대응하는 스위치(SW)가 오프한다. 즉 RP=1일 때 스위치(SW0)가 오프한다 (단계 S3).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스에 대응하는 스위치(SW)가 순차 오프한다.

그 후, RP=2가 입력된 후에 판독 동작이 종료하면, 디코더(32)는 스위치 신호의 생성 동작을 종료한다.

제1 실시형태의 반도체 기억 장치(1)에 의하면, 직렬 액세스 메모리인 FIFO에 있어서, 리드/라이트하는 어드레스를 라이트 포인터, 리드 포인터로부터 판정하는 것이 가능해지고, 마이크로프로세서 등에 의한 외부로부터의 복잡한 어드레스를 입력할 필요가 없으며, 데이터 기록 및 데이터 판독을 행하는 행어드레스[0 내지 (x)]에 대응하는 워드선(드라이버 및 셀에 전력을 공급하는 선)의 스위치[SW0 내지 SW(x)]에 대하여 전원이 투입되고, 그 이외의 어드레스에 대해서는, 전원은 투입되지 않는다. 즉, 메모리셀 어레이(41)의 어드레스 시퀀스상에서 유효한 데이터가 유지되어 있는 시간 이외는, 전원을 오프할 수 있기 때문에, 메모리의 누설 전류를 삭감할 수 있다. 이에 따라 메모리셀 어레이(41)의 소비 전력을 저감시킬 수 있다.

또한, 초기 상태에서는 스위치(SW0)를 온하고 있기 때문에, 임의의 기록 시작에 대하여 갖출 수 있다. 또한, 미리 온하는 스위치(SW)를 최저한의 것으로 할 수 있기 때문에, 소비 전력을 저감시킬 수 있다.

다음에, 제2 실시형태의 반도체 기억 장치에 대해서 설명한다.

이하, 제2 실시형태의 반도체 기억 장치(1a)에 대해서, 전술한 제1 실시형태 의 반도체 기억 장치(1)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제2 실시형태의 반도체 기억 장치(1a)는, 메모리 본체(4a)를 가지며, 메모리셀 어레이(41)가 복수(본 실시형태에서는 3개)의 행어드레스를 일괄하여 블록(BL) 단위로 구성되어 있는 점이 제1 실시형태와 다르다.

본 실시형태에서는, 행어드레스 0, 1, 2가 식별 번호 BL#0의 블록을 구성하고, 행어드레스 3, 4, 5가 식별 번호 BL#1의 블록을 구성하며, 이하 마찬가지로, 행어드레스 (x-2), (x-1), (x)가 식별 번호 BL#(Y)의 블록을 구성하고 있다.

또한, 이하에서는 식별 번호 BL#0의 블록을 블록(10), 식별 번호 BL#1의 블록을 블록(11)로 하고, 이하 마찬가지로, 식별 번호 BL#(Y)의 블록을 블록(1Y)으로 하여 설명한다.

스위치(42)는, 블록마다 접속되어 블록 단위로 온/오프를 행하는 스위치[SW0, SW1, …, SW(Y)]를 갖고 있다. 예컨대 스위치(SW0)는 블록(10)을 구성하는 각 어드레스의 워드선(드라이버 및 셀에 전력을 공급하는 선)과 비트선(드라이버 및 센스 앰프에 전력을 공급하는 선)에 접속되고, 스위치(SW0)가 온하면, 어드레스 0, 1, 2가 각각 기록 가능 및 판독 가능한 상태가 된다.

다음에, 제2 실시형태의 반도체 기억 장치(1a)의 동작예를 설명한다.

도 4는 제2 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다. 또한, 도 4에서 「온 대상 블록」은 스위치(SW)가 온함으로써, 기록, 판독 가능하게 되는 블록을 도시한다. 또한, 「오프 대상 블록」은 스위치(SW)가 오프함으로써 기록, 판독 불능하게 되는 블록을 도시한다.

우선, 기록 동작의 시작에 앞서서, WP0에 대응하는 스위치(SW0)가 온한다(단계 S21).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 블록(11)의 선두의 행어드레스 3이 일치했을 때, 즉 WP=2일 때 스위치(SW1)가 온한다(단계 S22).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 선두의 행어드레스가 일치한 블록에 대응하는 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 블록(10)의 최후부의 행어드레스 2가 일치했을 때, 즉 RP=3일 때 스위치(SW0)가 오프한다(단계 S23).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 최후부의 행어드레스가 일치한 블록의 스위치가 순차 오프한다.

이 제2 실시형태의 반도체 기억 장치(1a)에 의하면, 제1 실시형태의 반도체 기억 장치(1)와 같은 효과를 얻을 수 있다.

또한, 제2 실시형태의 반도체 기억 장치(1a)에 의하면, 스위치(SW)의 온/오프 제어를 블록 단위로 함으로써, 스위치(SW), 디코더(32), 레지스터(33)의 부하를 저감시킬 수 있기 때문에, 또한 소비 전력을 저감시킬 수 있다.

다음에, 제3 실시형태의 반도체 기억 장치에 대해서 설명한다.

이하, 제3 실시형태의 반도체 기억 장치(1b)에 대해서, 전술한 제2 실시형태의 반도체 기억 장치(1a)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제3 실시형태의 반도체 기억 장치(1b)는 스위치 신호 출력부(3a)를 가지며, 복수의 블록의 스위치(SW)를 동시에 온/오프하는 점이 제2 실시형태와 다르다.

본 실시형태에서는, 스위치 신호 출력부(3a)로부터의 각 출력 신호는, 복수(본 실시형태에서는 2개)의 스위치(SW)에 접속되어 있다. 즉, 인접하는 2개의 블록으로 동일한 판정 논리를 사용한다. 이에 따라, WP보다 어드레스 오프셋값 A만큼 이후의 행어드레스와, 인접하는 2개의 블록중의 선두의 행어드레스가 일치했을 때, 이들의 블록을 구성하는 각 워드선(드라이버 및 셀에 전력을 공급하는 선)에 접속된 스위치(SW)가 각각 온하고, RP보다 어드레스 오프셋값 B만큼 이전의 행어드레스와, 인접하는 2개의 블록 중 최후부의 어드레스가 일치했을 때에, 이들의 블록을 구성하는 각 워드선(드라이버 및 셀에 전력을 공급하는 선)에 접속된 스위치(SW)가 각각 오프한다.

다음에, 제3 실시형태의 반도체 기억 장치(1b)의 동작예를 설명한다.

도 6은 제3 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다.

우선, 기록 동작이 시작되면 스위치(SW0, SW1)가 온한다(단계 S31).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 블록(12), 블록(13)의 선두의 행어드레스 6이 일치했을 때, 즉 WP=5일 때 스위치(SW2, SW3)가 온한다(단계 S32).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 스위치(SW)가 오프하고 있는 인접하는 2개의 블록중의 선두의 행어드레스가 일치한 각 블록의 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 블록(10), 블록(11)의 최후부의 행어드레스 5가 일치했을 때, 즉 RP=6일 때 스위치(SW0, SW1)가 오프한다(단계 S33).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 스위치(SW)가 온하고 있는 인접하는 2개의 블록중 최후부의 행어드레스가 일치한 각 블록의 스위치(SW)가 순차 오프한다.

이 제3 실시형태의 반도체 기억 장치(1b)에 의하면, 제2 실시형태의 반도체 기억 장치(1a)와 같은 효과를 얻을 수 있다.

또한, 제3 실시형태의 반도체 기억 장치(1b)는, 하나의 스위치 신호로 복수의 스위치(SW)의 온/오프를 행하기 때문에, 효율적으로 제어할 수 있다.

또한, 본 발명에서는 스위치(SW)를 온할 때만 본 실시형태를 적용하여도 좋고, 스위치(SW)를 오프할 때만 본 실시형태를 적용하여도 좋다.

또한, 본 실시형태에서는, 인접하는 2개의 블록에 대해서 설명하였지만, 블록의 조합은 이에 한정되지 않는다.

다음에, 반도체 기억 장치의 제4 실시형태에 대해서 설명한다.

이하, 제4 실시형태의 반도체 기억 장치(1c)에 대해서, 전술한 제2 실시형태의 반도체 기억 장치(1a)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제4 실시형태의 반도체 기억 장치(1)는, 스위치 신호 출력부(3b)를 갖고 있는 점이 제2 실시형태와 다르다.

스위치 신호 출력부(3b)는, 스위치 신호 출력부(3)에 비해 연산부(31a)와 동일한 기능을 갖는 연산부(31c)와, 연산부(31b)와 동일한 기능을 갖는 연산부(31d)와, 연산부(31c) 및 연산부(31d)에 의해서 생성되는 어드레스 신호 C2, D2를 디코드하는 디코더(37)를 더 구비하고 있다.

연산부(31a)는 어드레스 제어부(2)로부터 출력되는 WP와 오프셋값 A1로부터 어드레스 신호 C1을 생성하여 출력한다.

연산부(31b)는 어드레스 제어부(2)로부터 출력되는 RP와 오프셋값 B1으로부터 어드레스 신호 D1을 생성하여 출력한다.

연산부(31c)는 어드레스 제어부(2)로부터 출력되는 WP와 오프셋값 A2로부터 어드레스 신호 C2를 생성하여 출력한다.

연산부(31d)는 어드레스 제어부(2)로부터 출력되는 RP와 오프셋값 B2로부터 어드레스 신호 D2를 생성하여 출력한다.

디코더(32)는 짝수번째의 블록[블록(11), 블록(13), …, 블록(Y-1)]에 접속된 스위치(SW)에 대한 스위치 신호를 출력하고, 디코더(37)는 홀수번째의 블록[블록(10), 블록(12), …, 블록(Y)]에 접속된 스위치(SW)에 대한 스위치 신호를 출력 한다.

다음에, 제4 실시형태의 반도체 기억 장치(1c)의 동작예를 설명한다.

도 8은 제4 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다.

또한, 이하에서는 오프셋값 A1=1, B1=4, A2=4, B2=1로 한다.

우선, 기록 동작의 시작에 앞서서, 스위치(SW0)가 온한다. 또한, 스위치(SW1)가 온한다(단계 S41).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 블록(12)의 선두의 행어드레스 6이 일치했을 때, 즉 WP=5일 때 스위치(SW2)가 온한다. 또한, WP보다 어드레스 오프셋값 4만큼 이후의 행어드레스와, 블록(13)의 선두의 행어드레스 9가 일치했을 때, 즉 WP=5일 때 스위치(SW3)가 온한다(단계 S42).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 행어드레스와, 선두의 행어드레스가 일치한 짝수번째의 블록에 대응하는 스위치(SW)가 순차 온한다. 또한, WP보다 어드레스 오프셋값 4만큼 이후의 행어드레스와, 선두의 행어드레스가 일치한 홀수번째의 블록에 대응하는 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 4만큼 이전의 행어드레스와, 블록(10)의 최후부의 행어드레스 2가 일치했을 때, 즉 RP=6일 때 스위치(SW0)가 오프한다. 또한, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 블록(11)의 최후부의 행어드레스 5가 일치했을 때, 즉 RP=6일 때 스위치(SW1)가 오프한다(단계 S43).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 4만큼 이전의 행어드레스와, 최후부의 행어드레스가 일치한 짝수번째의 블록의 스위치가 순차 오프한다. 또한, RP보다 어드레스 오프셋값 1만큼 이전의 행어드레스와, 최후부의 행어드레스가 일치한 홀수번째의 블록의 스위치가 순차 오프한다.

이 제4 실시형태의 반도체 기억 장치(1c)에 의하면, 제2 실시형태의 반도체 기억 장치(1a)와 동일한 효과를 얻을 수 있다.

또한, 제4 실시형태의 반도체 기억 장치(1c)에 의하면, 복수의 블록을 하나의 블록과 동일하게 제어할 수 있다.

또한, 본 발명에서는, 스위치(SW)를 온할 때만 본 실시형태를 적용하여도 좋고, 스위치(SW)를 오프할 때만 본 실시형태를 적용하여도 좋다.

다음에, 반도체 기억 장치의 제5 실시형태에 대해서 설명한다.

이하, 제5 실시형태의 반도체 기억 장치(1d)에 대해서, 전술한 제1 실시형태의 반도체 기억 장치(1)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제5 실시형태의 반도체 기억 장치(1d)는, 어드레스 제어부(2a)와, 스위치 신호 출력부(3c)를 갖고 있고, 어드레스 제어부(2a)는 시퀀서(23)가 발생하는 어드레스에 의한 제어를 행하는, 즉 FIFO 제어를 행하지 않는(직렬 기록, 직렬 판독 제어 를 행하지 않는) 점이 제1 실시형태와 다르다.

어드레스 제어부(2a)는, 시퀀서(23)에 의해 WP에 대하여 오프셋값 A만큼 시퀀스상에서 이전의 어드레스값(이하, 「Fast WP」라고 한다)을 생성하고, RP에 대하여 오프셋값 B만큼 시퀀스상에서 이후의 어드레스값(이하, 「Late RP」라고 한다)을 생성한다.

디코더(32)는 입력되는 Fast WP 및 Late RP를 디코드하여 스위치 신호[P0 내지 P(x)]를 생성한다.

다음에, 제5 실시형태의 반도체 기억 장치(1d)의 동작을 설명한다.

라이트 신호가 어드레스 제어부(2a)에 입력되면, 시퀀서(23)는 Fast WP를 생성하여 스위치 신호 출력부(3c)에 출력한다. 또한, 시퀀서(23)는 Fast WP보다 오프셋값 A만큼 이전의 WP를 생성한다. 그리고 어드레스 제어부(2a)는 WP를 메모리 본체(4)에 출력한다.

또한, 리드 신호가 어드레스 제어부(2a)에 입력되면, 시퀀서(23)는 RP를 생성하고, RP를 메모리 본체(4)에 출력한다. 또한, 시퀀서(23)는 RP보다 오프셋값 B만큼 이전의 Late RP를 생성하여 스위치 신호 출력부(3c)에 출력한다.

디코더(32)는 입력된 Fast WP 및 Late RP를 디코드하여 스위치 신호[P0 내지 P(x)]를 생성한다.

다음에, 제5 실시형태의 반도체 기억 장치(1d)의 동작예를 설명한다.

도 10은 제5 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다.

우선, 기록 동작에 앞서서, 스위치(SW0)가 온한다(단계 S51).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 Fast WP에 대응하는 스위치(SW)가 온한다. 즉 WP=0일 때 Fast WP=2가 되고, 스위치(SW2)가 온한다(단계 S52).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 Fast WP에 대응하는 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 1만큼 이전의 Late RP에 대응하는 스위치(SW)가 오프한다. 즉 RP=1일 때 Late RP=2가 되고, 스위치(SW2)가 오프한다(단계 S53).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 1만큼 이전의 Late RP에 대응하는 스위치(SW)가 순차 오프한다.

이 제5 실시형태의 반도체 기억 장치(1d)에 의하면, 제1 실시형태의 반도체 기억 장치(1)와 동일한 효과를 얻을 수 있다.

또한, 제5 실시형태의 반도체 기억 장치(1d)에 의하면, Fast WP 및 Late RP를 생성함으로써, FIFO 제어 이외의 (직렬 어드레스 제어) 이외의 메모리셀 어레이에 대해서도 본 발명을 적용할 수 있다.

다음에, 반도체 기억 장치의 제6 실시형태에 대해서 설명한다.

이하, 제6 실시형태의 반도체 기억 장치(1e)에 대해서, 전술한 제5 실시형태의 반도체 기억 장치(1d)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제6 실시형태의 반도체 기억 장치(1e)는, 스위치 신호 출력부(3c)와, 메모리 본체(4a)를 가지며, 메모리셀 어레이(41)가 복수(본 실시형태에서는 3개)의 행어드레스를 일괄하여 블록(BL) 단위로 구성되어 있는 점이 제1 실시형태와 다르다.

또한, 본 실시형태의 스위치(SW)는, Fast WP와, 블록에 시퀀스상 처음으로 기록하는 어드레스가 일치했을 때 온한다.

다음에, 제6 실시형태의 반도체 기억 장치(1e)의 동작예를 설명한다.

도 12는 제6 실시형태의 반도체 기억 장치의 동작을 도시하는 타이밍 차트이다.

우선, 기록 동작에 앞서서, 스위치(SW0)가 온한다(단계 S61).

그 후, 기록 동작이 시작되면, WP보다 어드레스 오프셋값 1만큼 이후의 Fast WP와, 블록(11)의 선두의 행어드레스 5가 일치했을 때, 즉 Fast WP=5일 때, 스위치(SW2)가 온한다(단계 S62).

그 후, 기록 동작에 의해 WP가 인크리먼트되면, WP보다 어드레스 오프셋값 1만큼 이후의 Fast WP와, 선두의 행어드레스가 일치한 블록에 대응하는 스위치(SW)가 순차 온한다.

한편, 판독 동작이 시작되면, RP보다 어드레스 오프셋값 1만큼 이전의 Late RP와, 블록(10)의 마지막으로 판독된 행어드레스가 일치했을 때, 즉 Late RP=0일 때, 스위치(SW0)가 오프한다(단계 S63).

그 후, 판독 동작에 의해 RP가 인크리먼트되면, RP보다 어드레스 오프셋값 1 만큼 이전의 Late RP와, 마지막으로 판독된 행어드레스가 일치한 블록에 대응하는 스위치(SW)가 순차 오프한다.

이 제6 실시형태의 반도체 기억 장치(1e)에 의하면, 제5 실시형태의 반도체 기억 장치(1d)와 동일한 효과를 얻을 수 있다.

또한, 제6 실시형태의 반도체 기억 장치(1e)에서는, 스위치(SW)의 온/오프 제어를 블록 단위로 함으로써, 스위치(SW), 디코더(32), 레지스터(33)의 부하를 저감시킬 수 있기 때문에, 또한 소비 전력을 저감시킬 수 있다.

다음에, 제7 실시형태의 반도체 기억 장치에 대해서 설명한다.

이하, 제7 실시형태의 반도체 기억 장치(1f)에 대해서, 전술한 제6 실시형태의 반도체 기억 장치(1e)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제7 실시형태의 반도체 기억 장치(1f)는, 어드레스 제어부(2)와, 디코더(32a)를 구비하는 스위치 신호 출력부(3d)를 가지며, 어드레스 제어부(2)에서는, Fast WP와 Late RP를 생성하지 않고, 디코더(32a)가, WP와, 블록에 시퀀스상 처음으로 기록하는 어드레스보다 오프셋값 A만큼 시퀀스상에서 이전의 어드레스값(이하 「LFWA」라고 한다)이 일치했을 때에, 대응하는 스위치(SW)를 온하고, RP와, 블록에서 시퀀스상 마지막으로 판독하는 어드레스(블록 최종이 아니다)보다 오프셋값 B만큼 시퀀스상에서 이후의 어드레스값(이하 「DLRA」라고 한다)이 일치했을 때, 대응하는 스위치(SW)를 오프하는 스위치 신호[P0 내지 P(x)]를 생성한다.

다음에, 제7 실시형태의 반도체 기억 장치(1f)의 동작예를 설명한다.

또한, 이하에서는 오프셋값 A=1, B=1로 한다.

우선, 기록 동작에 앞서서, 스위치(SW0)가 온한다(단계 S71).

그 후, 기록 동작이 시작되면, 디코더(32a)는 시퀀스상 블록(11)에 처음으로 기록하는 WP=5의 어드레스 오프셋값 1만큼 시퀀스상에서 이전의 어드레스값 2를 LWFA로 설정하고, WP=2가 디코더(32a)에 입력되었을 때, 스위치(SW1)를 온하는 스위치 신호(P1)를 출력한다. 이에 따라, 스위치(SW1)가 온한다(단계 S72).

그 후, 디코더(32a)는 시퀀스상 블록(12)에 처음으로 기록하는 WP=7의 어드레스 오프셋값 1만큼 시퀀스상에서 이전의 어드레스값 3을 LFWA로 설정하고, WP=3이 디코더(32a)에 입력되었을 때, 스위치(SW2)를 온하는 스위치 신호(P2)를 출력한다. 이에 따라, 스위치(SW2)가 온한다(단계 S73).

한편, 디코더(32a)는 시퀀스상 블록(10)에서 마지막으로 판독하는 RP=0의 어드레스 오프셋값 1만큼 시퀀스상에서 이후의 어드레스값 5를 DLRA로 설정하고, RP=5가 디코더(32a)에 입력되었을 때, 스위치(SW0)를 오프하는 스위치 신호(P0)를 출력한다. 이에 따라, 스위치(SW0)가 오프한다(단계 S74).

이후, 마찬가지로 하여 동작이 진행된다.

이 제7 실시형태의 반도체 기억 장치(1f)에 의하면, 제6 실시형태의 반도체 기억 장치(1e)와 동일한 효과를 얻을 수 있다.

또한, 제7 실시형태의 반도체 기억 장치(1f)에서는 어드레스 제어부에 변경을 가할 필요가 없기 때문에, 장치의 구성을 간이한 것으로 할 수 있다.

또한, 본 실시형태에서는 블록의 배치를 행어드레스 순으로 구성하고 있지만, 이에 한하지 않고, 예컨대 어드레스 시퀀스에 맞춰 연속하지 않는 어드레스에 배치함으로써, 디코드 논리의 간이화, 블록의 전원 온 시간의 단축을 도모할 수 있다.

다음에, 반도체 기억 장치의 제8 실시형태에 대해서 설명한다.

이하, 제8 실시형태의 반도체 기억 장치(1g)에 대해서, 전술한 제7 실시형태의 반도체 기억 장치(1f)의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제8 실시형태의 반도체 기억 장치(1g)는, 스위치 신호 출력부(3e)를 가지며, 일치한 액세스 횟수를 판정하는 논리를 스위치(SW)의 온/오프 제어에 부가하고 있는 점이 제7 실시형태와 다르다.

스위치 신호 출력부(3e)는, 디코더(32a)와, 레지스터(33)와, 마스크 회로[380, 381, 382 내지 38(Y)]를 갖고 있다.

마스크 회로[380 내지 38(Y)]는 각각, 디코더(32a)의 출력부와 레지스터(33)의 입력부 사이에 설치되어 있다.

이후, 마스크 회로[380 내지 38(Y)]에 대해서 설명하지만, 마스크 회로[380 내지 38(Y)]의 구성은, 서로 같기 때문에, 대표적으로 마스크 회로(380)에 대해서 설명한다.

마스크 회로(380)는 카운트부[Cnt(0)]와, 신호 마스크부(m0)를 갖고 있다.

카운트부[Cnt(0)]는 각각 WP와 LFWA의 일치를 판단하는 신호를 카운터로 카운트하고, 미리 설정된 카운트수가 설정된 횟수(S0)와 일치한 경우, 마스크 해제 신호를 출력한다.

또한, 카운트부[Cnt(0)]는 RP와 DLRA의 일치를 판단하는 신호를 카운터로 카운트하고, 각각 카운트수가 설정된 횟수(S0)와 일치한 경우, 마스크 해제 신호를 출력한다.

신호 마스크부(m0)는 마스크 해제 신호가 입력되지 않는 상태에서는, 디코더(32a)로부터 입력된 스위치 신호의 논리를 레지스터(33)에 출력하지 않고 유지하고, 마스크 해제 신호가 입력되면, 그 스위치 신호를 출력한다. 즉, 스위치(SW0)를 온하는 스위치 신호를 받고 있는 경우는, 마스크 해제 신호를 받아, 스위치(SW0)를 온하는 스위치 신호를 레지스터(33)에 출력하며, 스위치(SW0)를 오프하는 스위치 신호를 받고 있는 경우는, 마스크 해제 신호를 받아 스위치(SW0)를 오프하는 스위치 신호를 레지스터(33)에 출력한다.

단지, 카운트부[Cnt(0)]는 WP와 LFWA의 일치와, RP와 DLRA의 일치를 별개로 카운트한다.

다음에, 제8 실시형태의 반도체 기억 장치(1)의 동작예를 설명한다.

또한, 이하의 설명에서는 오프셋값 A, B=1, 횟수[S0 내지 S(Y)]는 각각 「2」로 설정되어 있는 것으로 한다.

우선, 기록 동작에 앞서서, 스위치(SW0)가 온한다(단계 S81).

그 후, 기록 동작이 시작되면, 디코더(32a)는 시퀀스상 블록(11)에 처음으로 기록하는 WP=4의 어드레스 오프셋값 1만큼 시퀀스상에서 이전의 어드레스값 2를 LWFA로 설정하고, 1회째의 WP=2가 디코더(32a)에 입력되었을 때, 스위치(SW1)를 온하는 스위치 신호(P1)를 마스크 회로(380)에 출력한다. 이에 따라, 신호 마스크부(m0)는, 스위치(SW1)를 온하는 스위치 신호(P1)를 유지한다. 또한, 마스크 회로(380)의 카운트부[Cnt(0)]가 1 카운트업한다(단계 S82). 2회째의 WP=2가 디코더(32a)에 입력되었을 때, 디코더(32a)는 다시 스위치(SW1)를 온하는 스위치 신호(P1)를 마스크 회로(380)에 출력한다. 이에 따라, 카운트부[Cnt(0)]가 1 카운트업한다. 이 결과, 카운트부[Cnt(0)]의 카운트수와 S0의 값이 일치하고, 카운트부[Cnt(0)]는 마스크 해제 신호를 신호 마스크부(m0)에 출력한다. 그리고 신호 마스크부(m0)는 스위치(SW1)를 온하는 스위치 신호(P1)를 출력한다. 이에 따라 스위치(SW1)가 온한다(단계 S83).

그 후, 디코더(32a)는 시퀀스상 블록(12)에 처음으로 기록하는 WP=6의 어드레스 오프셋값 1만큼 시퀀스상에서 이전의 어드레스값 4를 LWFA로 설정하고, LWFA=4와, WP가 일치하는 횟수를, 카운트부(Cnt1)가 카운트한다. 2회째의 WP=4가 디코더(32a)에 입력되었을 때, 스위치(SW2)를 온하는 스위치 신호(P2)를 출력한다. 이에 따라 스위치(SW2)가 온한다(단계 S84).

한편, 판독 동작이 시작되면, 디코더(32a)는 시퀀스상 블록(10)에서 마지막으로 판독하는 RP=0의 어드레스 오프셋값 1만큼 시퀀스상에서 이후의 어드레스값 3을 DLRA로 설정하고, 1회째의 RP=0이 디코더에 입력되었을 때, 스위치(SW0)를 오프하는 스위치 신호(P0)를 마스크 회로(380)에 출력한다. 이에 따라, 신호 마스크부(m0)는 스위치(SW0)를 오프하는 스위치 신호(P0)를 유지한다. 또한, 마스크 회로(380)의 카운트부[Cnt(0)]가 1 카운트업한다(단계 S85). 2회째의 RP=0이 디코더(32a)에 입력되었을 때, 디코더(32a)는 다시 스위치(SW0)를 오프하는 스위치 신호(P0)를 마스크 회로(380)에 출력한다. 이에 따라, 카운트부[Cnt(0)]가 1 카운트업한다. 이 결과 카운트부[Cnt(0)]의 카운트수와, S0의 값이 일치하고, 카운트부[Cnt(0)]는 마스크 해제 신호를 신호 마스크부(m0)에 출력한다. 그리고 신호 마스크부(m0)는 스위치(SW0)를 오프하는 스위치 신호(P0)를 출력한다. 이에 따라 스위치(SW0)가 오프한다(단계 S86).

이후, 마찬가지로 하여 동작이 진행된다.

이 제8 실시형태의 반도체 기억 장치(1g)에 의하면, 제7 실시형태의 반도체 기억 장치(1f)와 같은 효과를 얻을 수 있다.

또한, 제8 실시형태의 반도체 기억 장치(1g)에서는, 마스크 회로[380 내지 38(Y)]를 설치함으로써, 시퀀스상, 동일 어드레스로 복수회의 기록, 판독을 하는 각 어드레스에 대해서도 오동작 없이 스위치(SW)의 온/오프를 행할 수 있다.

다음에, 반도체 기억 장치의 제9 실시형태에 대해서 설명한다.

이하, 제9 실시형태의 반도체 기억 장치(1h)에 대해서, 전술한 제8 실시형태의 반도체 기억 장치(1g)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제9 실시형태의 반도체 기억 장치(1h)는, 마스크 회로[380a 내지 38(Y)a]를 구비하는 스위치 신호 출력부(3f)를 갖고 있는 점이 제8 실시형태와 다르다.

마스크 회로[380a 내지 38(Y)a]는 각각 타이머[Tm0 내지 Tm(Y)]를 갖고 있다.

타이머[Tm0 내지 Tm(Y)]는 각각 스위치 신호 출력부(3)의 외부에 설치된 CLK(클록)과 전기적으로 접속되어 있다.

이후, 마스크 회로[380a 내지 38(Y)a]에 대해서 설명하지만, 마스크 회로[380a 내지 38(Y)a]의 구성은 서로 같기 때문에 대표적으로 마스크 회로(380)에 대해서 설명한다.

타이머(Tm0)는 CLK(51)로부터, 타이머(Tm0) 내부에 설치된 카운터에 입력되는 CLK 신호를 카운트하고, 가드 시간(T0)에 해당하는 카운트수만큼이 경과할 때까지, 스위치(SW0)를 오프하는 스위치 신호(P0)를 마스크하는, 즉 스위치 신호(P0)의 상태를 변화시키지 않는 마스크 신호를 생성한다.

타이머(Tm0)는 시간(T0)에 해당하는 카운트수만큼 경과하면, 마스크 신호를 해제하는 마스크 해제 신호를 생성한다.

신호 마스크부(m0)는, 디코더(32)로부터 스위치(SW0)를 온하는 스위치 신 호(P0)를 받고 있는 경우는, 카운트부[Cnt(0)]로부터의 마스크 해제 신호만 받아 스위치(SW0)를 온하는 스위치 신호(P0)를 레지스터(33)에 출력한다.

또한, 신호 마스크부(m0)가 디코더(32)로부터 스위치(SW0)를 오프하는 스위치 신호(P0)를 받고 있는 경우는, 카운트부[Cnt(0)]로부터의 마스크 해제 신호와, Tm0로부터의 마스크 해제 신호를 받아, 스위치(SW0)를 오프하는 스위치 신호(P0)를 레지스터(33)에 출력한다.

다음에, 제9 실시형태의 반도체 기억 장치(1)의 동작예를 설명한다.

또한, 이하의 설명에서는 횟수[S0 내지 S(Y)]=1로 한다.

또한, 도 19에서 「타이머」는 가드 시간(T0)의 계속 시간을 나타낸다.

제9 실시형태의 반도체 기억 장치(1)는 기록 시작시부터 가드 시간(T0)의 카운트가 시작된다. 이후, 제8 실시형태의 반도체 기억 장치(1)와 같이 동작이 행해지고, 제8 실시형태의 단계 S86과 같이, 시퀀스상 블록(10)에서 마지막으로 판독하는 RP=0의 어드레스 오프셋값 1만큼 시퀀스상에서 이후의 어드레스값 3을 DLRA로 설정하며, 2회째의 RP=0이 디코더(32a)에 입력되었을 때, 디코더(32)는 다시 스위치(SW0)를 오프하는 스위치 신호(P0)를 출력한다(단계 S91).

이 때, 가드 시간(T0) 동안, 타이머(Tm0)로 마스크 신호가 생성되어 있기 때문에, 신호 마스크부(m0)는, 디코더(32a)로부터 입력된 스위치 신호(P0)의 논리를 레지스터(33)에 출력하지 않고 유지하기 때문에, 이 시점에서는 스위치(SW0)는 오 프하지 않는다. 가드 시간(T0) 경과 후에, 타이머(Tm0)가 마스크 해제 신호를 생성한다. 이에 따라 신호 마스크부(m0)는 스위치(SW0)를 오프하는 스위치 신호(P0)를 레지스터(33)에 출력한다. 따라서 스위치(SW0)가 오프한다(단계 S92).

이후, 마찬가지로 하여 동작이 진행된다.

이 제9 실시형태의 반도체 기억 장치(1h)에 의하면, 제8 실시형태의 반도체 기억 장치(1g)와 동일한 효과를 얻을 수 있다.

또한, 제9 실시형태의 반도체 기억 장치(1h)에서는, 스위치(SW)의 온/오프 횟수를 저감시킬 수 있기 때문에, 스위칭에 의해 생기는 소비 전류를 저감시킬 수 있다.

또한, 본 실시형태에서는 타이머[Tm0 내지 Tm(Y)]에 CLK(51)의 클록을 입력하였지만, 이에 한하지 않고, 예컨대 각종 프로그래머블 카운터의 출력 등을 입력하여도 좋다.

또한, 본 실시형태에서는, 기록 시작시부터 가드 시간(T0)의 카운트를 시작하였지만, 이에 한하지 않고, 임의의 시간, 예컨대 기록 종료로부터 가드 시간(T0)의 카운트를 시작하여도 좋다.

또한, 본 실시형태에서는 마스크 회로[380a 내지 38(Y)a]마다 타이머[Tm0 내지 Tm(Y)]를 설치했지만, 이에 한하지 않고, 예컨대 복수의 마스크 회로로 하나의 타이머를 공유하는 구성으로 되어 있어도 좋다. 이 경우, 개개의 타이머의 가드 시간의 카운트 시작 및 종료의 타이밍은, 특별히 한정되지 않지만, 예컨대 다른 타이머의 카운트 종료나, 카운트 시작의 타이밍과 동기시키는 방법 등을 들 수 있다.

또한, 본 실시형태에서는, 타이머(Tm0)는 가드 시간(T0) 동안 스위치(SW0)를 오프하는 스위치 신호를 마스크하는 마스크 신호를 생성하였지만, 이에 한하지 않고, 예컨대 가드 시간(T0) 동안, 임의의 스위치(SW)를 온하는 스위치 신호를 마스크하는 마스크 신호를 생성하여도 좋으며, 스위치(SW)의 온/오프에 상관없이, 스위치 신호를 마스크하는 마스크 신호를 생성하여도 좋다.

다음에, 반도체 기억 장치의 제10 실시형태에 대해서 설명한다.

도 21은 제10 실시형태의 반도체 기억 장치를 도시하는 블록도이다.

이하, 제10 실시형태의 반도체 기억 장치(1i)에 대해서, 전술한 제4 실시형태의 반도체 기억 장치(1c)와의 상위점을 중심으로 설명하고, 같은 사항에 대해서는 그 설명을 생략한다.

제10 실시형태의 반도체 기억 장치(1i)는 스위치 신호 출력부(3g)를 가지며, 각 블록에 대응하는 스위치(SW)의 온/오프 조건을 판정하는 논리에 기록 어드레스(WP), 판독 어드레스(RP)의 일치로부터의 액세스 횟수를 판정하는 수단을 갖고 있는 점이 제4 실시형태와 다르다.

제10 실시형태의 스위치 신호 출력부(3g)는 연산부(34a, 34b)와, 카운터(35a, 35b)와, 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]를 갖고 있다.

연산부(34a)는, WP와 블록에 시퀀스상 처음으로 기록하는 어드레스(이하 「FWA」라고 한다)가 일치했을 때, 신호를 출력한다.

연산부(34b)는 RP와 블록에서 시퀀스상 마지막으로 판독하는 어드레스(이하 「FRA」라고 한다)가 일치했을 때에 신호를 출력한다.

카운터(35a, 35b)는 각각, 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]에 접속되어 있다.

카운터(35a)는 연산부(34a)로부터의 신호의 횟수를 카운트하여 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]에 출력한다.

카운터(35b)는 연산부(34b)로부터의 신호의 횟수를 카운트하여 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]에 출력한다.

이후, 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]에 대해서 설명하지만, 일치 판정/레지스터 제어부[reg0 내지 reg(Y)]의 구성은 서로 같기 때문에 대표적으로 일치 판정/레지스터 제어부(reg1)에 대해서 설명한다.

도 21은 제10 실시형태의 일치 판정/레지스터 제어부를 도시하는 블록도이다. 일치 판정/레지스터 제어부(reg1)는 연산부(51a)와, 연산부(51b)와, Reg 제어부(52)를 갖고 있다.

연산부(51a)는 카운터(35a)의 출력과 카운트수(WC1)의 일치를 확인하여 Reg 제어부(52)에 신호를 출력한다. Reg 제어부(52)는 연산부(51a)로부터의 출력에 의해 스위치(SW1)를 온하는 스위치 신호(P1)를 출력한다.

또한, 연산부(51b)는 카운터(35b)의 출력과 카운트수(RC1)의 일치를 확인하여 Reg 제어부(52)에 신호를 출력한다. Reg 제어부(52)는 연산부(51b)로부터의 출력에 의해 스위치(SW1)를 오프하는 스위치 신호(P1)를 출력한다.

다음에, 제10 실시형태의 반도체 기억 장치(1i)의 동작예를 설명한다.

도 22는 제10 실시형태의 반도체 기억 장치의 동작예를 도시하는 타이밍 차 트이다.

또한, 이하의 설명에서는 FWA=1, FRA=2, WC0=0, WC1=3, WC2=6, WC3=9, RC0=5, RC1=7, RC2=11로 한다.

또한, 「WP 카운터값」은 카운터(35a)의 값을 나타낸다. 「RP 카운터값」은 카운터(35b)의 값을 나타낸다.

우선, 기록 동작의 시작에 앞서서, 스위치(SW0)를 온한다(단계 S101).

그 후, 기록 동작이 시작되면, 연산부(34a)에 WP=1이 입력되고, FWA=1과 일치하며, 그 이후는, WP이 판독될 때마다, 카운터(35a)의 카운트수가 인크리먼트된다. 그리고 3개째의 WP가 연산부(31a)에 입력되었을 때, 카운터(35a)의 카운트수가 3이 되고 WC1과 일치하여, 일치 판정/레지스터 제어부(reg1)는 스위치(SW1)를 온하는 스위치 신호(P1)를 출력한다(단계 S102).

그 후, 6개째의 WP가 연산부 31a에 입력되었을 때, 카운터(35a)의 카운트수가 6이 되고, WC2와 일치하며, 일치 판정/레지스터 제어부(reg2)는 스위치(SW2)를 온하는 스위치 신호(P2)를 출력한다(단계 S103).

한편, 판독 동작이 시작되면, 연산부(34b)에 RP=2가 입력되고, FRA=2와 일치하며, 그 이후는 RP가 판독될 때마다, 카운터(35b)의 카운트수가 인크리먼트된다. 그리고 5개째의 RP가 연산부(31b)에 입력되었을 때, 카운터(35b)의 카운트수가 5가 되고, RC0와 일치하며, 일치 판정/레지스터 제어부(reg0)는 스위치(SW0)를 오프하는 스위치 신호를 출력한다(단계 S104).

그 후, 7개째의 WP가 연산부(31a)에 입력되었을 때, 카운터(35a)의 카운트수 가 7이 되고, RC2와 일치하며, 일치 판정/레지스터 제어부(reg1)는 스위치(SW1)를 오프하는 스위치 신호(P1)를 출력한다(단계 S105).

이하, 마찬가지로 하여 동작이 행해진다.

이 제10 실시형태의 반도체 기억 장치(1i)에 의하면, 제4 실시형태의 반도체 기억 장치(1c)와 동일한 효과를 얻을 수 있다.

또한, 제10 실시형태의 반도체 기억 장치(1i)에서는, 어드레스값과의 일치를 확인하지 않고 액세스 카운트수로 블록 전원의 제어를 행하기 때문에, 판정 논리의 단순화를 도모할 수 있다.

본 발명의 반도체 기억 장치는, 휴대 정보 단말이나 휴대 전화기[PHS(Personal Handy phone System)도 포함] 등의 전자기기에 적용할 수 있다. 특히, 그 제어의 복잡함 때문에, 연속 통화 시간, 연속 대기 시간이 짧은 것이 문제로 되어 있는 WCDMA 방식의 휴대 전화기에서는, 약간의 저소비 전력의 축적이, 대기 시간의 장기화로 이어지기 때문에, 본 발명의 저소비 전력 방식을 휴대 전화기에 적용하여, 연속 통화 시간이나 연속 대기 시간을 길게 하는 것이 본 발명의 특징 중 하나이다.

이상, 본 발명의 적합한 실시형태에 대해서 상술했지만, 본 발명은 그 특정한 실시형태에 한정되는 것이 아니다.

또한, 본 발명에서는, 상기 각 실시형태의 임의의 2 이상의 구성(특징)을 적절하게 조합하여도 좋다.

또한, 전술한 각 실시형태의 반도체 기억 장치는 어드레스 제어부(2)의 WP 생성부(21) 및 RP 생성부(22)에서 WP 및 RP를 생성했지만, 이에 한하지 않고, 외부로부터 고정 시퀀스를 받아, 얻어진 WP 및 RP를 어드레스 제어부(2) 내의 레지스터에 보관하도록 구성하여도 좋다.

또한, 전술한 초기 상태에서는, 스위치(SW0)로부터 소정 개[본 실시형태에서는 스위치(SW0)]는 어드레스 제어부로부터의 동작 시작 신호에 의해서 미리 온시켰지만, 이에 한하지 않고, 처음으로 액세스를 행하는 WP는 이미 알려져 있기 때문에, 예컨대 초단의 스위치(SW)(본 실시형태에서는 SW0)로부터 소정 개는 아이들(idle)시 항상 통전해 두어도 좋다.

상기에 대해서는 단순히 본 발명의 원리를 나타내는 것이다. 또한, 다수의 변형, 변경이 당업자에 있어서 가능하고, 본 발명은 상기에 나타내며, 설명한 정확한 구성 및 응용예에 한정되는 것이 아니라, 대응하는 모든 변형예 및 균등물은, 첨부한 청구항 및 그 균등물에 의한 본 발명의 범위로 간주된다.

부호의 설명

1, 1a 내지 1i: 반도체 기억 장치 2, 2a: 어드레스 제어부

3, 3a 내지 3g: 스위치 신호 출력부 4, 4a: 메모리 본체

10, 11, 1Y: 블록 21: 라이트 포인터 생성부

22: 리드 포인터 생성부 23: 시퀀서

31a, 31b, 31c, 31d: 연산부 32: 디코더

41: 메모리셀 어레이 42: 스위치

380 내지 38(Y): 마스크 회로 Cnt0: 카운트부

m0: 신호 마스크부 P0 내지 P(x): 스위치 신호

SW: 스위치 Tm0 내지 Tm(Y): 타이머

Claims

시퀀스 제어를 행하는 반도체 기억 장치에 있어서,

메모리셀 어레이와,

상기 메모리셀 어레이의 각 어드레스에 대응하는 드라이버 및 셀에 공급되는 전원을 각각 온(ON) 또는 오프(OFF)하는 복수의 전원 온/오프 수단과,

라이트(write) 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 어드레스를 지시하는 라이트 포인터와 리드(read) 신호의 입력에 의해 상기 데이터의 판독 목적지의 어드레스를 지시하는 리드 포인터에 기초하여, 상기 메모리셀 어레이의 시퀀스 제어를 행하는 어드레스 제어부와,

상기 라이트 포인터와 상기 리드 포인터에 기초하여, 상기 전원 온/오프 수단을 제어하는 온/오프 신호를 생성하는 온/오프 신호 생성부

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 라이트 포인터를 생성하는 라이트 포인터 생성부와, 상기 리드 포인터를 생성하는 리드 포인터 생성부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 어드레스 제어부는 FIFO 제어를 행하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 온/오프 신호 생성부는 상기 라이트 포인터의 어드레스보다 소정값만큼 이후의 어드레스에 공급되는 전원을 순차 온하고, 상기 리드 포인터의 어드레스보다 소정값만큼 이전의 어드레스에 공급되는 전원을 순차 오프하는 상기 온/오프 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
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제1항에 있어서, 소정 시간 상기 온/오프 신호를 마스크하는 신호 마스크부를 포함하고,

상기 신호 마스크부는 소정의 상기 메모리셀 어레이의 소정개의 어드레스를 구비하는 단위 블록의 처음의 기록이 행해지는 어드레스보다 소정값만큼 이전의 어드레스에의 액세스 횟수를 카운트하는 카운터를 포함하며, 상기 카운터의 카운트수와 미리 설정된 횟수가 일치했을 때, 상기 마스크를 해제하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 소정 시간 상기 온/오프 신호를 마스크하는 신호 마스크부를 포함하고,

상기 신호 마스크부는, 소정의 상기 메모리셀 어레이의 소정개의 어드레스를 구비하는 단위 블록의 처음의 기록이 행해지는 어드레스보다 소정값만큼 이전의 어드레스에의 액세스 횟수를 카운트하는 카운터와, 타이머를 포함하며, 상기 온/오프 신호가 입력되고, 상기 카운터의 카운트수와 미리 설정된 횟수가 일치했을 때, 상기 타이머가 소정 시간 더 경과하였는지의 여부를 판단하며, 소정 시간 경과 후에 상기 마스크를 해제하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 소정 범위의 상기 어드레스에 대응하는 라이트 액세스 횟수의 값을 카운트하는 라이트 포인터 카운터와, 소정 범위의 상기 어드레스에 대응하는 리드 액세스 횟수의 값을 카운트하는 리드 포인터 카운터를 포함하고,

상기 라이트 포인터 카운터가 소정의 값과 일치했을 때 소정의 어드레스에 공급되는 전원을 온하며, 상기 리드 포인터 카운터가 소정의 값과 일치했을 때 소정의 어드레스에 공급되는 전원을 오프하는 것을 특징으로 하는 반도체 기억 장치.
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시퀀스 제어를 행하는 반도체 기억 장치에 있어서,

메모리셀 어레이와,

상기 메모리셀 어레이의 각 어드레스에 대응하는 드라이버 및 셀에 공급되는 전원을 각각 온 또는 오프하는 복수의 전원 온/오프 수단과,

라이트 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 어드레스를 지시하는 라이트 포인터를 이용하여, 상기 라이트 포인터보다 소정값만큼 이전에 오프셋한 오프셋 라이트 포인터를 생성하고, 리드 신호의 입력에 의해, 상기 데이터의 판독 목적지의 어드레스를 지시하는 리드 포인터를 이용하여, 상기 리드 포인터보다 소정값만큼 이후에 오프셋한 오프셋 리드 포인터를 생성하며, 상기 오프셋 라이트 포인터와 상기 오프셋 리드 포인터에 기초하여, 상기 시퀀스 제어를 행하는 어드레스 제어부와,

상기 오프셋 라이트 포인터와 상기 오프셋 리드 포인터에 기초하여, 상기 전원 온/오프 수단을 제어하는 온/오프 신호를 생성하는 온/오프 신호 생성부

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 오프셋 라이트 포인터를 생성하는 오프셋 라이트 포인터 생성부와, 상기 오프셋 리드 포인터를 생성하는 오프셋 리드 포인터 생성부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
시퀀스 제어를 행하는 전자기기에 있어서,

메모리셀 어레이와,

상기 메모리셀 어레이의 각 어드레스에 대응하는 드라이버 및 셀에 공급되는 전원을 각각 온 또는 오프하는 복수의 전원 온/오프 수단과,

라이트 신호의 입력에 의해 소정의 데이터열의 데이터의 기록 목적지의 어드레스를 지시하는 라이트 포인터와 리드 신호의 입력에 의해 상기 데이터의 판독 목적지의 어드레스를 지시하는 리드 포인터에 기초하여, 상기 시퀀스 제어를 행하는 어드레스 제어부와,

상기 라이트 포인터를 생성하는 라이트 포인터 생성부와,

상기 리드 포인터를 생성하는 리드 포인터 생성부와,

상기 라이트 포인터와 상기 리드 포인터에 기초하여, 상기 전원 온/오프 수단을 제어하는 온/오프 신호를 생성하는 온/오프 신호 생성부

를 포함하는 것을 특징으로 하는 전자기기.
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