JPH11162158A

JPH11162158A - メモリ装置および画像生成装置

Info

Publication number: JPH11162158A
Application number: JP9328834A
Authority: JP
Inventors: Takeshi Sarutani; 武司猿谷
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】高い動作周波数でも安定して動作し、回路規模
が小さく消費電力の少ない半導体装置上に構成するのに
好適なＦＩＦＯ形式のメモリ装置が要望されている。【解決手段】ＦＩＦＯメモリ装置１００にライトイネー
ブル信号ＷＥおよびデータＤＡＴＡｉｎが印加される
と、データはクロックＣＬＫの立ち上がりで、入力レジ
スタ１１０に記憶され、ライトイネーブル信号は、クロ
ックイネーブラー１５０に入力され、次のサイクルのク
ロックがハイレベルの期間のみハイレベルであるような
ラッチ用信号が生成される。このラッチ用信号とライト
ポインタ部１４０からのラッチ選択信号に基づいて、ラ
イト信号ＷＡを生成し入力レジスタ１１０のデータを記
憶するラッチ１２０_-k（ｋ＝１〜４）に印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば半導体チ
ップ上に形成され、ラッチを用いながら高速動作が可能
な先入れ先出し形式（以降、ＦＩＦＯ(First In First
Out)形式と言う。）のメモリ装置、および、そのＦＩＦ
Ｏ形式のメモリ装置を用いて、３次元画像の生成を効率
よく行うことのできる画像生成装置に関する。

【０００２】

【従来の技術】入力したデータを入力した順に読み出す
いわゆるＦＩＦＯメモリは、種々の電子回路において広
く使用されている。特に近年、あらゆる電子機器におい
て処理速度の向上が図られているため、結果的に各処理
部間でのデータの処理速度に差異が生じたり、適切に同
期をとってデータを転送することが難しくなるなどの問
題が生じており、これを解決するために、各処理部間に
緩衝部としてＦＩＦＯメモリを設けることが多くなって
いる。たとえば、ＣＡＤ装置やゲーム機器などに用いら
れる３次元画像を生成する画像処理装置などは、座標変
換やテクスチャマッピング、各画素に対する特殊効果処
理などの、多数の画素に対して所定の処理を高速に行う
各種の処理部が順次接続されて構成されている。そし
て、これらの各処理部の間におけるデータ転送を高速か
つ適切に行うために、ＦＩＦＯメモリが随所に使用され
ている。

【０００３】そのようなＦＩＦＯメモリには種々の構成
のものがあるが、高速な動作が必要な場合には、通常、
記憶素子としてレジスタを用いたＦＩＦＯメモリが用い
られる。このレジスタタイプのＦＩＦＯメモリは、一般
的には、入力されるデータを一旦記憶する入力レジス
タ、実際にデータを記憶する複数のレジスタ、その複数
のレジスタの出力のいずれか１つを選択するマルチプレ
クサ、出力データを一旦記憶する出力レジスタ、およ
び、データを記憶するレジスタやデータを読み出すレジ
スタを選択しデータの読み書きを制御する制御部などに
より構成される。

【０００４】また、半導体チップ上に回路を構成する場
合には、前述したレジスタを用いたＦＩＦＯメモリより
も回路規模が小さく消費電力も小さい、記憶装置として
ラッチを用いたＦＩＦＯメモリが用いられる場合があ
る。このラッチタイプのＦＩＦＯメモリは、基本的には
前述したレジスタタイプのＦＩＦＯメモリの主な記憶素
子がラッチとなったのみで、その他の構成は同じであ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、前述し
たラッチタイプのＦＩＦＯメモリは、高速動作が難し
く、前述したたとえば３次元画像生成装置などには適用
できないという問題がある。

【０００６】具体的に図６を参照して説明する。図６
は、従来のラッチタイプのＦＩＦＯメモリの動作を説明
するためのタイムチャートであり、信号ＣＬＫはＦＩＦ
Ｏメモリに入力されるクロック、信号ＤＡＴＡｉｎはＦ
ＩＦＯメモリに対する入力データ、信号ＷＥはＦＩＦＯ
メモリに対するライトイネーブル信号、信号ＬＡＴＣＨ
＿ＷＥは内部のラッチに対する記憶制御信号、信号ＦＩ
ＦＯｉｎはラッチに対して入力されるデータ、信号ＦＩ
ＦＯｏｕｔはラッチからの出力データ、信号ＲＥはＦＩ
ＦＯメモリに対するリードイネーブル信号である。図６
に示すように、通常のラッチタイプのＦＩＦＯメモリ
は、ＦＩＦＯメモリに対して外部から入力されたライト
イネーブル信号ＷＥと、書き込みデータＤＡＴＡｉｎの
両方を入力レジスタで一旦記憶し、クロックに同期した
ラッチ用書き込み信号ＬＡＴＣＨ＿ＷＥと書き込み用デ
ータＤＡＴＡを生成し、これに基づいてラッチのデータ
を記憶している。

【０００７】そのためこのままでは、図示のごとく、ラ
ッチに対してホールドタイムを確保できなかったり、連
続してデータを記録する場合にクロストークが生じて適
切にデータを記憶できないという問題が生じる。そこで
通常は、データ線に所定の遅延量を有するディレイライ
ンを入れ、ホールドタイムを維持するようにしている。
しかしながら、このようなディレイラインを使用する
と、その固定の遅延量により、クロックの周波数を上げ
て処理速度を速くするというような、高速化を行えなく
なるという問題が生じる。その結果、特に、前述したよ
うな、高速処理が要求される画像生成装置などにこのラ
ッチタイプのＦＩＦＯメモリを使用することはできなく
なる。

【０００８】そのため、高速動作が要求される場合に
は、前述したようなレジスタタイプのＦＩＦＯメモリを
使用せざるを得ないことになる。しかし、レジスタタイ
プのＦＩＦＯメモリは、回路規模が大きい、すなわち半
導体チップ上に形成した場合には使用ゲート数が大きく
なる上に、消費電力も大きくなるため、半導体チップ上
に形成して用いる場合には好ましくない。たとえば、前
述したような画像生成装置は、処理が複雑で回路規模が
大きいため、半導体チップ上に構成しようとした場合に
は少しでも回路を簡単にする必要があり、レジスタタイ
プのＦＩＦＯメモリを使用するのは好ましくない。

【０００９】このように、既存のＦＩＦＯメモリでは、
レジスタタイプおよびラッチタイプのいずれのＦＩＦＯ
メモリであっても、高速な処理が要求される回路に適用
して半導体チップ上に形成するＦＩＦＯメモリとしては
好ましくなく、より好適なＦＩＦＯメモリが要求されて
いる。

【００１０】したがって本発明の目的は、高い動作周波
数でも安定して動作し、回路規模が小さく消費電力の少
ない半導体装置上に構成するのに好適なＦＩＦＯ形式の
メモリ装置を提供することにある。また本発明の他の目
的は、所定の画像処理を、小さい回路規模かつ少ない消
費電力で、高い動作周波数で高速に行うことのできる、
半導体装置上に構成するのに好適な画像処理装置を提供
することにある。

【００１１】

【課題を解決するための手段】前記課題を解決するため
に、入力レジスタにデータを記憶する際の基準となって
いるクロック信号に基づいて、データが入力レジスタに
記憶されるタイミングのほぼ中間のタイミングで、ラッ
チにデータを記憶するための記憶制御信号が所定の信号
レベルに変化しそのデータがラッチに記憶されるように
した。

【００１２】したがって本発明のメモリ装置は、順次入
力されるデータを、たとえばクロック信号の立ち上がり
などの所定のタイミングで記憶する入力レジスタと、各
々、所定の記憶制御信号が所定の信号レベルになった時
に入力レジスタに記憶されたデータを記憶する複数のラ
ッチと、順次入力されるデータがその複数のラッチに順
に記憶されるように、複数のラッチに対する所定の記憶
制御信号を生成する手段であって、たとえばクロック信
号の立ち下がりなどの、入力レジスタにデータが記憶さ
れた所定のタイミングのほぼ中間のタイミングで、記憶
制御信号が前記所定の信号レベルとなるように、その記
憶制御信号を生成する記憶制御手段と、要求に応じて前
記複数のラッチのいずれかを順に選択し、そのラッチに
記憶されたデータを入力された順に読み出す出力制御手
段とを有する。

【００１３】このような本発明のメモリ装置において
は、順次入力されるデータを、入力レジスタにクロック
信号に同期した所定のタイミングで一時的に記憶し、そ
の順次入力され一時的に記憶されたデータを複数のラッ
チに順に記憶し、要求に応じて出力制御手段が前記複数
のラッチのいずれかを順に選択し、前記複数のラッチに
記憶されたデータを、前記入力された順に読み出す。そ
の際に、記憶制御手段は、入力レジスタへデータが記憶
されるタイミングの略中間のタイミングで信号が所定の
変化をするような記憶制御信号を生成し、データを記憶
するラッチに印加する。これによりその信号が印加され
たラッチは、その記憶制御信号がその所定の変化により
所定のレベルとなった時に、入力レジスタに記憶されて
いたデータを記憶する。

【００１４】また本発明の画像生成装置は、３次元画像
を生成するために、たとえば各画素に対して順次高速に
処理する各処理部の間に、本発明のＦＩＦＯ形式のメモ
リ装置を適用した。すなわち、本発明の画像生成装置
は、任意の３次元立体モデルが、少なくとも３次元位置
情報を有する頂点によって示される基本多角形の集合と
して示されている３次元画像データの、その基本多角形
の頂点に対して所定の座標変換を行う座標変換手段と、
その基本多角形の頂点のデータに基づいてその基本多角
形の画素データを生成する画素データ生成手段と、生成
された画素データを順次記憶する前述した本発明のＦＩ
ＦＯ形式のメモリ装置と、生成された各画素データを順
次ＦＩＦＯ形式のメモリ装置より読み出し、所望のテク
スチャパタンを用いてテクスチャマッピングし、表示用
３次元画像データを生成するテクスチャマッピング手段
と、生成された表示用３次元画像データとして記憶する
画像メモリと、記憶された表示用３次元画像データより
所望の領域のデータを読み出し表示用画面データとして
出力する出力手段とを有する。

【００１５】このような本発明の画像生成装置において
は、任意の３次元立体モデルが、少なくとも３次元位置
情報を有する頂点によって示される基本多角形の集合と
して示されている３次元画像データに対して、まず座標
変換手段において、その基本多角形の前記頂点に対して
所望の座標変換を行い、その座標変換された基本多角形
の頂点のデータに基づいて画素データ生成手段において
各画素データを生成する。その生成された画素データ
は、順次ＦＩＦＯメモリを介してテクスチャマッピング
手段に入力され、所望のテクスチャパタンを用いてテク
スチャマッピングされ、所定の画像メモリに記憶され
る。そして、記憶された画像データより所望の領域のデ
ータが読み出され、表示用に出力される。

【００１６】

【発明の実施の形態】本発明の一実施の形態について図
１〜図５を参照して説明する。本実施の形態において
は、家庭用ゲーム機などに適用される任意の３次元物体
モデルに対する所望の３次元画像を、ディスプレイ上に
高速に表示する３次元コンピュータグラフィックシステ
ムに、本発明のＦＩＦＯ形式のメモリ装置を適用した場
合について説明する。

【００１７】まず、その本発明のメモリ装置を適用す
る、３次元コンピュータグラフィックシステムについて
図１を参照して説明する。この３次元コンピュータグラ
フィックシステムは、立体モデルを単位図形である三角
形（ポリゴン）の張り合わせとして表現しておき、この
ポリゴンを描画することで表示画面の各画素の色を決定
しディスプレイに表示するポリゴンレンダリング処理を
行うシステムである。また、３次元コンピュータグラフ
ィックシステム１においては、平面を表わす（ｘ、ｙ）
座標のほかに、奥行きを表わすｚ座標を用いて３次元物
体を表わし、またこのｘ、ｙ、ｚの３つの座標で３次元
空間内の任意の１点を特定する。

【００１８】図１は、その３次元コンピュータグラフィ
ックシステム１の構成を示すブロック図である。３次元
コンピュータグラフィックシステム１は、入力部２、３
次元画像生成装置３および表示装置４を有する。また、
３次元画像生成装置３は、ジオメトリ演算部３２、パラ
メータ演算部３３、画素発生部３４、ＦＩＦＯメモリ装
置１００、マッピング部３５、テクスチャメモリ３６、
メモリ制御部３７、画像メモリ３８およびディスプレイ
制御部３９を有する。

【００１９】まず、各部の構成・機能について説明す
る。入力部２は、３次元画像生成装置３に対して、表示
対象の立体モデルのデータを入力する。本実施の形態に
おいては、３次元コンピュータグラフィックシステム１
は家庭用ゲーム機に適用されているので、入力部２は、
その家庭用ゲーム機のゲーム自体を制御する主制御装置
などに接続される。その主制御装置においては、ゲーム
の進行状況などに基づいて表示する画面を決定し、その
画面表示に必要な立体モデルを選択し、その表示方法の
情報を生成する。したがって入力部２は、これらの情報
を、家庭用ゲーム機の主制御装置より受け取り、３次元
画像生成装置３へ入力するのに適した形態に変換するな
どして３次元画像生成装置３に入力する。具体的には、
入力部２は、前述したような表示する立体モデルのポリ
ゴンデータを３次元画像生成装置３のジオメトリ演算部
３２に入力する。また、その入力されるポリゴンのデー
タは、各頂点のｘ，ｙ，ｚ座標データおよびカラー、透
明度、テクスチャなどの付随データである。

【００２０】ジオメトリ演算部３２は、入力部２より入
力されたポリゴンを、３次元空間中の所望の位置に配置
させその位置におけるポリゴンデータを生成する。具体
的には、ポリゴンの各頂点（ｘ、ｙ、ｚ）ごとに、並進
変換、平行変換および回転変換などの幾何学的変換処理
（ジオメトリ変換処理という場合もある）を行う。ジオ
メトリ変換処理を行ったポリゴンデータは、パラメータ
演算部３３に出力される。

【００２１】パラメータ演算部３３は、ジオメトリ演算
部３２から入力されたポリゴンのデータ、すなわち、ポ
リゴンの各頂点のデータに基づいて、画素発生部３４に
おいてポリゴン内部の画素データを発生するために必要
なパラメータを求め、画素発生部３４に出力する。具体
的にはたとえば、カラー、奥行きおよびテクスチャの傾
きの情報などを求める。

【００２２】画素発生部３４は、ジオメトリ演算部３２
でジオメトリ変換処理が行われたポリゴンデータ、およ
び、パラメータ演算部３３で求められたパラメータに基
づいて、ポリゴンの各頂点間を線型補間してポリゴン内
部およびエッジ部分の画素データを発生する。また画素
発生回路３４は、画素データの表示に対応した所定の２
次元平面上でのアドレスの生成を行う。生成された画素
データおよびアドレスは順次ＦＩＦＯメモリ装置１００
に入力される。

【００２３】ＦＩＦＯメモリ装置１００は、画素発生部
３４で生成された画素データおよびアドレスを順次記憶
するとともに、マッピング部３５より入力順に順次読み
出されるバッファとしてのＦＩＦＯメモリである。この
ＦＩＦＯメモリ装置１００の構成については後に詳述す
る。

【００２４】マッピング部３５は、ＦＩＦＯメモリ装置
１００より画素発生部３４で生成された画素データおよ
びアドレスを読み出し、その画素データに対して、テク
スチャメモリ３６に格納されているテクスチャデータを
用いて、テクスチャマッピング処理を行う。テクスチャ
マッピング処理を行った画素データおよびアドレスは、
メモリ制御部３７に出力する。

【００２５】テクスチャメモリ３６は、マッピング部３
５でテクスチャマッピングする際に用いるテクスチャパ
タンを記憶しておくメモリである。

【００２６】メモリ制御部３７は、マッピング部３５か
ら入力される画素データおよびアドレス、および、既に
画像メモリ３８に記憶されている対応する画素データに
基づいて、新たな画素データを生成し、画像メモリ３８
に記憶する。すなわち、メモリ制御部３７は、マッピン
グ部３５から入力されるアドレスに対応した画素データ
を画像メモリ３８から読み出し、その画素データと、マ
ッピング部３５から入力された画素データとを用いて、
所望の画素演算処理を行い、得られた画素データを画像
メモリ３８へ書き込む。また、メモリ制御部３７は、デ
ィスプレイ制御部３９から表示領域が指定された場合に
は、その表示領域の画素データを、画像メモリ３８から
読み出し、ディスプレイ制御部３９に出力する。

【００２７】画像メモリ３８は、表示用の画像データを
記録するメモリであり、同時にアクセスすることができ
る２つのメモリバッファ、フレームバッファとＺバッフ
ァを有する。フレームバッファには、各画素のカラー情
報であるフレームデータが格納される。また、Ｚバッフ
ァには、各画素の奥行き情報（Ｚ値）であるＺデータが
格納される。

【００２８】ディスプレイ制御部３９は、メモリ制御部
３７を介して画像メモリ３８より読み出した表示領域の
画素データを、表示装置４により表示可能なたとえば所
定のアナログ信号に変換し、表示装置４に出力する。な
お、これに先立ちディスプレイ制御部３９は、メモリ制
御部３７に対して、表示すべき表示領域の画素データの
要求を行う。

【００２９】表示装置４は、本実施の形態においては、
通常家庭などで用いられているビデオ入力端子などを有
するテレビジョン受信機である。３次元画像生成装置３
のディスプレイ制御部３９からは、ビデオ信号入力端子
を介してアナログビデオ信号が入力され、その信号に基
づいて３次元映像を画面上に表示する。

【００３０】次に、この３次元コンピュータグラフィッ
クシステム１の動作について説明する。まず、家庭用ゲ
ーム機のゲーム自体を制御する主制御装置などにおい
て、表示する３次元画像が決定されると、その画面表示
に必要な立体モデルの情報が入力部２に入力される。入
力部２はこの情報に基づいて、その画像を表示するため
の立体モデルのポリゴンデータを３次元画像生成装置３
に入力する。３次元画像生成装置３に入力された各ポリ
ゴンデータは、まず、ジオメトリ演算部３２において、
画面表示のために３次元空間中の所望の位置に配置され
るように、並進変換、平行変換および回転変換などのジ
オメトリ変換処理が行われる。

【００３１】次に、座標変換の行われたポリゴンデータ
に対して、パラメータ演算部３３においてポリゴン内部
の画素データを発生するために必要なパラメータが求め
られ、画素発生部３４において、実際にポリゴンの各頂
点間を線型補間してポリゴン内部およびエッジ部分の画
素データが発生される。発生された画素データは、ＦＩ
ＦＯメモリ装置１００を介して順次マッピング部３５に
入力され、マッピング部３５において、テクスチャメモ
リ３６に記録されているテクスチャパタンデータを参照
して、テクスチャマッピング処理が行われ、生成された
画素データがメモリ制御部３７を介して画像メモリ３８
に記憶される。

【００３２】画像メモリ３８に記憶された画素データ
は、同様の経路により入力される他の画素データや任意
の制御データに基づいて適宜所望の処理が行われる。こ
れにより画像メモリ３８には常に最新の画像データが格
納され、画面表示に供される。すなわち、表示装置４に
表示するための所定の領域のデータの出力の要求がディ
スプレイ制御部３９からメモリ制御部３７に対して行わ
れ、その領域の画素データが適宜画像メモリ３８から読
み出され、ディスプレイ制御部３９において画面表示用
の所定の信号に変換され、表示装置４に出力される。こ
れにより、表示装置４には、所望の画像が画面に表示さ
れる。

【００３３】次に、本発明に係わるＦＩＦＯメモリ装置
１００について図２〜図４を参照して説明する。前述し
たように、３次元コンピュータグラフィックシステム１
においては各構成部が順次所定の処理を行うことにより
画面表示用の所望の画像データを生成しているが、各構
成部間における、処理結果のデータの出力と処理対象の
データの要求は、同期して行われているわけではない。
たとえば、マッピング部３５では画素発生部３４で生成
された画素データに対してテクスチャマッピングの処理
が施されるが、画素発生部３４で画素データを生成する
タイミングと、マッピング部３５における処理対象の画
素データの要求タイミングとは、一致していない。そこ
で、このタイミングの差を吸収するために、ＦＩＦＯメ
モリ装置１００が画素発生部３４とマッピング部３５と
の間に設けられている。

【００３４】このような、３次元コンピュータグラフィ
ックシステム１に適用して好適な、ＦＩＦＯメモリ装置
１００の構成を図２に示す。ＦＩＦＯメモリ装置１００
は、ラッチにより構成され、たとえば３２ビット幅のデ
ータを記憶する４段のＦＩＦＯメモリである。ＦＩＦＯ
メモリ装置１００は、入力レジスタ（ＲＥＧ）１１０、
第１〜第４のラッチ（ＬＡＴＣＨ）１２０_-1〜１２
０_-4、出力レジスタ（ＲＥＧ）１３０、ライトポインタ
部（Wpointer）１４０、クロックイネーブラー（CLOCK
ENABLER)１５０、ライトレディ信号生成部（ＷＲＤＹ G
en）１６０、リードポインタ部（Rpointer）１７０およ
びリードレディ信号生成部（ＲＲＤＹ Gen）１８０を有
する。

【００３５】まず、各部の構成・機能について説明す
る。入力レジスタ１１０は、ＦＩＦＯメモリ装置１００
に入力されるデータＤＡＴＡｉｎを一旦記憶しておくレ
ジスタであり、ライトイネーブル信号ＷＥがアクティブ
時のクロックＣＬＫの立ち上がりタイミングで入力デー
タＤＡＴＡｉｎを記憶する。

【００３６】第１〜第４のラッチ部１２０_-1〜１２０_-4
は、各々入力されるデータを記憶する記憶素子である。
第１〜第４のラッチ部１２０_-1〜１２０_-4には、そのデ
ータ入力端子に入力レジスタ１１０に記憶されたデータ
ＦＩＦＯｉｎが各々印加されており、後述するライトポ
インタ部１４０およびクロックイネーブラー１５０によ
り生成されたライト信号ＷＡが印加されたいずれか１つ
のラッチ部１２０_-i（ｉ＝１〜４）にそのデータが記憶
される。また、後述するリードポインタ部１７０により
生成されるリード信号ＲＡが印加されたいずれか１つの
ラッチ部１２０_-j（ｊ＝１〜４）に記憶されていたデー
タが、第１〜第４のラッチ部１２０_-1〜１２０_-4からの
出力データＦＩＦＯｏｕｔとして、出力レジスタ１３０
に出力される。

【００３７】この各ラッチ部１２０_-k（ｋ＝１〜４）の
内部の構成を図３に示す。ラッチ部１２０_-kは、ラッチ
１２１、インバータ１２２および出力ゲート１２３が図
示のごとく接続された構成である。ラッチ１２１は、実
際にデータを記憶するラッチであり、入力されるライト
信号ＷＡがローレベルに落ちた時の入力データＦＩＦＯ
ｉｎが記憶される。インバータ１２２は、出力ゲート１
２３に印加するための、ラッチ部１２０_-kに入力される
リード信号ＲＡの反転信号を生成する。

【００３８】出力ゲート１２３は、ラッチ１２１の出力
を、出力レジスタ１３０に有効に出力するか否かを制御
するゲートであり、ラッチ部１２０_-kに入力されるリー
ド信号ＲＡおよびその反転信号により制御される。出力
ゲート１２３は、そのラッチ部１２０_-kに対して有効な
リード信号ＲＡが入力された時に、出力ゲート１２３を
有効にしてラッチ１２１に記憶されていたデータが出力
ゲート１２３に出力されるようにする。また、有効なリ
ード信号が入力されていない時には、出力レジスタ１３
０に対する出力信号をハイインピーダンス状態にし、他
の出力ゲート１２３_-m（ｍ≠ｋ）から出力されるデータ
が、適切に出力レジスタ１３０に入力されるようにす
る。

【００３９】出力レジスタ１３０は、リードポインタ部
１７０より出力されるリード信号ＲＡに基づいて、第１
〜第４のラッチ部１２０_-1〜１２０_-4のいずれか１つの
ラッチ部１２０_-k（ｋ＝１〜４）より出力されるデータ
ＦＩＦＯｏｕｔを記憶し、ＦＩＦＯメモリ装置１００か
らの出力データＤＡＴＡｏｕｔとして出力する。出力レ
ジスタ１３０は、新たなラッチ部１２０_-kからのデータ
が印加された最初のクロックＣＬＫの立ち上がりでデー
タを記憶する。

【００４０】ライトポインタ部１４０は、入力されるデ
ータを記憶するラッチ部１２０_-i（ｉ＝１〜４）を指定
する選択信号生成部である。ライトポインタ部１４０
は、たとえば、２ビットのカウンタとデコーダからな
り、ライトイネーブル信号ＷＥが入力されるごとにカウ
ンタを順次カウントアップし、そのカウント値をデコー
ダでデコードし、第１〜第４のラッチ部１２０_-1〜１２
０_-4に対して各々出力されている選択信号のいずれか１
つをアクティブにする。なお、ライトポインタ部１４０
は、後述するライトレディ信号生成部１６０により書き
込み可能状態となっている時のみ有効となる。

【００４１】クロックイネーブラー１５０は、入力され
るライトイネーブル信号ＷＥおよびクロックＣＬＫに基
づいて、入力レジスタ１１０から出力されるデータの安
定している期間に、第１〜第４のラッチ部１２０_-1〜１
２０_-4において適切にデータの取り込みができるよう
な、ラッチ用信号ＬＡＴＣＨ＿ＷＥを生成する。このク
ロックイネーブラー１５０の内部の構成を図４に示す。
図示のごとく、クロックイネーブラー１５０は、ラッチ
１５１とＡＮＤ素子１５２を有する。

【００４２】ラッチ１５１には、図示のごとくライトイ
ネーブル信号ＷＥとクロックＣＬＫが入力されている。
したがって、ラッチ１５１には、クロックＣＬＫがハイ
レベルからローレベルになる時のライトイネーブル信号
ＷＥの値が、クロックＣＬＫが再びローレベルになるま
での間保持される。そして、ＡＮＤ素子１５２におい
て、そのラッチ１５１の出力とクロックＣＬＫのＡＮＤ
をとっている。このような構成のクロックイネーブラー
１５０により、クロックＣＬＫがローレベルからハイレ
ベルになるときにライトイネーブル信号ＷＥがハイレベ
ルであった時、それに続くクロックＣＬＫがハイレベル
の期間だけハイレベルとなるような信号が生成される。

【００４３】入力レジスタ１１０は、クロックＣＬＫの
立ち上がりでデータを記憶するので、ラッチ用信号ＬＡ
ＴＣＨ＿ＷＥの立ち下がり時はこの入力レジスタ１１０
におけるデータ変化の周期の中間付近となり、これを第
１〜第４のラッチ部１２０_−１〜１２０_−４におけるラ
ッチに用いれば、セットアップタイムおよびホールドタ
イムとも十分確保された状態でデータをラッチすること
ができる。

【００４４】なお、このクロックイネーブラー１５０で
生成されたラッチ用信号ＬＡＴＣＨ＿ＷＥが、前述した
ライトポインタ部１４０において生成された各ラッチ部
１２０_-i（ｉ＝１〜４）に対する選択信号と、図示せぬ
ライト信号生成部でＡＮＤが取られることにより、第１
〜第４のラッチ部１２０_-1〜１２０_-4に印加されるライ
ト信号ＷＡが生成される。すなわち、ライトポインタ部
１４０からの選択信号がアクティブになっているラッチ
部１２０_-iに対してのみ、ラッチ用信号ＬＡＴＣＨ＿Ｗ
Ｅがライト信号ＷＡとして印加される。

【００４５】ライトレディ信号生成部１６０は、ＦＩＦ
Ｏメモリ装置１００にデータをさらに記憶することがで
きるか否かを示すライトレディ信号ＷＲＤＹを生成する
回路である。ライトレディ信号生成部１６０は、ライト
ポインタ部１４０およびリードポインタ部１７０におい
て管理されている、第１〜第４のラッチ部１２０_-1〜１
２０_-4に対するデータの記憶状態に基づいて、第１〜第
４のラッチ部１２０_-1〜１２０_-4の全てが記憶されて未
だ読み出されていないデータで存在する状態か否かを検
出し、１つのラッチ部１２０_-k（ｋ＝１〜４）でもその
ようなデータが存在しなかった場合には、さらなるデー
タの記憶が可能としてライトレディ信号ＷＲＤＹ信号を
アクティブにする。

【００４６】リードポインタ部１７０は、データを読み
出すラッチ部１２０_-j（ｊ＝１〜４）を指定するリード
信号生成部である。リードポインタ部１７０は、たとえ
ば、２ビットのカウンタとデコーダからなり、リードイ
ネーブル信号ＲＥが入力されるごとにカウンタを順次カ
ウントアップし、そのカウント値をデコーダでデコード
し、第１〜第４のラッチ部１２０_-1〜１２０_-4に対して
各々出力されているリード信号ＲＡのいずれか１つをア
クティブにする。なお、リードポインタ部１７０は、後
述するリードレディ信号生成部１８０により読出し可能
状態となっている時のみ有効となる。

【００４７】リードレディ信号生成部１８０は、ＦＩＦ
Ｏメモリ装置１００に未出力のデータが存在するか否か
を示すリードレディ信号ＲＲＤＹを生成する回路であ
る。リードレディ信号生成部１８０は、ライトポインタ
部１４０およびリードポインタ部１７０において管理さ
れている、第１〜第４のラッチ部１２０_-1〜１２０_-4に
対するデータの記憶状態に基づいて、第１〜第４のラッ
チ部１２０_-1〜１２０_-4に記憶されたが読み出されてい
ないデータが存在するか否かを検出し、そのようなデー
タが存在している場合には、読出し可能としてリードレ
ディ信号ＲＲＤＹ信号をアクティブにする。

【００４８】次に、ＦＩＦＯメモリ装置１００の動作に
ついて図５を参照して説明する。図５において、信号Ｃ
ＬＫはＦＩＦＯメモリ装置１００に入力されているクロ
ック、信号ＤＡＴＡｉｎはＦＩＦＯメモリ装置１００に
対する入力データ、信号ＷＥはＦＩＦＯメモリ装置１０
０に対するライトイネーブル信号、信号ＬＡＴＣＨ＿Ｗ
Ｅはクロックイネーブラー１５０の出力信号、信号ＦＩ
ＦＯｉｎは、第１〜第４のラッチ部１２０_-1〜１２０_-4
に対する入力データ、信号ＦＩＦＯｏｕｔは第１〜第４
のラッチ部１２０_-1〜１２０_-4からの出力データ、信号
ＲＥはＦＩＦＯメモリ装置１００に対するリードイネー
ブル信号、信号ＷＲＤＹはライトレディ信号、信号ＲＲ
ＤＹはリードレディ信号である。なお、クロックＣＬＫ
の上の番号は、説明を容易にするために付した各サイク
ルを示す番号である。また、サイクル１においては、コ
ンピュータ１０の各構成部は初期状態にリセットされて
いるものとする。

【００４９】まず、サイクル１においては、何らデータ
は記憶されていないので、ライトレディ信号ＷＲＤＹは
レディ（ハイレベル）に、リードレディ信号ＲＲＤＹは
ノットレディ（ローレベル）になっている。このような
状態において、ＦＩＦＯメモリ装置１００にデータを記
憶するためには、ライトイネーブル信号をハイにし、記
録すべきデータＤ０をＦＩＦＯメモリ装置１００に印加
する（サイクル１）。これにより、このデータＤ０は、
サイクル１とサイクル２の間のクロックＣＬＫの立ち上
がりで、入力レジスタ１１０に記憶される。また、ライ
トイネーブル信号は、クロックイネーブラー１５０に入
力され、同じくサイクル１とサイクル２の間のクロック
ＣＬＫの立ち上がりでラッチ１５１にラッチされる。そ
の結果、クロックイネーブラー１５０からは、サイクル
２のクロックＣＬＫがハイレベルの期間のみハイレベル
であるようなラッチ用信号ＬＡＴＣＨ＿ＷＥが出力され
る。

【００５０】このラッチ用信号ＬＡＴＣＨ＿ＷＥが、ラ
イトポインタ部１４０から出力されている第１〜第４の
ラッチ部１２０_-1〜１２０_-4のいずれかを選択する選択
信号に基づいて、たとえば第１のラッチ１２０_-1にライ
ト信号ＷＡとして印加される。第１〜第４のラッチ部１
２０_-1〜１２０_-4には、すでに入力レジスタ１１０に記
憶されているデータＦＩＦＯｉｎが印加されているの
で、サイクル２のラッチ用信号ＬＡＴＣＨ＿ＷＥが立ち
下がる時に、このデータＤ０が第１のラッチ部１２０_-1
に記憶される。なお、ライトポインタ部１４０において
は、このライト信号ＷＡの生成の後、この場合はサイク
ル２とサイクル３の間のクロックＣＬＫの立ち上がり
で、ライトポインタ部１４０のカウンタをカウントアッ
プし、次にデータを記憶するラッチ部１２０_-iを選択す
る選択信号を生成するようにしておく。

【００５１】また、このデータの書き込みによりＦＩＦ
Ｏメモリ装置１００に読み出されるデータが記憶された
ことになり、リードレディ信号生成部１８０により、リ
ードレディ信号がレディ（ハイレベル）にされる（サイ
クル３）。そして、リードレディ信号ＲＲＤＹがレディ
になることにより、リードポインタ部１７０より適切な
リード信号ＲＡが出力されるようになる。この時点で
は、リードポインタ部１７０内のカウンタはリセットさ
れており第１のラッチ部１２０_-1を示す値を保持してい
るので、これに基づいて第１のラッチ部１２０_-1に対す
るリード信号ＲＡが出力される。その結果、第１のラッ
チ部１２０_-1の出力ゲート１２３がオンされ、第１のラ
ッチ部１２０_-1のラッチ１２１に記憶されているデータ
Ｄ０が出力レジスタ１３０の入力端子に接続されている
データ線上に出力される（サイクル３）。なお、サイク
ル１において、外部よりリードイネーブル信号ＲＥが入
力されているが、この時はリードレディ信号ＲＲＤＹは
ノットレディ（ローレベル）なので、この信号ＲＥはリ
ードポインタ部１７０において無視される。

【００５２】図５においては、サイクル２においてＦＩ
ＦＯメモリ装置１００に対してデータＤ１が印加されて
いるが、この時のライトイネーブル信号ＷＥはローレベ
ルなので、このデータＤ１に対しては何ら処理が行われ
ない。サイクル３〜５においては、ライトイネーブル信
号をハイレベルにした状態で、記録すべきデータＤ２〜
Ｄ４が印加されている。したがって、前述したのと同様
に、これらのデータは、まず、各サイクルの次のサイク
ルとの間のクロックの立ち上がりで入力レジスタ１１０
に格納され、図示のごとく各サイクルの中央付近で立ち
下がるラッチ用信号ＬＡＴＣＨ＿ＷＥに基づいて、第２
〜第４のラッチ部１２０_-2〜１２０_-4に各々記憶され
る。

【００５３】サイクル４においてリードイネーブル信号
ＲＥが入力されると、リードポインタ部１７０はこれに
基づいて内部のカウンタをアップし、第２のラッチ部１
２０_-2を選択するリード信号ＲＡを生成し、第２のラッ
チ部１２０_-2に印加される。これにより、第２のラッチ
部１２０_-2に記憶されているデータＤ２が、出力レジス
タ１３０に対して出力される。なお、この時、リードポ
インタ部１７０内のカウントアップと同時に、それまで
第１のラッチ部１２０_-1に対して印加されていたリード
信号ＲＡは無効となる。図５に示す例においては、サイ
クル７およびサイクル１０，１１においてリードイネー
ブル信号ＲＥが入力され、これにより前述したのと同様
に、リードポインタ部１７０の内部のカウンタがカウン
トアップされ、第３のラッチ部１２０_-3、および、第
４，第１のラッチ部１２０_-4，１２０_-1が順に選択さ
れ、それらに記憶されていたデータＤ３，Ｄ４，Ｄ６が
順に出力される。

【００５４】なお、サイクル９においてデータＤ８がＦ
ＩＦＯメモリ装置１００に記憶された時点で、ＦＩＦＯ
メモリ装置１００には未読出しのデータが４個記憶され
たことになり、第１〜第４のラッチ部１２０_-1〜１２０
_-4にはもはやデータの記録が不可能になる。そこで、ラ
イトレディ信号生成部１６０は、この状態を検出し、ラ
イトレディ信号ＷＲＤＹをノットレディ（ローレベル）
にし、以後データの入力が行われないようにしている。
この状態は、サイクル１０においてリードイネーブル信
号が入力され、データが読み出されることにより解消
し、サイクル１２からは再びライトレディ信号ＷＲＤＹ
がレディ（ハイレベル）になっている。

【００５５】このように、本実施の形態のＦＩＦＯメモ
リ装置１００においては、第１〜第４のラッチ部１２０
_-1〜１２０_-4に実際にデータを書き込むためのラッチ用
信号ＬＡＴＣＨ＿ＷＥは、通常用いられているようなデ
ューティー比が５０％程度のクロックＣＬＫを使用して
いる場合には、各サイクルの中心付近の時間に立ち下が
っている。ラッチ部１２０に印加されるデータは、各サ
イクルの区切りでクロックＣＬＫに同期して切り替えら
れるので、このラッチ用信号ＬＡＴＣＨ＿ＷＥは、デー
タの変化から最も遠い位置で変化しており、従来のよう
なホールドタイムやセットアップタイムが足りずに、正
確にデータが記録できないというような問題が生じな
い。

【００５６】そしてこのような構成であれば、遅延素子
を用いた場合などのように絶対的な遅延時間をセットし
て、ホールドタイムを確保しているものではないので、
回路全体の動作周波数を上げた場合においても好適に対
応することができる。すなわち、本実施の形態のＦＩＦ
Ｏメモリ装置１００は、基本的な素子の遅延時間におけ
る動作周波数の限界まで高速にＦＩＦＯメモリ装置１０
０を動作させることができる。また、ラッチ用信号ＬＡ
ＴＣＨ＿ＷＥの立ち下がり時間は、クロックＣＬＫのデ
ューティー比で制御することができるので、高速に動作
させた時の微妙なラッチ用信号の制御などにも対応する
ことができる。

【００５７】すなわち、本実施の形態のＦＩＦＯメモリ
装置１００は、ラッチを用いながら、レジスタにより構
成したのと同じように、高速で安定した動作をさせるこ
とができる。そして本実施の形態のＦＩＦＯメモリ装置
１００は、ラッチを記憶素子として使用しているので、
レジスタを用いて構成したＦＩＦＯメモリ装置に比べて
回路規模を非常に小さくすることができる。したがっ
て、特に半導体基板上にＦＩＦＯメモリ装置を形成する
場合などには、本実施の形態のＦＩＦＯメモリ装置１０
０を用いれば、レジスタを用いたＦＩＦＯメモリ装置に
比べて、回路規模が小さくなり、それにより消費電力も
少なくなり、非常に有効である。

【００５８】また、本実施の形態のＦＩＦＯメモリ装置
１００においては、第１〜第４のラッチ部１２０_-1〜１
２０_-4から出力レジスタ１３０へのデータの出力を、出
力ゲート１２３により制御しており、従来のようなマル
チプレクサを有していない。その結果、これによっても
回路規模を相当小さくすることができる。

【００５９】そして、このような構成のＦＩＦＯメモリ
装置１００を、たとえば前述したような３次元コンピュ
ータグラフィックシステム１の３次元画像生成装置３に
適用する、具体的にはたとえば、画素発生部３４で生成
された画素データを、ＦＩＦＯメモリ装置１００を介し
てマッピング部３５に入力するようにすれば、各構成部
間をより簡単な回路で高速に接続することができる。３
次元画像生成装置３のような比較的回路規模の大きな装
置を半導体上に形成する場合には、各部の回路規模を少
しでも小さくし、消費電力を少なくする必要がある。そ
のような場合に、３次元画像生成装置３で用いられるＦ
ＩＦＯメモリ装置として本実施の形態のＦＩＦＯメモリ
装置１００を用いれば、ゲート数をより少なくし、消費
電力を少なくし、その上高速に動作させることができる
ので、非常に有効である。その結果、これまで半導体上
に形成できなかったような、たとえば３次元画像を生成
するような所望の高速な処理を行う画像処理装置を、半
導体上に形成することができ、小型で安価な画像処理装
置を提供することができる。

【００６０】なお、本発明は本実施の形態に限られるも
のではなく、種々の改変が可能である。たとえば、本実
施の形態のＦＩＦＯメモリ装置１００は、４段のＦＩＦ
Ｏメモリであったが、この段数は任意でよい。また、本
実施の形態においては、ＦＩＦＯメモリ装置１００の適
用例として、３次元画像生成装置を例示したが、このＦ
ＩＦＯメモリ装置は通常のＦＩＦＯメモリとして、任意
好適な装置に適用可能である。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
高い動作周波数でも安定して動作する、すなわち高速に
動作し、回路規模が小さく、消費電力が少なく、したが
って半導体装置上に構成するのに好適な、ＦＩＦＯ形式
のメモリ装置を提供することができる。また、所定の画
像処理を、小さい回路規模かつ少ない消費電力で、高い
動作周波数で高速に行うことのできる、半導体装置上に
構成するのに好適な画像処理装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明のＦＩＦＯメモリ装置を適用する３次元
コンピュータグラフィックシステム１の構成を示すブロ
ック図である。

【図２】本発明の一実施の形態のＦＩＦＯメモリの構成
を示す回路図である。

【図３】図２に示したＦＩＦＯメモリのラッチ部の内部
の構成を示す回路図である。

【図４】図２に示したＦＩＦＯメモリのクロックイネー
ブラーの内部の構成を示す回路図である。

【図５】図２に示したＦＩＦＯメモリ装置の動作を説明
するためのタイミングチャートである。

【図６】従来のラッチを使用したＦＩＦＯメモリ装置の
動作を説明するためのタイミングチャートである。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…入
力部、３…３次元画像生成装置、４…表示装置、３２…
ジオメトリ演算部、３３…パラメータ演算部、３４…画
素発生部、３５…マッピング部、３６…テクスチャメモ
リ、３７…メモリ制御部、３８…画像メモリ、３９…デ
ィスプレイ制御部、１００…ＦＩＦＯメモリ装置、１１
０…入力レジスタ、１２０…ラッチ部、１２１…ラッ
チ、１２２…インバータ、１２３…出力ゲート、１３０
…出力レジスタ、１４０…ライトポインタ部、１５０…
クロックイネーブラー、１５１…ラッチ、１５２…ＡＮ
Ｄ素子、１６０…ライトレディ信号生成部、１７０…リ
ードポインタ部、１８０…リードレディ信号生成部

Claims

【特許請求の範囲】

【請求項１】順次入力されるデータを、クロック信号に
同期した所定のタイミングで記憶する入力レジスタと、各々、所定の記憶制御信号が所定の信号レベルになった
時に前記入力レジスタに記憶されたデータを記憶する複
数のラッチと、前記順次入力されるデータが前記複数のラッチに順に記
憶されるように、前記複数のラッチに対する前記所定の
記憶制御信号を生成する手段であって、前記入力レジス
タにデータが記憶される所定のタイミングの略中間のタ
イミングで、当該記憶制御信号が前記所定の信号レベル
となるように、前記記憶制御信号を生成する記憶制御手
段と、要求に応じて前記複数のラッチのいずれかを順に選択
し、前記複数のラッチに記憶されたデータを、前記入力
された順に読み出す出力制御手段とを有するメモリ装
置。
【請求項２】前記記憶制御手段は、前記入力されるデータが前記複数のラッチに順に記憶さ
れるように、前記複数のラッチのいずれかを選択する選
択信号を生成する記憶ラッチ選択手段と、前記データが入力された場合に、当該データが前記入力
レジスタに記憶された前記クロック信号の所定のタイミ
ングに続く前記略中間のタイミングで、信号レベルが所
定の変化をするラッチ信号を生成する制御信号波形生成
手段と、前記生成されたラッチ信号および前記ラッチの選択信号
に基づいて、当該ラッチ信号が前記選択されたラッチに
のみ印加されるような前記記憶制御信号を生成する記憶
制御信号生成手段とを有する請求項１記載のメモリ装
置。
【請求項３】前記出力制御手段は前記複数のラッチ各々
に対して設けられ、当該ラッチの出力を出力端子に出力
するか否かを制御する出力ゲートと、前記複数のラッチに記憶されたデータを入力された順に
読み出すように、前記複数のラッチのいずれかを選択
し、当該ラッチの前記出力ゲートに、当該ラッチの出力
を出力端子に出力させる出力制御信号を印加する出力ラ
ッチ選択手段とを有する請求項１記載のメモリ装置。
【請求項４】前記入力レジスタは、前記クロック信号の
立ち下がり、または、立ち上がりのいずれかのタイミン
グで前記データを記憶し、記憶制御信号生成手段は、前記クロック信号の立ち上が
り、または、立ち下がりの前記入力レジスタとは異なる
方のタイミングで前記記憶制御信号が前記所定の信号レ
ベルとなるように、前記記憶制御信号を生成する請求項
１記載のメモリ装置。
【請求項５】前記クロック信号は、前記入力レジスタに
記憶されたデータが前記ラッチに適切に記憶できるよう
なデューティー比の信号であることを特徴とする請求項
４記載のメモリ装置。
【請求項６】前記入力レジスタ、前記複数のラッチ、前
記記憶制御手段および前記出力制御手段が、集積回路と
して構成されていることを特徴とする請求項１記載のメ
モリ装置。
【請求項７】前記複数のラッチに、前記記憶され未だ読
み出されていないデータが存在することを示すリードレ
ディ信号を生成するリードレディ信号生成手段と、前記複数のラッチに、新たにデータを記憶可能なラッチ
が存在することを示すライトレディ信号を生成するライ
トレディ信号生成手段とをさらに有する請求項１記載の
メモリ装置。
【請求項８】任意の３次元立体モデルが、少なくとも３
次元位置情報を有する頂点によって示される基本多角形
の集合として示されている３次元画像データの、当該基
本多角形の前記頂点に対して所定の座標変換を行う座標
変換手段と、前記基本多角形の頂点のデータに基づいて、当該基本多
角形の画素データを生成する画素データ生成手段と、前記生成された画素データを順次記憶するＦＩＦＯメモ
リと、前記生成された各画素データを順次前記ＦＩＦＯメモリ
より読み出し、所望のテクスチャパタンを用いてテクス
チャマッピングし、表示用３次元画像データを生成する
テクスチャマッピング手段と、前記生成された表示用３次元画像データとして記憶する
画像メモリと、前記記憶された表示用３次元画像データより所望の領域
のデータを読み出し表示用画面データとして出力する出
力手段とを有し、前記ＦＩＦＯメモリは、順次入力される画素データを、クロック信号に同期した
所定のタイミングで記憶する入力レジスタと、各々、所定の記憶制御信号が所定の信号レベルになった
時に前記入力レジスタに記憶された画素データを記憶す
る複数のラッチと、前記順次入力される画素データが前記複数のラッチに順
に記憶されるように、前記複数のラッチに対する前記所
定の記憶制御信号を生成する手段であって、前記入力レ
ジスタに画素データが記憶されるタイミングの略中間の
タイミングで、当該記憶制御信号が前記所定の信号レベ
ルとなるように、前記記憶制御信号を生成する記憶制御
手段と、前記テクスチャマッピング手段からの読み出し要求に応
じて、前記複数のラッチのいずれかを順に選択し、前記
複数のラッチに記憶されたデータを、前記入力された順
に読み出す出力制御手段とを有する画像生成装置。
【請求項９】前記出力制御手段は前記複数のラッチ各々
に対して設けられ、当該ラッチの出力を出力端子に出力
するか否かを制御する出力ゲートと、前記複数のラッチに記憶された画素データを入力された
順に読み出すように、前記複数のラッチのいずれかを選
択し、当該ラッチの前記出力ゲートに、当該ラッチの出
力を出力端子に出力させる出力制御信号を印加する出力
ラッチ選択手段とを有する請求項８記載の画像生成装
置。