JPH09212678A

JPH09212678A - ３次元画像生成装置

Info

Publication number: JPH09212678A
Application number: JP1622996A
Authority: JP
Inventors: Masaharu Yoshimori; 正治吉森; Norihito Ichikawa; 典仁市川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-31
Filing date: 1996-01-31
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】メモリアクセスの効率化を図ることにより、
装置の性能を向上させた３次元画像生成装置を提供す
る。【解決手段】記憶手段は、１つのフレームバッファ２
８からなり、入力された立体モデルデータの各画素に対
して座標変換処理を施して得られたテクスチャデータの
各画素に対応した複数の情報を、フレームバッファ２８
の同一行アドレスに画素単位で記憶する。制御手段２７
は、上記テクスチャデータの任意の画素に対応した行ア
ドレス及び列アドレスをフレームバッファ２８に対して
指定することにより、上記任意の画素に対応した複数の
情報を同一データバスＢ_mdを介してフレームバッファ２
８から読み出す制御を行うと共に、上記任意の画素に対
応した任意の情報を同一データバスＢ_mdを介してフレー
ムバッファ２８に書き込むこ制御を行う。また、制御手
段２７は、フレームバッファ２８から読み出された複数
の情報を用いて、上記テクスチャデータに対する画素演
算処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、３次元コ
ンピュータグラフィックシステムにおいて、回転、移
動、及び拡大／縮小等の座標変換を頻繁に行って立体モ
デルを表示する際に、その表示画像を生成する３次元画
像生成装置に関するものである。

【０００２】

【従来の技術】例えば、コンピュータグラフィックスシ
ステムは、計算機とグラフィックス周辺装置により、画
像や映像を作成して表示するシステムであり、機械、電
気、建築等における設計支援のためのＣＡＤシステム、
化学、航空、制御等における反応や応答のシュミレーシ
ョン、教育、芸術、及びビデオゲーム等、多くの分野に
おいて活用されている。

【０００３】上述のようなコンピュータグラフィックス
システムとして、主として計算機の数値計算能力を活用
して立体的な画像を作成する３次元画像生成装置を備え
たシステム（以下、３次元グラフィックシステムと言
う。）がある。

【０００４】この３次元グラフィックシステムは、計算
機中にある立体モデルを、回転、移動、拡大／縮小とい
う座標変換を頻繁に行って画面表示するシステムであ
り、２次元グラフィックシステムに比べ、座標変換、透
視変換、陰影処理、及び隠線／隠面消去処理等、高度な
技術を必要とするシステムである。

【０００５】ここで、３次元グラフィックシステムで
は、立体モデルを空間中の様々な位置へと変化させるた
めに、画素毎の演算を行う画素演算処理（以下、ピクセ
ル処理と言う。）が行われるが、このピクセル処理を行
うためには、上記立体モデルから得られる画素（以下、
ピクセルと言う。）に対応したカラー情報、奥行情報、
及びウィンドウの識別（以下、ウィンドウＩＤと言
う。）情報等、多種の情報が必要である。

【０００６】そこで、３次元グラフィックシステムの３
次元画像生成装置は、図７に示すようなメモリ制御回路
４０１と、ピクセル処理に必要な各種の情報が記憶され
たメモリ４０２とを備えている。

【０００７】メモリ４０２は、各情報毎に独立した複数
のバッファからなり、例えば、カラー情報用のバッファ
４０２Ｃと、奥行情報用のバッファ４０２Ｚと、ウィン
ドウＩＤ情報用のバッファ４０３ｃとの３つのバッファ
からなる。

【０００８】バッファ４０２Ｃ，４０２Ｚ，４０２Ｗと
しては、例えば、非同期型のＤＲＡＭ（dynamic random
access memory）が用いられており、バッファ４０２
Ｃ，４０２Ｚ，４０２Ｗには、カラー情報、奥行情報、
及びウィンドウＩＤ情報が同一アドレスに各々配置され
ている。

【０００９】このため、メモリ制御回路４０１は、共通
のアドレス線４０３を介して、バッファ４０２Ｃ，４０
２Ｚ，４０２Ｗにアドレス信号ａ_ddrを各々供給するよ
うになされている。

【００１０】また、メモリ制御回路４０１は、バッファ
４０２Ｃ，４０２Ｚ，４０２Ｗに対応して設けられたコ
ントロール線４０４Ｃ，４０４Ｚ，４０４Ｗを介して、
バッファ４０２Ｃには制御信号Ｃ_ctlを、バッファ４０
２Ｚには制御信号Ｚ_ctlを、バッファ４０２Ｗには制御
信号Ｗ_ctlを各々供給することにより、バッファ４０２
Ｃ，４０２Ｚ，４０２Ｗを各々独立してアクセクするよ
うになされている。

【００１１】例えば、任意の１ピクセルに対するピクセ
ル処理において、バッファ４０２Ｚから得られた奥行情
報Ｚ_dataの比較処理、及びバッファ４０２Ｗから得られ
たウィンドウＩＤ情報Ｗ_dataの比較処理を行い、各比較
結果により、バッファ４０２Ｃに新たなカラー情報を書
き込むと共に、バッファ４０２Ｚに新たな奥行情報を書
き込む場合、図８に示すように、先ず、メモリ制御回路
４０１は、クロックｃｌｋ＝「０」において、プレチャ
ージ動作を示す制御信号Ｐ_rZ1，Ｐ_rW1，Ｐ_rC1をコント
ロール線４０４Ｃ，４０４Ｚ，４０４Ｗを介してバッフ
ァ４０２Ｃ，４０２Ｚ，４０２Ｗに各々供給する。

【００１２】次に、メモリ制御回路４０１は、クロック
ｃｌｋ＝「３」において、ＲＡＳ（row address strob
e）信号Ｒ_owをアドレス線４０３を介してバッファ４０
２Ｃ，４０２Ｚ，４０２Ｗに各々供給すると共に、ＲＡ
Ｓ信号Ｒ_owのアクティブコマンドを示す制御信号Ａ_cZ，
Ａ_cW，Ａ_cCをコントロール線４０４Ｃ，４０４Ｚ，４０
４Ｗを介してバッファ４０２Ｃ，４０２Ｚ，４０２Ｗに
各々供給する。これにより、バッファ４０２Ｃ，４０２
Ｚ，４０２Ｗは、各々、メモリ制御回路４０１からのＲ
ＡＳ信号Ｒ_owを行アドレスとしてラッチする。

【００１３】次に、メモリ制御回路４０１は、クロック
ｃｌｋ＝「６」において、ＣＡＳ（colomun address st
robe）信号Ｃ_olをアドレス線４０３を介してバッファ４
０２Ｚ，４０２Ｗに各々供給すると共に、読取動作を示
す制御信号Ｒ_dZ，Ｒ_dWをコントロール線４０４Ｚ，４０
４Ｗを介してバッファ４０２Ｚ，４０２Ｗに各々供給す
る。

【００１４】これにより、バッファ４０２Ｚ，４０２Ｗ
は、各々、メモリ制御回路４０１からのＣＡＳ信号Ｃ_ol
を列アドレスとしてラッチする。そして、バッファ４０
２Ｚは、メモリ制御回路４０１からのＲＡＳ信号Ｒ_ow及
びＣＡＳ信号Ｃ_olに対応した奥行情報Ｚ_dataをデータ線
４０５Ｚを介してメモリ制御回路４０１に供給する。ま
た、バッファ４０２Ｗは、メモリ制御回路４０１からの
ＲＡＳ信号Ｒ_ow及びＣＡＳ信号Ｃ_olに対応したウィンド
ウＩＤ情報Ｗ_dataをデータ線４０５Ｗを介してメモリ制
御回路４０１に供給する。

【００１５】次に、メモリ制御回路４０１は、クロック
ｃｌｋ＝「９」において、バッファ４０２Ｚからの奥行
情報Ｚ_dataを読取情報ｒＺとして読み取ると共に、バッ
ファ４０２ＷからのウィンドウＩＤ情報Ｗ_dataを読取情
報ｒＷとして読み取る。そして、メモリ制御回路４０１
は、読取情報ｒＺ及び読取情報ｒＷの比較処理を行い、
その比較結果に基いて、書込情報ｗＺ及び書込情報ｗＣ
を生成する。

【００１６】次に、メモリ制御回路４０１は、クロック
ｃｌｋ＝「１３」において、書き込みを示す制御信号Ｗ
_rZ，Ｗ_rW，Ｗ_rCをコントロール線４０４Ｃ，４０４Ｚ，
４０４Ｗを介してバッファ４０２Ｃ，４０２Ｚ，４０２
Ｗに各々供給すると共に、書込情報ｗＣ，ｗＺをデータ
線４０５Ｃ，４０５Ｚを介してバッファ４０２Ｃ，４０
２Ｚに各々供給する。

【００１７】したがって、バッファ４０２ＣのＲＡＳ信
号Ｒ_ow及びＣＡＳ信号Ｃ_olで示されるアドレスには、書
込情報ｗＣがカラー情報として書き込まれ、バッファ４
０２ＺのＲＡＳ信号Ｒ_ow及びＣＡＳ信号Ｃ_olで示される
アドレスには、書込情報ｗＺが奥行情報として書き込ま
れる。

【００１８】尚、上記図８において、クロックｃｌｋが
「０」〜「２」の期間ｔＲＰは、メモリ制御回路４０１
が制御信号Ｐ_rZ1，Ｐ_rW1，Ｐ_rC1を発生してから、バッ
ファ４０２Ｃ，４０２Ｚ，４０２Ｗがプレチャージ動作
を終了するまでの期間である。クロックｃｌｋが「３」
〜「５」の期間ｔＲＣＤは、メモリ制御回路４０１がＲ
ＡＳ信号Ｒ_ow及び制御信号Ａ_cZ，Ａ_cW，Ａ_cCを発生して
から、バッファ４０２Ｃ，４０２Ｚ，４０２ＷがＲＡＳ
信号Ｒ_owを行アドレスとしてラッチするまでの期間であ
る。クロックｃｌｋが「６」〜「８」の期間ｔＣＬは、
メモリ制御回路４０１がＣＡＳ信号Ｃ_ol及び制御信号Ｒ
_dZ，Ｒ_dWを発生してから、バッファ４０２Ｚ，４０２Ｗ
から各々読み取られる読取情報ｒＺ，ｒＷが有効となる
までの期間である。クロックｃｌｋが「９」〜「１２」
の期間ｔＺＣＭＰは、読取情報ｒＺが有効となってか
ら、読取情報ｒＺの比較処理が終了するまでの期間であ
る。クロックｃｌｋが「９」〜「１１」の期間ｔＷＣＭ
Ｐは、読取情報ｒＷが有効となってから、読取情報ｒＷ
の比較処理が終了するまで期間である。クロックｃｌｋ
が「１３」〜「１４」の期間ｔＲＡＳは、メモリ制御回
路４０１が制御信号Ｗ_rZ，Ｗ_rW，Ｗ_rC及び書込情報ｗ
Ｚ，ｗＣを発生してから、バッファ４０２Ｚ，４０２Ｃ
における書込情報ｗＺ，ｗＣの書込動作が終了するまで
の期間、すなわちメモリ制御回路４０１が次のピクセル
に対するピクセル処理のための制御信号Ｐ_rZ2，Ｐ_rW2，
Ｐ_rC2を発生するまでの期間である。

【００１９】

【発明が解決しようとする課題】しかし、上述したよう
な従来の３次元画像生成装置は、ピクセル処理に必要な
多種の情報毎に独立した複数のバッファを備え、各情報
を同時にパラレルに読み出して、上記ピクセル処理を行
っていた。このため、上記図８に示したように、複数の
バッファを各々独立してアクセスするための制御信号Ｐ
_rZ1，Ｐ_rW1，Ｐ_rC ₁の発生動作等、データ転送以外の余
分なサイクルが必要であった。

【００２０】また、上記３次元画像生成装置では、複数
のバッファに対応して設けられた複数のデータ線によ
り、各情報を同時にパラレルに読み出していたため、デ
ータバスの使用効率を向上させることができなかった。

【００２１】例えば、上記図８において、１ピクセルの
ピクセル処理に要する時間に対する、読取情報ｒＺ，ｒ
Ｗ及び書込情報ｗＺ，ｗＣがデータ線４０５Ｃ，４０５
Ｚ，４０５Ｗ上に実際に存在する時間をデータバスの使
用効率とした場合、データバスの使用効率は、ｔＲＰ＋ｔＲＣＤ＋ｔＣＬ＋ｔＺＣＭＰ＋ｒＲＡＳ＝１
５ｃｌｋ４ｃｌｋ／（３×１５ｃｌｋ）＝８．９％となる。

【００２２】尚、一般的に、読取情報ｒＺの比較処理
は、大小比較処理であり、読取情報ｒＷの比較処理は、
一致及び不一致比較処理であるため、ｔＺＣＭＰ＞ｔＷＣＭＰとなる。

【００２３】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。

【００２４】即ち、本発明の目的は、メモリアクセスの
効率化を図ることにより、装置の性能を向上させた３次
元画像生成装置を提供することにある。

【００２５】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る３次元画像生成装置は、入力された
立体モデルデータの各画素に対して座標変換処理を施
し、上記座標変換処理で得られたテクスチャデータに基
いて、３次元の画像データを生成する３次元画像生成装
置であって、少なくとも１つのバッファからなり、上記
テクスチャデータの各画素に対応した複数の情報を記憶
する記憶手段を備える。また、上記３次元画像生成装置
は、上記記憶手段におけるデータ書込動作及びデータ読
出動作を制御すると共に、上記記憶手段に記憶された複
数の情報を用いて、上記テクスチャデータに対する画素
演算処理を行う制御手段とを備える。そして、上記記憶
手段は、上記複数の情報を同一バッファの同一行アドレ
スに画素単位で記憶する。また、上記制御手段は、任意
の画素に対応した行アドレス及び列アドレスを上記記憶
手段に対して指定することにより、上記任意の画素に対
応した複数の情報を同一データバスを介して上記記憶手
段から読み出す制御を行うと共に、上記任意の画素に対
応した任意の情報を同一データバスを介して上記記憶手
段に書き込むこ制御を行うとこを特徴とする。

【００２６】また、本発明に係る３次元画像生成装置
は、上記記憶手段は、任意の情報が記憶されている列ア
ドレスを基点として、上記任意の情報に対応する情報を
所定のオフセットを有する列アドレスに記憶することを
特徴とする。

【００２７】

【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００２８】本発明に係る３次元画像生成装置は、例え
ば、図１に示すような３次元コンピュータグラフィック
システム１００の３次元画像生成装置（以下、単に画像
生成装置と言う。）２に適用される。

【００２９】まず、３次元コンピュータグラフィックシ
ステム１００において、画像生成装置２には、入力装置
１及び表示装置３が各々接続されている。

【００３０】画像生成装置２は、入力装置１の出力が供
給される転送回路２１と、転送回路２１の出力が供給さ
れるジオメトリ演算回路２２と、ジオメトリ演算回路２
２の出力が供給されるパラメータ演算回路２３と、パラ
メータ演算回路２３の出力が供給されるピクセル発生回
路２４と、ピクセル発生回路２４の出力が供給されるマ
ッピング回路２５と、マッピング回路２５の出力が供給
されるメモリ制御回路２７と、メモリ制御回路２７の出
力が供給されるディスプレイ制御回路２９とを備えてお
り、ディスプレイ制御回路２９の出力は、表示装置３に
供給されるようになされている。

【００３１】また、画像生成装置２は、マッピング回路
２５と接続されたテクスチャメモリ２６と、メモリ制御
回路２７と接続されたフレームバッファ２８とを備えて
いる。

【００３２】先ず、入力装置１により、画像生成装置２
に対して、任意の立体モデルのデータ（以下、モデルデ
ータとも言う。）が入力される。

【００３３】次に、画像生成装置２において、転送回路
２１は、直接メモリアクセス（ＤＭＡ：direct memory
access）転送により、入力装置１からのモデルデータを
ジオメトリ演算回路２２に高速に転送する。

【００３４】ここで、画像生成装置２は、平面を表す
（ｘ，ｙ）座標のほかに、奥行きを表すｚ座標を用い
て、３次元物体を表し、ｘ，ｙ，ｚの３つの座標で３次
元空間内の任意の１点を表現するようになされている。

【００３５】また、入力装置１により入力された立体モ
デル、例えば、簡単な多角形で表示される立体は、各頂
点が主要なデータとなっている。すなわち、各頂点に対
して、幾何学変換を施すことにより、面の変換ができ、
最終的には、立体の幾何学的変換ができることとなる。
この幾何学的変換としては、並進変換、平行変換、及び
回転変換等がある。

【００３６】そこで、入力装置１により入力された立体
モデルを空間中の様々な位置へと変化させるために、ジ
オメトリ演算回路２２は、転送回路２１からのモデルデ
ータに対して、３次元空間内の各点（ｘ，ｙ，ｚ）毎に
上述したような幾何学的変換処理（以下、ジオメトリ変
換処理と言う。）を行う。そして、ジオメトリ演算回路
２２は、ジオメトリ変換処理を行ったモデルデータをパ
ラメータ演算回路２３に供給する。

【００３７】パラメータ演算回路２３は、ジオメトリ演
算回路２２からのモデルデータに基いて、ピクセル発生
装置２４で後述するピクセルデータを発生するために必
要なパラメータを求め、求めたパラメータをピクセル発
生回路２４に供給する。

【００３８】ピクセル発生回路２４は、パラメータ演算
回路２３からのパラメータによりセットアップされ、ジ
オメトリ演算回路２２でジオメトリ変換処理が行われた
モデルデータに対応したカラー情報、奥行情報、及びウ
ィンドウＩＤ情報等のピクセルデータをマッピング回路
２５に供給する。

【００３９】マッピング回路２５は、ピクセル発生回路
２４からのピクセルデータをテクスチャデータとして一
旦テクスチャメモリ２６に格納し、テクスチャメモリ２
６に格納したテクスチャデータに対して、テクスチャマ
ッピング処理を行う。そして、マッピング回路２５は、
テクスチャマッピング処理を行ったテクスチャデータを
メモリ制御回路２７に供給する。

【００４０】メモリ制御回路２７は、マッピング回路２
５からのテクスチャデータに対応したアドレス情報、カ
ラー情報、及び奥行情報等の各種の情報をフレームバッ
ファ２８から読み出し、フレームバッファ２８から読み
出した各情報を用いて、マッピング回路２５からのテク
スチャデータに対して、ピクセル処理を行う。そして、
メモリ制御回路２７は、ピクセル処理を行ったテクスチ
ャデータをディスプレイ制御回路２９に供給する。

【００４１】尚、メモリ制御回路２７及びフレームバッ
ファ２８についての詳細な説明は後述する。

【００４２】ディスプレイ制御回路２９は、メモリ制御
回路２７からのテクスチャデータをアナログ化して表示
装置３に供給する。

【００４３】そして、表示装置３は、ディスプレイ制御
回路２９からのテクスチャデータに基いて、画面表示す
る。

【００４４】つぎに、上述したメモリ制御回路２７及び
フレームバッファ２８について具体的に説明する。

【００４５】メモリ制御回路２７とフレームバッファ２
８は、例えば、図２に示すように、１本のアドレス線Ｂ
_adrと、１本のコントロール線Ｂ_mcと、１本のデータ線
Ｂ_mdとで接続されている。したがって、メモリ制御回路
２７は、アドレス信号ａ_ddrをアドレス線Ｂ_adrを介して
メモリバッファ２８に供給すると共に、制御信号Ｍ_ctl
をコントロール線Ｂ_mcを介してメモリバッファ２８に供
給することにより、フレームバッファ２８をアクセスす
ることができるようになされている。また、メモリ制御
回路２７とフレームバッファ２８間におけるデータＭ
_dataのやり取りは、データ線Ｂ_mdを介して行うことがで
きるようになされている。

【００４６】フレームバッファ２８としては、例えば、
ＳＤＲＡＭ（Syncronous dynamic random access memor
y）を用いている。このため、フレームバッファ２８
は、図３に示すように、行アドレスＡ_r及び列アドレス
Ａ_cによる２次元配列の２つのバンクＢＡＮＫ０，ＢＡ
ＮＫ１を備えている。

【００４７】このフレームバッファ２８には、メモリ制
御回路２７で行われるピクセル処理に必要な情報、すな
わちカラー情報、奥行情報、及びウィンドウＩＤ情報等
の多種の情報が格納されている。

【００４８】すなわち、上記図３に示すように、例え
ば、バンクＢＡＮＫ０において、任意の行アドレスＡ_r
［ｘ］のデータ領域Ｄ_ata［ｘ］は、カラー情報領域
Ｄ_C、奥行情報領域Ｄ_Z、ウィンドウＩＤ情報領域Ｄ_W、
及びその他の情報領域Ｄ_Eに分割されており、各領域に
各情報が格納されている。

【００４９】また、カラー情報領域Ｄ_Cの任意のカラー
情報Ｃ_Xに対応する奥行情報Ｚ_Xは、カラー情報Ｃ_Xが配
置されている列アドレスａｄｒ_CXを基点として、一定の
列アドレスオフセットｏｆｆ１を有する列アドレスａｄ
ｒ_ZXに配置されている。また、カラー情報Ｃ_Xに対応す
るウィンドウＩＤ情報Ｗ_Xは、カラー情報Ｃ_Xが配置され
ている列アドレスａｄｒ_CXを基点として、一定の列アド
レスオフセットｏｆｆ２を有する列アドレスａｄｒ_WXに
配置されている。また、カラー情報Ｃ_Xに対応するその
他ＩＤ情報Ｅ_Xは、カラー情報Ｃ_Xが配置されている列ア
ドレスａｄｒ_CXを基点として、一定の列アドレスオフセ
ットｏｆｆ３を有する列アドレスａｄｒ_EXに配置されて
いる。

【００５０】そこで、例えば、任意の１ピクセルに対す
るピクセル処理において、フレームバッファ２８から得
られた奥行情報の比較処理、及びフレームバッファ２８
から得られたウィンドウＩＤ情報の比較処理を行い、各
比較結果により、フレームバッファ２８に新たなカラー
情報を書き込むと共に、フレームバッファ２８に新たな
奥行情報を書き込む場合のメモリ制御回路２８のメモリ
アクセス動作について説明する。

【００５１】尚、以下の説明を簡単にするために、フレ
ームバッファ２８には、アドレス情報、カラー情報、及
び奥行情報の３つの情報が格納されているものとする。

【００５２】先ず、メモリ制御回路２７は、マッピング
回路２５からのテクスチャデータに基いて、フレームバ
ッファ２８の２つのバンクＢＡＮＫ０，ＢＡＮＫ１のう
ち、対象となるピクセル（以下、対象ピクセルと言
う。）に対応した各種の情報が記憶されている対象とな
るバンクを判別する。ここで、例えば、上記対象となる
バンクをバンクＢＡＮＫ０とする。

【００５３】また、メモリ制御回路２７は、バンクＢＡ
ＮＫ０において、対象ピクセルに対応したカラー情報が
配置されている行アドレス及び列アドレスを求める。そ
して、メモリ制御回路２７は、求めたカラー情報の列ア
ドレスと上記図３に示した列アドレスオフセットｏｆｆ
１を用いて、対象ピクセルに対応した奥行情報が配置さ
れている列アドレスを求めると共に、上記カラー情報の
列アドレスと上記図３に示した列アドレスオフセットｏ
ｆｆ２を用いて、対象ピクセルに対応したウィンドウ情
報が配置されている列アドレスを求める次に、図４に示
すように、メモリ制御回路２７は、クロックｃｌｋ＝
「０」において、バンクＢＡＮＫ０に対するプレチャー
ジ動作を示す制御信号Ｐ_r1をコントロール線Ｂ_mcを介し
てフレームバッファ２８に供給する。これにより、フレ
ームバッファ２８のバンクＢＡＮＫ０では、プレチャー
ジ動作が行われる。

【００５４】次に、メモリ制御回路２７は、クロックｃ
ｌｋ＝「３」において、バンクＢＡＮＫ０に対するＲＡ
Ｓ信号Ｒ_ow、すなわち対象ピクセルに対応した情報が記
憶されている行アドレスを示すＲＡＳ信号Ｒ_owをアドレ
ス線Ｂ_adrを介してフレームバッファ２８に供給する。
また、これと同時に、メモリ制御回路２７は、バンクＢ
ＡＮＫ０に対するＲＡＳ信号Ｒ_owのアクティブコマンド
を示す制御信号Ａ_ctをコントロール線Ｂ_mcを介してフレ
ームバッファ２８に供給する。これにより、フレームバ
ッファ２８のバンクＢＡＮＫ０は、メモリ制御回路２７
からのＲＡＳ信号Ｒ_owを行アドレスとしてラッチする。

【００５５】次に、メモリ制御回路２７は、クロックｃ
ｌｋ＝「６」において、バンクＢＡＮＫ０に対するＣＡ
Ｓ信号Ｃ_oZ、すなわち上述のようにしてカラー情報の列
アドレスと列アドレスオフセットｏｆｆ１により得られ
た奥行情報が配置されている列アドレスを示すＣＡＳ信
号Ｃ_oZをアドレス線Ｂ_adrを介してフレームバッファ２
８に供給する。また、これと同時に、メモリ制御回路２
７は、バンクＢＡＮＫ０に対する読取動作を示す制御信
号Ｒ_dzをコントロール線Ｂ_mcを介してフレームバッファ
２８に供給する。

【００５６】次に、メモリ制御回路２７は、クロックｃ
ｌｋ＝「７」において、バンクＢＡＮＫ０に対するＣＡ
Ｓ信号Ｃ_oW、すなわち上述のようにしてカラー情報の列
アドレスと列アドレスオフセットｏｆｆ２により得られ
たウィンドウＩＤ情報が配置されている列アドレスを示
すＣＡＳ信号Ｃ_oWをアドレス線Ｂ_adrを介してフレーム
バッファ２８に供給する。また、これと同時に、メモリ
制御回路２７は、バンクＢＡＮＫ０に対する読取動作を
示す制御信号Ｒ_dwをコントロール線Ｂ_mcを介してフレー
ムバッファ２８に供給する。

【００５７】これにより、フレームバッファ２８のバン
クＢＡＮＫ０は、メモリ制御回路２７からのＣＡＳ信号
Ｃ_oZ，Ｃ_oWを各々列アドレスとしてラッチする。そし
て、フレームバッファ２８のバンクＢＡＮＫ０は、メモ
リ制御回路２７からのＲＡＳ信号Ｒ_ow及びＣＡＳ信号Ｃ
_oZに対応した奥行情報ｒＺと、メモリ制御回路２７から
のＲＡＳ信号Ｒ_ow及びＣＡＳ信号Ｃ_oWに対応したウィン
ドウＩＤ情報ｒＷとを順次データ線Ｂ_mdを介してメモリ
制御回路２７に供給する。

【００５８】次に、メモリ制御回路２７は、先に得られ
た奥行情報の値と、フレームバッファ２８からの奥行情
報ｒＺの値とを比較することにより、各奥行情報の値の
大小を判別し、その判別結果に基いて、先に得られた奥
行情報と、フレームバッファ２８からの奥行情報ｒＺと
の何れか一方の奥行情報を書込情報ｗＺとする。また、
メモリ制御回路２７は、先に得られたウィンドウＩＤ情
報の値と、フレームバッファ２８からのウィンドウＩＤ
情報ｒＺの値とを比較することにより、各ウィンドウＩ
Ｄ情報の値が一致しているか否かを判別し、その判別結
果に基いて、先に得られたウィンドウＩＤ情報と、フレ
ームバッファ２８からのウィンドウＩＤ情報ｒＷとの何
れか一方のウィンドウＩＤ情報を書込情報ｗＺとする。

【００５９】次に、メモリ制御回路２７は、クロックｃ
ｌｋ＝「１３」において、バンクＢＡＮＫ０に対するＣ
ＡＳ信号Ｃ_oZ、すなわち上述した読取動作を示す制御信
号Ｒ_dzに対するＣＡＳ信号Ｃ_oZと同様の信号をアドレス
線Ｂ_adrを介してフレームメモリ２８に供給すると共
に、バンクＢＡＮＫ０に対する書込動作を示す制御信号
Ｗ_rZをコントロール線Ｂ_mcを介してフレームメモリ２８
に供給する。また、これと同時に、メモリ制御回路２７
は、上述のようにして得た書込情報ｗＺをデータ線Ｂ_md
を介してフレームメモリ２８に供給する。

【００６０】また、メモリ制御回路２７は、クロックｃ
ｌｋ＝「１４」において、バンクＢＡＮＫ０に対するＣ
ＡＳ信号Ｃ_oC、すなわちカラー情報が配置されている列
アドレスを示すＣＡＳ信号Ｃ_oCをアドレス線Ｂ_adrを介
してフレームメモリ２８に供給すると共に、バンクＢＡ
ＮＫ０に対する書込動作を示す制御信号Ｗ_rCをコントロ
ール線Ｂ_mcを介してフレームメモリ２８に供給する。ま
た、これと同時に、メモリ制御回路２７は、上述のよう
にして得た書込情報ｗＣをデータ線Ｂ_mdを介してフレー
ムメモリ２８に供給する。

【００６１】したがって、フレームバッファ２８のバン
クＢＡＮＫ０において、ＲＡＳ信号Ｒ_ow及びＣＡＳ信号
Ｃ_oZで示されるアドレスには、書込情報ｗＣがカラー情
報として書き込まれ、ＲＡＳ信号Ｒ_ow及びＣＡＳ信号Ｃ
_oCで示されるアドレスには、書込情報ｗＺが奥行情報と
して書き込まれる。

【００６２】つぎに、メモリ制御回路２７とフレームバ
ッファ２８におけるデータバスの使用効率について説明
する。

【００６３】まず、上記図４において、クロックｃｌｋ
が「０」〜「２」の期間ｔＲＰは、メモリ制御回路２７
が制御信号Ｐ_r1を発生してから、フレームバッファ２８
のバンクＢＡＮＫ０がプレチャージ動作を終了するまで
の期間である。クロックｃｌｋが「３」〜「５」の期間
ｔＲＣＤは、メモリ制御回路２７がＲＡＳ信号Ｒ_ow及び
制御信号Ａ_ctを発生してから、フレームバッファ２８の
バンクＢＡＮＫ０がＲＡＳ信号Ｒ_owを行アドレスとして
ラッチするまでの期間である。クロックｃｌｋが「６」
〜「８」の期間ｔＣＬは、メモリ制御回路２７がＣＡＳ
信号Ｃ_oZ，Ｃ_oW及び制御信号Ｒ_dZ，Ｒ_dWを発生してか
ら、フレームバッファ２８のバンクＢＡＮＫ０から読み
取られる読取情報ｒＺ，ｒＷが有効となるまでの期間で
ある。クロックｃｌｋが「９」〜「１２」の期間ｔＺＣ
ＭＰは、読取情報ｒＺが有効となってから、読取情報ｒ
Ｚの比較処理が終了するまでの期間である。クロックｃ
ｌｋが「１０」〜「１２」の期間ｔＷＣＭＰは、読取情
報ｒＷが有効となってから、読取情報ｒＷの比較処理が
終了するまでの期間である。クロックｃｌｋが「１４」
〜「１５」の期間ｔＲＡＳは、メモリ制御回路２７がＣ
ＡＳ信号Ｃ_oZ，Ｃ_oC、制御信号Ｗ_rZ，Ｗ_rC、及び書込情
報ｗＺ，ｗＣを発生してから、フレームバッファ２８の
バンクＢＡＮＫ０における書込情報ｗＺ，ｗＣの書込動
作が終了するまでの期間、すなわちメモリ制御回路２７
が次のピクセルに対するピクセル処理のための制御信号
Ｐ_r2を発生するまでの期間である。

【００６４】そこで、データバスの使用効率、すなわち
１ピクセルに対するピクセル処理の間にデータ線Ｂ_mdを
占有する時間に対して、実際にデータ線Ｂ_md上でデータ
の転送が行われている時間の割合を求めると、ｔＲＰ＋ｔＲＣＤ＋ｔＣＬ＋ｔＺＣＭＰ＋ｒＲＡＳ＝１
６ｃｌｋ４ｃｌｋ／１６ｃｌｋ＝２５％となる。

【００６５】尚、上述したように、メモリ制御回路２７
で行われる読取情報ｒＺの比較処理は、大小比較処理で
あり、読取情報ｒＷの比較処理は、一致及び不一致比較
処理であるため、ｔＺＣＭＰ＞ｔＷＣＭＰとなる。

【００６６】したがって、上述した従来の３次元画像生
成装置におけるデータバスの使用効率が「８．９％」で
あるのに対して、画像生成装置２におけるデータバスの
使用効率は、「２５％」であるため、画像生成装置２
は、データバスの使用効率を大幅の向上させることがで
きる。

【００６７】また、上記従来の３次元画像生成装置の１
ピクセルに対するピクセル処理に要するクロック数が
「１５ｃｌｋ」であるに対して、画像生成装置２の１ピ
クセルに対するピクセル処理に要するクロック数は、
「１６ｃｌｋ」であるため、画像生成装置２は、上記従
来の３次元画像生成装置の性能とほぼ同等の性能を維持
することができる。

【００６８】さらに、上記従来の３次元画像生成装置で
は、上記図７に示したように、３本のデータ線４０５
Ｃ，４０５Ｚ，４０５Ｗを設ける必要があったのに対し
て、画像生成装置２では、上記図２に示したように、１
本のデータ線Ｂ_mdのみを設ければよい。これにより、画
像生成装置２は、上記従来の３次元画像生成装置に比べ
て、データバスの幅を１／３に削減することができる。

【００６９】さらにまた、フレームバッファ２８として
ＳＤＲＡＭを用いているため、メモリ制御回路２７は、
活性化された行アドレス内のデータを列アドレスにより
高速にアクセスすることができる。

【００７０】上述のことにより、画像生成装置２は、メ
モリアクセスを効率良く行うことができると共に、装置
全体の小型化及び省電力化を図ることができる。また、
画像生成装置２は、装置の性能を向上させることができ
る。

【００７１】尚、上述した画像生成装置２では、メモリ
制御回路２７とフレームバッファ２８を１本のデータ線
Ｂ_mdで接続することとしたが、データバス幅を拡張し
て、例えば、図５に示すように、メモリ制御回路３７と
フレームバッファ３８を２本のデータ線Ｂ_md0，Ｂ_md1で
接続することとしてもよい。

【００７２】具体的に説明すると、フレームバッファ３
８は、２つのバッファ３８０，３８１からなり、バッフ
ァ３８０，３８１は、各々、ピクセルインターリーブさ
れている。

【００７３】このピクセルインターリーブとは、図６に
示すように、表示イメージＩ_mgのｘｙ座標において、ｙ
座標が偶数番目の画素列ｙ［０］，ｙ［２］，・・・
（以下、ｙ［ｎ］と言う。）においては、ｘ座標の偶数
番目の画素（ｘ［０］，ｙ［ｎ］），（ｘ［２］，ｙ
［ｎ］），・・・の情報をバッファ３８０に格納し、ｘ
座標の奇数番目の画素（ｘ［１］，ｙ［ｎ］），（ｘ
［３］，ｙ［ｎ］），・・・の情報をバッファ３８１に
格納し、また、ｙ座標が奇数番目の画素列ｙ［１］，ｙ
［３］，・・・（以下、ｙ［ｍ］と言う。）において
は、ｘ座標の奇数番目の画素（ｘ［１］，ｙ［ｍ］），
（ｘ［３］，ｙ［ｍ］），・・・の情報をバッファ３８
０に格納し、ｘ座標の偶数番目の画素（ｘ［０］，ｙ
［ｍ］），（ｘ［２］，ｙ［ｍ］），・・・の情報をバ
ッファ３８１に格納する処理のことである。

【００７４】また、上述したようなピクセルインターリ
ーブされたバッファ３８０，３８１は、各々、上記図３
に示したようなフレームバッファ２８の構成と同様の構
成をしており、バッファ３８０は、アドレス線Ｂ_adr0、
コントロール線Ｂ_mc0、及びデータ線Ｂ_md0によりメモリ
制御回路３７と接続されており、バッファ３８１は、ア
ドレス線Ｂ_adr1、コントロール線Ｂ_mc1、及びデータ線
Ｂ_md1によりメモリ制御回路３７と接続されている。

【００７５】そして、メモリ制御回路３７は、各々が独
立したアドレス線Ｂ_adr0，Ｂ_adr1、コントロール線Ｂ
_mc0，Ｂ_mc1、及びデータ線Ｂ_md0，Ｂ_md1により、バッフ
ァ３８０，３８１を独立してアクセスすることができる
ようになされている。

【００７６】これにより、メモリ制御回路３７は、２ピ
クセルに対するピクセル処理のためのアクセス処理を同
時に行うことができるため、上記図２に示したメモリ制
御回路２７及びフレームバッファ２８を備えた場合の画
像生成装置２の性能に対して、メモリ制御回路３７及び
フレームバッファ３８を備えた場合の画像生成装置２
は、２倍の性能を得ることができる。

【００７７】また、フレームバッファ３８は、ピクセル
インターリーブされた２つのバッファ３８０，３８１か
らなるため、メモリ制御回路３７は、バッファ３８０，
３８１に対するアクセスの分散化を図ることができる。
したがって、メモリ制御回路３７及びフレームバッファ
３８を備えた場合の画像生成装置２は、処理効率を向上
させることができる。

【００７８】

【発明の効果】本発明に係る３次元画像生成装置では、
記憶手段は、少なくとも１つのバッファからなり、入力
された立体モデルデータの各画素に対して座標変換処理
を施して得られたテクスチャデータの各画素に対応した
複数の情報を、同一バッファの同一行アドレスに画素単
位で記憶する。制御手段は、上記テクスチャデータの任
意の画素に対応した行アドレス及び列アドレスを上記記
憶手段に対して指定することにより、上記任意の画素に
対応した複数の情報を同一データバスを介して上記記憶
手段から読み出す制御を行うと共に、上記任意の画素に
対応した任意の情報を同一データバスを介して上記記憶
手段に書き込むこ制御を行う。また、上記制御手段は、
上記記憶手段から読み出された複数の情報を用いて、上
記テクスチャデータに対する画素演算処理を行う。これ
により、上記制御手段は、１画素に対する画素演算処理
のための上記記憶手段に対するアクセス処理を効率良く
行うことができる。このため、１画素に対する画素演算
処理の間にデータバスを占有する時間に対して、実際に
データ線バス上で複数の情報の転送が行われている時間
の割合をデータバスの使用効率とした場合、上記３次元
画像生成装置は、データバスの使用効率を向上させるこ
とができる。また、上記３次元画像生成装置は、データ
バス幅を削減することができる。したがって、上記３次
元画像生成装置は、装置全体の小型化及び省電力化を図
ることができ、装置の性能を向上させることができる。

【００７９】また、本発明に係る３次元画像生成装置で
は、上記記憶手段は、任意の情報が記憶されている列ア
ドレスを基点として、上記任意の情報に対応する情報を
所定のオフセットを有する列アドレスに記憶する。これ
により、上記制御手段は、１画素に対する画素演算処理
のための上記記憶手段に対するアクセス処理をさらに効
率良く行うことができる。

【図面の簡単な説明】

【図１】本発明に係る３次元画像生成装置を備えた３次
元コンピュータグラフィックシステムの構成を示すブロ
ック図である。

【図２】上記３次元画像生成装置のメモリ制御回路とフ
レームバッファの接続状態を説明するための図である。

【図３】上記フレームバッファの構成を具体的に説明す
るための図である。

【図４】上記メモリ制御回路がフレームバッファをアク
セスするタイミングを説明するための図である。

【図５】上記３次元画像生成装置において、データバス
幅を拡張した場合のメモリ制御回路とフレームバッファ
の接続状態を説明するための図である。

【図６】ピクセルインターリーブを説明するための図で
ある。

【図７】従来の３次元画像生成装置が備えるメモリ制御
回路とフレームバッファの接続状態を説明するための図
である。

【図８】上記メモリ制御回路がフレームバッファをアク
セスするタイミングを説明するための図である。

【符号の説明】

２６テクスチャメモリ、２７メモリ制御回路、Ｂ
_adr アドレス線、Ｂ_mcコントロール線、Ｂ_md データ
線

Claims

【特許請求の範囲】

【請求項１】入力された立体モデルデータの各画素に
対して座標変換処理を施し、上記座標変換処理で得られ
たテクスチャデータに基いて、３次元の画像データを生
成する３次元画像生成装置であって、上記テクスチャデータの各画素に対応した複数の情報を
記憶する記憶手段と、上記記憶手段におけるデータ書込
動作及びデータ読出動作を制御すると共に、上記記憶手
段に記憶された複数の情報を用いて、上記テクスチャデ
ータに対する画素演算処理を行う制御手段とを備え、上記記憶手段は、少なくとも１つのバッファからなり、
上記複数の情報を同一バッファの同一行アドレスに画素
単位で記憶し、上記制御手段は、任意の画素に対応した行アドレス及び
列アドレスを上記記憶手段に対して指定することによ
り、上記任意の画素に対応した複数の情報を同一データ
バスを介して上記記憶手段から読み出す制御を行うと共
に、上記任意の画素に対応した任意の情報を同一データ
バスを介して上記記憶手段に書き込むこ制御を行うとこ
を特徴とする３次元画像生成装置。
【請求項２】上記記憶手段は、任意の情報が記憶され
ている列アドレスを基点として、上記任意の情報に対応
する情報を所定のオフセットを有する列アドレスに記憶
することを特徴とする請求項１記載の３次元画像生成装
置。