JPH1091145A - メモリ制御装置およびメモリ制御方法、並びに画像生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリアクセスの効率化を図る。 【解決手段】 タイミング発生回路２７Ｔにおいて、同
一の行アドレスが発生され、さらにその行アドレス上に
おける複数の列アドレスが順次発生される。行アドレス
はＲＯＷＤＥＣ２８Ｙを介して、列アドレスはＲＡＤＤ
ＥＣ２８Ｒを介してＤＲＡＭＣＥＬＬ２８Ｄにそれぞれ
供給される。列アドレスは、列アドレスバッファ２８Ｃ
にも供給され、所定の時間だけ遅延後、ＷＡＤＤＥＣ２
８Ｗを介してＤＲＡＭＣＥＬＬ２８Ｄに供給される。Ｄ
ＲＡＭＣＥＬＬ２８Ｄに対するリードデータバス４４を
介したデータの読み出しと、ライトデータバス４３を介
した演算処理回路２７Ｅの演算結果の書き込みは同時に
行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ制御装置お
よび方法、並びに画像生成装置に関し、例えば、３次元
コンピュータグラフィックシステムにおいて、回転、移
動、及び拡大／縮小等の座標変換を頻繁に行って立体モ
デルを表示する場合に、その表示画像を生成するときな
どに用いて好適なメモリの構造およびメモリ制御装置お
よび方法、並びに画像生成装置に関する。

【０００２】

【従来の技術】例えば、コンピュータグラフィックスシ
ステムは、計算機とグラフィックス周辺装置により、画
像や映像を作成して表示するシステムであり、機械、電
気、建築等における設計支援のためのＣＡＤシステム、
化学、航空、制御等における反応や応答のシミュレーシ
ョン、教育、芸術、及びビデオゲーム等、多くの分野に
おいて活用されている。

【０００３】上述のようなコンピュータグラフィックス
システムとして、主として計算機の数値計算能力を活用
して立体的な画像を作成する３次元画像生成装置を備え
たシステム（以下、３次元グラフィックシステムと言
う）がある。

【０００４】この３次元グラフィックシステムは、計算
機中にある立体モデルを、回転、移動、拡大／縮小とい
う座標変換を頻繁に行って画面表示するシステムであ
り、２次元グラフィックシステムに比べ、座標変換、透
視変換、陰影処理、及び隠線／隠面消去処理等、高度な
技術を必要とする。

【０００５】ここで、３次元グラフィックシステムで
は、立体モデルを空間中の様々な位置へと変化させるた
めに、画素毎の演算を行う画素演算処理が行われるが、
この画素演算処理を行うためには、上記立体モデルから
得られる画素データと、既に得られており、フレームバ
ッファなどに記憶されている画素データとの合成および
比較等が必要となる。そこで、３次元グラフィックシス
テムにおいては、フレームバッファから、そこに既に記
憶されている画素データを読み出し（リードし）、その
画素データと、新しく入力（生成）された画素データと
を用いての演算処理を行い、その演算結果を、フレーム
バッファに書き戻すことが行われる（以下、適宜、この
ような動作（処理）を、リードモディファイライト動作
と言う）。

【０００６】そこで、３次元グラフィックシステムの３
次元画像生成装置は、図４に示すような画素データの書
き込みに応じてメモリ制御を行うメモリ制御回路２７Ａ
と、画素データが記憶されたメモリ（以下、フレームバ
ッファ）２８Ａとを備えている。

【０００７】また、従来フレームバッファを構成してい
たメモリ例えばＤＲＡＭは、図５に示すように、ＤＲＡ
ＭＣＥＬＬ６Ｄと、ＲＯＷＤＥＣ６Ｒ、ＣＯＬＤＥＣ６
Ｃ、および双方向バッファ６Ｂで構成され、一本のデー
タバスＤＡＴＡと一本のアドレスバスＡＤＲとメモリの
読み書き制御、および双方向バッファ６Ｂの方向を制御
するコントロールバスを備えている。ＲＯＷＤＥＣ６Ｒ
は、ＤＲＡＭＣＥＬＬ６Ｄの行を活性化するにあたり、
アドレスバスＡＤＲを介して供給される行（row）アド
レスのデコードを行うものである。ＣＯＬＤＥＣ６Ｃ
は、活性化されたＤＲＡＭＣＥＬＬ６Ｄの行からのデー
タの読み出し、書き込みに際して、アドレスバスＡＤＲ
から供給されるアドレスのデコードを行うものであり、
データバスＤＡＴＡに、ＤＲＡＭＣＥＬＬ６Ｄの指定さ
れた列（column）アドレスのデータを供給したり、ＤＲ
ＡＭＣＥＬＬ６Ｄの指定された列アドレスへデータバス
ＤＡＴＡ上のデータを供給するようになされている。以
上のように、従来のＤＲＡＭは、入出力のデータバス、
アドレスバスおよび行アドレスをリード、ライトで共有
していた。

【０００８】メモリ制御回路２７Ａと、上述したような
構造を持つＤＲＡＭで構成されたフレームバッファ２８
Ａとは、図４に示すように、１本のコントロールバス１
０６、１本のアドレスバス１０７、および１本のデータ
バス１０８で接続されている。そして、メモリ制御回路
２７Ａは、制御信号CTLをコントロールバス１０６を介
して出力し、アドレスADRをアドレスバス１０７を介し
て出力することで、フレームバッファ２８Ａにアクセス
するようになされている。また、メモリ制御回路２７Ａ
とフレームバッファ２８Ａとの間では、データバス１０
８を介して、データDATAのやりとりが行われるようにな
されている。

【０００９】メモリ制御回路２７Ａは、タイミング発生
回路２７１、列アドレスバッファ２７２、セレクト回路
２７３、演算処理回路２７４、ライトデータバッファ２
７５、および双方向バッファ２７６で構成されている。

【００１０】タイミング発生回路２７１は、フレームバ
ッファ２８Ａに対する制御信号CTLを発生し、コントロ
ールバス１０６を介して、フレームバッファ２８Ａに供
給するようになされている。また、タイミング発生回路
２７１は、図示せぬブロックからアドレスバス１０４を
介して供給される画素データのアドレスに対応して、行
アドレスおよび列アドレス（第１および第２のアドレ
ス）を発生し、アドレスバス１１１を介して、列アドレ
スバッファ２７２およびセレクト回路２７３に供給する
ようにもなされている。さらに、タイミング発生回路２
７１は、コントロールバス１０９を介して、セレクト回
路２７３および双方向バッファ２７６を制御するように
もなされている。

【００１１】列アドレスバッファ２７２は、例えばＦＩ
ＦＯ（First In First Out）方式のメモリを含んで構成
され、タイミング発生回路２７１が発生する列アドレス
を、必要に応じて記憶するようになされている。列アド
レスバッファ２７２において記憶された列アドレスは、
アドレスバス１１２を介して、セレクト回路２７３に供
給されるようになされている。

【００１２】演算処理回路２７４は、図示せぬブロック
から供給される画素データと、フレームバッファ２８Ａ
から読み出され、双方向バッファ２７６を介して供給さ
れる画素データとを用いての演算処理を行い、その演算
結果としての画素データを、データバス１１４を介し
て、ライトデータバッファ２７５に供給するようになさ
れている。ライトデータバッファ２７５は、演算処理回
路２７４から供給される画素データを一時記憶し、デー
タバス１１５を介して双方向バッファ２７６に供給する
ようになされている。双方向バッファ２７６は、フレー
ムバッファ２８Ａから読み出され、データバス１０８を
介して供給される画素データを受信し、データバス１１
３を介して、演算処理回路２７４に供給するとともに、
ライトデータバッファ２７５から供給される画素データ
を受信し、データバス１０８を介して、フレームバッフ
ァ２８Ａに供給するようになされている。

【００１３】以上のように構成されるメモリ制御回路２
７Ａに対しては、図示せぬブロックから処理を行うべき
画素のデータがデータ線１０５を介して、また画素のア
ドレスがアドレス線１０４を介して入力される。

【００１４】次に、図６のタイミングチャートを参照し
て、例えば、図示せぬブロックから連続してフレームバ
ッファ２８Ａの同一行アドレス内のN個の画素データPix
0，Pix1，Pix2...PixNが入力された場合のリードモディ
ファライト動作について説明する。なお、上記列アドレ
スバッファの深さを仮に３段とする。図６に示すよう
に、まず、タイミング発生回路２７１は、クロックclk
＝「０」において、画素データPix0，Pix1，Pix2...Pix
Nについてのアドレスに応じて、行アドレスを活性化す
るため、ロウアクティブ動作を指示する制御信号Ractを
発生し、コントロールバス１０６を介して、フレームバ
ッファ２８Ａに供給する。同時に、タイミング発生回路
２７１は、画素データPix0，Pix1，Pix2...PixNに対応
する同一の行アドレスRow0を発生し、アドレスバス１１
１を介して、セレクト回路２７３に供給する。

【００１５】このとき、タイミング発生回路２７１は、
セレクト回路２７３を、タイミング発生回路２７１の出
力を選択するように制御しており、従って、行アドレス
Row0は、セレクト回路２７３において選択され、アドレ
スバス１０７を介して、フレームバッファ２８Ａに供給
される。

【００１６】これにより、フレームバッファ２８Ａは、
タイミング発生回路２７１からのアドレスRow0を行アド
レスとしてラッチし、制御信号Ractにしたがって、行ア
ドレスRow0に対応する領域を活性化する。

【００１７】そして、タイミング発生回路２７１は、ク
ロックclk＝「２」において、カラムリードアクセス動
作を指示する信号Rdcを発生し、コントロールバス１０
６を介して、フレームバッファ２８Ａへ供給する。さら
に、タイミング発生回路２７１は、その出力を選択する
ように、セレクト回路２７３を制御するとともに、リー
ド方向（フレームバッファ２８Ａから演算処理回路２７
４の方向）にデータを転送するように、双方向バッファ
２７６を制御する。その後、タイミング発生回路２７１
は、同一行内の最初の画像データPix0に対応する列アド
レスCol0を発生し、アドレスバス１１１を介して出力す
る。

【００１８】この列アドレスCol0は、列アドレスバッフ
ァ２７２およびセレクト回路２７３に供給される。列ア
ドレスバッファ２７２は、タイミング発生回路２７１か
らの列アドレスCol0を受信して記憶する。また、セレク
ト回路２７３は、タイミング発生回路２７１からの列ア
ドレスCol0を選択し、アドレスバス１０７を介して、フ
レームバッファ２８Ａに供給する。

【００１９】フレームバッファ２８Ａは、タイミング発
生回路２７１が発生したアドレスCol0を、列アドレスと
してラッチする。そして、フレームバッファ２８Ａは、
行アドレスRow0および列アドレスCol0で特定される領域
に記憶されている画素データRpd0を読み出し、データバ
ス１０８を介して、双方向バッファ２７６に供給する。

【００２０】双方向バッファ２７６は、上述したよう
に、リード方向に、データを転送するように制御されて
おり、従って、この場合、フレームバッファ２８Ａから
の画像データRpd0は、双方向バッファ２７６を介して、
演算処理回路２７４に供給される。

【００２１】次に、タイミング発生回路２７１は、クロ
ックclk＝「３」において、カラムリードアクセス動作
を指示する信号Rdcを発生するとともに、同一行内の２
番目の画像データPix1に対応する列アドレスCol1を発生
し、以下、クロックclk＝「２」における場合と同様の
処理を行う。

【００２２】これにより、列アドレスバッファ２７２に
は列アドレスCol1が記憶され、また、フレームバッファ
２８Ａの行アドレスRow0および列アドレスCol1で特定さ
れる領域から画素データRpd1が読み出されて、演算処理
回路２７４に供給される。

【００２３】さらに、タイミング発生回路２７１は、ク
ロックclk＝「４」において、カラムリードアクセス動
作を指示する信号Rdcを発生するとともに、同一行内の
３番目の画像データPix2に対応する列アドレスCol2を発
生し、以下、クロックclk＝「２」における場合と同様
の処理を行う。

【００２４】これにより、やはり、列アドレスバッファ
２７２には列アドレスCol2が記憶され、また、フレーム
バッファ２８Ａの行アドレスRow0および列アドレスCol2
で特定される領域から画素データRpd2が読み出されて、
演算処理回路２７４に供給される。

【００２５】演算処理回路２７４は、例えば、パイプラ
イン処理が可能な構造となっており、クロックclk＝
「５」において、画素データPix0とRpd0とを用いた演算
処理を、クロックclk＝「６」において、画素データPix
1とRpd1とを用いた演算処理を、クロックclk＝「７」に
おいて、画素データPix2とRpd2とを用いた演算処理を、
それぞれ開始する。そして、演算処理回路２７４は、各
演算処理の結果得られる画素データWpd0，Wpd1，Wpd2
を、ライトデータバッファ２７５に順次供給する。ライ
トデータバッファ２７５は、例えば、ＦＩＦＯ方式のメ
モリで構成され、演算処理回路２７４から供給される画
素データWpd0，Wpd1，Wpd2を順次記憶する。

【００２６】一方、タイミング発生回路２７１は、画素
データPix3に対応する列アドレスを列アドレスバッファ
２７２に格納すると、列アドレスバッファ２７２がフル
になったことを認識し、ライトデータバッファ２７５に
記憶された画素データWpd0乃至Wpd2の、フレームバッフ
ァ２８Ａへの書き込み制御を開始するが、画素データRp
d2とWpd0との、データバス１０８上での衝突を避けるた
め、クロクclk＝「８」において待ち状態となる。

【００２７】その後、タイミング発生回路２７１は、ク
ロックclk＝「９」において、カラムライトアクセス動
作を指示する制御信号Wrcを、コントロールバス１０６
を介してフレームバッファ２８Ａに供給する。さらに、
タイミング発生回路２７１は、列アドレスバッファ２７
２の出力を選択するように、セレクト回路２７３を制御
するとともに、ライト方向（ライトデータバッファ２７
５からフレームバッファ２８Ａの方向）にデータを転送
するように、双方向バッファ２７６を制御する。

【００２８】そして、列アドレスバッファ２７２から
は、最初に記憶した列アドレス、即ち、画像データWpd0
に対応する列アドレスCol0が読み出され、セレクタ回路
２７３に供給される。この場合、セレクタ回路２７３で
は、列アドレスバッファ２７２からの列アドレスCol0が
選択され、アドレスバス１０７を介して、フレームバッ
ファ２８Ａに供給される。同時に、ライトデータバッフ
ァ２７５からは、やはり最初に記憶した画素データWpd0
が読み出され、双方向バッファ２７６に供給される。こ
の場合、双方向バッファ２７６は、ライト方向に、デー
タを転送するように制御されており、従って、ライトデ
ータバッファ２７５からの画像データWpd0は、データバ
ス１０８を介して、フレームバッファ２８Ａに供給され
る。

【００２９】これにより、フレームバッファ２８Ａの行
アドレスRow0および列アドレスCol0で示される領域に
は、演算処理回路２７４で得られた画像データWpd0が供
給される。

【００３０】以下、クロックclk＝「１０」および「１
１」においても、タイミング発生回路２７１は同様の処
理を行い、これにより、フレームバッファ２８Ａには、
クロックclk＝「１０」において、列アドレスバッファ
２７２で２番目に記憶された列アドレスCol1、およびラ
イトデータバッファ２７５で２番目に記憶された画素デ
ータWpd1が供給され、クロックclk＝「１１」におい
て、列アドレスバッファ２７２で３番目に記憶された列
アドレスCol2、およびライトデータバッファ２７５で３
番目に記憶された画素データWpd2が供給される。

【００３１】その結果、クロックclk＝「１０」におい
ては、フレームバッファ２８Ａの行アドレスRow0および
列アドレスCol1で示される領域に、画像データWpd1が供
給され、また、クロックclk＝「１１」においては、フ
レームバッファ２８Ａの行アドレスRow0および列アドレ
スCol2で示される領域に、画像データWpd2が供給され
る。

【００３２】そして、タイミング発生回路２７１は、ク
ロックclk＝「１２」において、引き続く画素データPix
3,Pix4...PixNの処理を、クロックclk＝「２」乃至「１
１」の場合と同様の手順に従って行い、リードモディフ
ァイライト動作を開始する。

【００３３】なお、図６において、クロックclkが
「０」乃至「１」の期間tRCDは、タイミング発生回路２
７１が行アドレスRow0および制御信号Ractを発生してか
ら、フレームバッファ２８ＡがRow0を行アドレスとして
ラッチして、その行アドレスRow0内の画素データが活性
化されるまでの期間である。

【００３４】また、クロックclkが「２」乃至「４」の
期間tCL0は、タイミング発生回路２７１が列アドレスCo
l0および制御信号Rdcを発生してから、フレームバッフ
ァ２８Ａから読み出される画像データRpd0が有効となる
までの期間である。同様に、クロックclkが「３」乃至
「５」の期間tCL1は、タイミング発生回路２７１が列ア
ドレスCol1および制御信号Rdcを発生してから、フレー
ムバッファ２８Ａから読み出される画像データRpd1が有
効となるまでの期間であり、クロックclkが「４」乃至
「６」の期間tCL2は、タイミング発生回路２７１が列ア
ドレスCol2および制御信号Rdcを発生してから、フレー
ムバッファ２８Ａから読み出される画像データRpd2が有
効となるまでの期間である。

【００３５】さらに、クロックclkが「５」乃至「７」
の期間tRMW0は、画素データRpd0が有効となってから、
その画素データRpd0を用いての演算処理回路２７４での
演算処理が終了するまでの期間である。同様に、クロッ
クclkが「６」乃至「８」の期間tRMW1は、画素データRp
d1が有効となってから、その画素データRpd1を用いての
演算処理回路２７４での演算処理が終了するまでの期間
であり、クロックclkが「７」乃至「９」の期間tRMW2
は、画像データRpd2が有効となってから、その画像デー
タRpd2を用いての演算処理回路２７４での演算処理が終
了するまでの期間である。

【００３６】なお、以上の期間のうち、期間tRCD，tCL
は、フレームバッファ２８Ａを構成するＤＲＡＭの規格
により規定されるものであり、期間tRMWは、演算処理回
路２７４における演算処理の内容によって変動するもの
である。図６において、期間tRCDは２クロック要するも
のと、また、期間tCLおよびtRMWはそれぞれ３クロック
を要するものとしてある。

【００３７】

【発明が解決しようとする課題】ところで、上述したよ
うな従来のＤＲＡＭを用いた３次元画像生成装置では、
リードモディファイライト動作を行う場合において、Ｄ
ＲＡＭへのアドレス線およびデータ線をリード動作とラ
イト動作で共有していたため、１画素の処理に対して、
少なくともリードとライトの２クロックの期間、バスの
使用が必要であり、また、リード動作からライト動作へ
の切り替えには、上記tCLの期間とデータ衝突防止期間
が必要であった。すなわち、メモリアクセス効率が良い
とは言い難い課題があった。

【００３８】具体的には、リードモディファイライト動
作に要する期間（N番目の画素を書き込む迄の期間）
は、処理を行う画素数をＮ、上記列アドレスバッファの
段数をＭとした場合おおよそ、式 tRCD＋(N/M)*(tCL＋1)＋2*N (1は、上記データの衝突
防止期間) から求めることができる。この式からわかるように、余
分なサイクルとしての期間Ｎ×（ｔＣＬ＋１）は、Ｍに
反比例するため、列アドレスバッファの段数を増やすこ
とにより、削減が期待できるが、２×Ｎは、処理画素数
にのみ依存するものであり、従来のＤＲＡＭを使用した
場合、削減できない処理クロック数である。

【００３９】本発明は、このような状況に鑑みてなされ
たものであり、メモリアクセスの効率化を図ることがで
きるようにするものである。

【００４０】

【課題を解決するための手段】請求項１に記載のメモリ
制御装置は、第１および第２のアドレスを発生する発生
手段と、発生手段の出力を記憶するアドレス記憶手段
と、発生手段により発生された第１および第２のアドレ
スをメモリに供給することにより、メモリからのデータ
の読み出しを制御する第１の制御手段と、アドレス記憶
手段の記憶値をメモリに供給することにより、メモリへ
のデータの書き込みを制御する第２の制御手段と、メモ
リから読み出されたデータを伝送する第１の伝送手段
と、第１の伝送手段とは独立して設けられ、メモリに書
き込むべきデータを伝送する第２の伝送手段とを備え、
第１の伝送手段は、第１の制御手段によりメモリに供給
された第１および第２のアドレスにより特定されるメモ
リの所定の領域から読み出されたデータを伝送し、第２
の伝送手段は、第２の制御手段によりメモリに供給され
たアドレス記憶手段の記憶値により特定されるメモリの
所定の領域に書き込むべきデータを伝送し、第１の制御
手段によるメモリからのデータの読み出しと、第２の制
御手段によるメモリへのデータの書き込みは同時に行わ
れることを特徴とする。

【００４１】請求項６に記載のメモリ制御方法は、第１
および第２のアドレスを発生し、第２のアドレスを記憶
し、第１および第２のアドレスをメモリに供給すること
により、メモリからのデータの読み出しを制御し、第１
のアドレスと記憶した第２のアドレスをメモリに供給す
ることにより、メモリへのデータの書き込みを制御し、
メモリに供給された第１および第２のアドレスにより特
定されるメモリの所定の領域から読み出されたデータを
伝送し、メモリに供給された第１のアドレスと、記憶さ
れた第２のアドレスにより特定されるメモリの所定の領
域に書き込むべきデータを伝送し、メモリからのデータ
の読み出しと、メモリへのデータの書き込みを同時に行
うことを特徴とする。

【００４２】請求項７に記載の画像生成装置は、第１お
よび第２のアドレスにより特定される領域に対して、デ
ータの読み出しおよび書き込みが行われるデータ記憶手
段と、生成された画素データと、データ記憶手段に記憶
されたデータとを用いて所定の演算を行う演算手段と、
第１および第２のアドレスを発生する発生手段と、発生
手段の出力を記憶するアドレス記憶手段と、発生手段に
より発生された第１および第２のアドレスをメモリに供
給することにより、メモリからのデータの読み出しを制
御する第１の制御手段と、アドレス記憶手段の記憶値を
メモリに供給することにより、メモリへのデータの書き
込みを制御する第２の制御手段と、メモリから読み出さ
れたデータを伝送する第１の伝送手段と、第１の伝送手
段とは独立して設けられ、メモリに書き込むべきデータ
を伝送する第２の伝送手段とを備え、アドレス記憶手段
は、発生手段が発生する第２のアドレスを記憶し、第１
の伝送手段は、第１の制御手段によりメモリに供給され
た第１および第２のアドレスにより特定されるメモリの
所定の領域から読み出されたデータを伝送し、第２の伝
送手段は、第２の制御手段によりメモリに供給されたア
ドレス記憶手段の記憶値により特定されるメモリの所定
の領域に書き込むべき演算手段の演算結果を伝送し、第
１の制御手段によるメモリからのデータの読み出しと、
第２の制御手段によるメモリへの演算結果の書き込みは
同時に行われることを特徴とする。

【００４３】請求項１に記載のメモリ制御装置において
は、第１の伝送手段が、第１の制御手段によりメモリに
供給された第１および第２のアドレスにより特定される
メモリの所定の領域から読み出されたデータを伝送し、
第２の伝送手段が、第２の制御手段によりメモリに供給
されたアドレス記憶手段の記憶値により特定されるメモ
リの所定の領域に書き込むべきデータを伝送し、第１の
制御手段によるメモリからのデータの読み出しと、第２
の制御手段によるメモリへのデータの書き込みは同時に
行われる。

【００４４】請求項６に記載のメモリ制御方法において
は、第１および第２のアドレスを発生し、第２のアドレ
スを記憶し、第１および第２のアドレスをメモリに供給
することにより、メモリからのデータの読み出しを制御
し、第１のアドレスと記憶した第２のアドレスをメモリ
に供給することにより、メモリへのデータの書き込みを
制御し、メモリに供給された第１および第２のアドレス
により特定されるメモリの所定の領域から読み出された
データを伝送し、メモリに供給された第１のアドレス
と、記憶された第２のアドレスにより特定されるメモリ
の所定の領域に書き込むべきデータを伝送し、メモリか
らのデータの読み出しと、メモリへのデータの書き込み
を同時に行う。

【００４５】請求項７に記載の画像生成装置において
は、アドレス記憶手段が、発生手段が発生する第２のア
ドレスを記憶し、第１の伝送手段が、第１の制御手段に
よりメモリに供給された第１および第２のアドレスによ
り特定されるメモリの所定の領域から読み出されたデー
タを伝送し、第２の伝送手段が、第２の制御手段により
メモリに供給されたアドレス記憶手段の記憶値により特
定されるメモリの所定の領域に書き込むべき演算手段の
演算結果を伝送し、第１の制御手段によるメモリからの
データの読み出しと、第２の制御手段によるメモリへの
演算結果の書き込みは同時に行われる。

【００４６】

【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００４７】本発明に係る３次元画像生成装置は、例え
ば、図１に示すような３次元コンピュータグラフィック
システム３００の３次元画像生成装置（以下、単に画像
生成装置と言う）２に適用される。

【００４８】まず、３次元コンピュータグラフィックシ
ステム３００において、画像生成装置２には、入力装置
１及び表示装置３が接続されている。

【００４９】画像生成装置２は、入力装置１の出力が供
給される転送回路２１と、転送回路２１の出力が供給さ
れるジオメトリ演算回路２２と、ジオメトリ演算回路２
２の出力が供給されるパラメータ演算回路２３と、パラ
メータ演算回路２３の出力が供給される画素発生回路２
４と、画素発生回路２４の出力が供給されるマッピング
回路２５と、マッピング回路２５の出力が供給されるメ
モリ制御回路２７と、メモリ制御回路２７の出力が供給
されるディスプレイ制御回路２９とを備えており、ディ
スプレイ制御回路２９の出力は、表示装置３に供給され
るようになされている。

【００５０】また、画像生成装置２は、マッピング回路
２５と接続されたテクスチャメモリ２６と、メモリ制御
回路２７と接続されたフレームバッファ２８（データ記
憶手段）とを備えている。

【００５１】まず、入力装置１により、画像生成装置２
に対して、任意の立体モデルを構成するポリゴン（単位
図形）に関するポリゴンデータが入力される。即ち、図
１の３次元コンピュータグラフィックシステムでは、立
体モデル（３次元画像）を、複数のポリゴンに分解し、
これらのポリゴンそれぞれを描画することで、立体モデ
ル全体を表示するようになされており（従って、立体モ
デルは、ポリゴンの組合せにより定義されているという
ことができる）、入力装置１から画像生成装置２に対し
ては、そのようなポリゴンについてのポリゴンデータが
供給されるようになされている。

【００５２】画像生成装置２では、転送回路２１におい
て、入力装置１からのポリゴンデータが、直接メモリア
クセス（ＤＭＡ：Direct Memory Access）転送により、
ジオメトリ演算回路２２に高速転送される。

【００５３】ここで、画像生成装置２は、平面を表す
（ｘ，ｙ）座標のほかに、奥行きを表すｚ座標を用い
て、３次元物体を表し、ｘ，ｙ，ｚの３つの座標で３次
元空間内の任意の１点を表現するようになされている。

【００５４】また、ポリゴンについては、その各頂点が
主要なデータとなっている。すなわち、各頂点に対し
て、幾何学的変換を施すことにより、面の変換ができ、
最終的には、ポリゴンの幾何学的変換ができる。この幾
何学的変換としては、並進変換、平行変換、及び回転変
換等がある。

【００５５】そこで、入力装置１により入力されたポリ
ゴンを空間中の様々な位置へと変化させるために、ジオ
メトリ演算回路２２は、転送回路２１からのポリゴンデ
ータの３次元空間内の各頂点（ｘ，ｙ，ｚ）毎に、上述
したような幾何学的変換処理（以下、ジオメトリ変換処
理という）を施す。そして、ジオメトリ演算回路２２
は、ジオメトリ変換処理を行ったポリゴンデータを、パ
ラメータ演算回路２３に供給する。

【００５６】パラメータ演算回路２３は、ジオメトリ演
算回路２２からのポリゴンデータに基いて、画素発生回
路２４においてポリゴン内部の画素データを発生するた
めに必要なパラメータを求め、画素発生回路２４に供給
する。

【００５７】画素発生回路２４は、パラメータ演算回路
２３からのパラメータによりセットアップされ、ジオメ
トリ演算回路２２でジオメトリ変換処理が行われたポリ
ゴンデータ内部の色データ、奥行データ等の画素デー
タ、および表示に対応する２次元平面上でのアドレスを
生成し、マッピング回路２５に供給する。

【００５８】マッピング回路２５は、画素発生回路２４
からの画素データおよびアドレスに応じ、テクスチャメ
モリ２６に格納されているテクスチャデータを用いて、
テクスチャマッピング処理を行う。そして、マッピング
回路２５は、テクスチャマッピング処理を行った画素デ
ータおよびアドレスを、メモリ制御回路２７に供給す
る。

【００５９】メモリ制御回路２７は、マッピング回路２
５からのアドレスに対応した画素データを、フレームバ
ッファ２８から読み出し、その画素データと、マッピン
グ回路２５からの画素データとを用いて、画素演算処理
を行う。そして、メモリ制御回路２７は、画素演算処理
の結果得られた画素データを、フレームバッファ２８へ
書き込む。また、メモリ制御回路２７は、ディスプレイ
制御回路２９から指定された表示領域の画素データを、
フレームバッファ２８から読み出し、ディスプレイ制御
回路２９に供給する。

【００６０】尚、メモリ制御回路２７及びフレームバッ
ファ２８についての詳細な説明は後述する。

【００６１】ディスプレイ制御回路２９は、メモリ制御
回路２７に対して、表示すべき表示領域の画素データを
要求し、その要求に応じてメモリ制御回路２７から供給
される画素データを受信する。そして、ディスプレイ制
御回路２９は、その画素データをアナログ化して表示装
置３に供給する。

【００６２】これにより、表示装置３においては、ディ
スプレイ制御回路２９からの画素データ（画像信号）に
対応する画面が表示される。

【００６３】次に、上述したメモリ制御回路２７及びフ
レームバッファ２８について詳述する。

【００６４】メモリ制御回路２７とフレームバッファ２
８とは、図２に示すように、１本のコントロールバス４
１、１本のアドレスバス４２、１本のライトデータバス
４３（第２の伝送手段）、一本のリードデータバス４４
（第１の伝送手段）で接続されている。そして、メモリ
制御回路２７は、制御信号CTLをコントロールバス４１
を介して、またアドレスADRをアドレスバス４２を介し
て出力することで、フレームバッファ２８にアクセスす
るようになされている。また、メモリ制御回路２７とフ
レームバッファ２８との間では、ライトデータバス４３
を介してライトデータＷＤ、また、リードデータバス４
４を介して、リードデータＲＤのやりとりが行われるよ
うになされている。

【００６５】メモリ制御回路２７は、タイミング発生回
路２７Ｔ（発生手段）、演算処理回路２７Ｅ（演算手
段）で構成されている。

【００６６】タイミング発生回路２７Ｔは、フレームバ
ッファ２８に対する制御信号CTLを発生し、コントロー
ルバス４１を介して、フレームバッファ２８に供給する
ようになされている。また、タイミング発生回路２７Ｔ
は、マッピング回路２５からアドレスバス４５を介して
供給される画素データのアドレスに対応して、行アドレ
スおよび列アドレスを発生し、アドレスバス４２を介し
て、フレームバッファ２８およびフレームバッファ２８
内の列アドレスバッファ２８Ｃ（アドレス記憶手段）に
供給するようにもなされている。さらに、タイミング発
生回路２７Ｔは、コントロールバス４１を介して、列ア
ドレスバッファ２８Ｃに対するデータの読み出し、およ
び書き込みをを制御するようにもなされている。

【００６７】演算処理回路２７Ｅは、マッピング回路２
５から供給される画素データと、リードデータバス４４
を介してフレームバッファ２８から読み出される画素デ
ータとを用いての各種演算処理（奥行比較演算、アルフ
ァブレンディング演算、論理演算、ステンシル演算、ア
キュミュレーション演算等）を行い、その演算結果とし
ての画素データを、ライトデータバス４３を介して、フ
レームバッファ２８に供給するようになされている。

【００６８】フレームバッファ２８は、ＤＲＡＭＣＥＬ
Ｌ２８Ｄ（データ記憶手段）、ＲＯＷＤＥＣ（行アドレ
スデコーダ）２８Ｙ（第１の制御手段）、ＲＡＤＤＥＣ
（読み出し用列アドレスデコーダ）２８Ｒ（第１の制御
手段）、ＷＡＤＤＥＣ（書き込み用列アドレスデコー
ダ）２８Ｗ（第２の制御手段）、および列アドレスバッ
ファ２８Ｃで構成されている。

【００６９】ＤＲＡＭＣＥＬＬ２８Ｄは、画素データを
記憶する手段であり、読み出しのアドレスと書き込みの
アドレスを独立して持ち、互いに分離されたライトデー
タバス４３およびリードデータバス４４を介してメモリ
制御回路２７とデータのやり取りを行うものである。

【００７０】ＲＯＷＤＥＣ２８Ｙは、ＤＲＡＭＣＥＬ２
８Ｄの行を活性化するにあたり、アドレスバス４２を介
して供給される行アドレスのデコードを行うようになさ
れている。また、ＲＡＤＤＥＣ２８Ｒは、活性化された
ＤＲＡＭＣＥＬ２８Ｄの行からのデータの読み出しに際
して、アドレスバス４２から供給されるアドレスのデコ
ードを行うようになされている。そして、リードデータ
バス４４に、指定されたアドレスのデータが供給される
ようになされている。

【００７１】列アドレスバッファ２８Ｃは、例えばＦＩ
ＦＯ（first in first out）方式のメモリで構成され、
データの読み出しの際にアドレスバス４２を介してタイ
ミング発生回路２７Ｔより供給されるリードアドレス
（ＤＲＡＭＣＥＬＬ２８Ｄから読み出すデータを指定す
るアドレス）を一時記憶し、それをデータの書き込みの
際のアドレスとして、ＷＡＤＤＥＣ２８Ｗへ供給するよ
うになされている。

【００７２】ＷＡＤＤＥＣ２８Ｗは、ＤＲＡＭＣＥＬＬ
２８Ｄへのデータの書き込みに際して、列アドレスバッ
ファ２８Ｃから供給されるアドレスのデコードを行うよ
うになされている。そして、ライトデータバス４３を介
して供給されるデータは、ＤＲＡＭＣＥＬＬ２８Ｄの、
ＷＡＤＤＥＣ２８Ｗから出力によって指定されたアドレ
スへ供給されるようになされている。

【００７３】以上のように構成されるメモリ制御回路２
７に対しては、マッピング回路２５から、処理を行うべ
き画素データが、データバス４６を介して、また、その
画素データについてのアドレスが、アドレスバス４５を
介して入力される。

【００７４】例えば、いま、マッピング回路２５から連
続してフレームバッファ２８の同一行アドレス内のN個
の画素データPix0，Pix1，Pix2...PixNが入力されるも
のとし、その場合のリードモディファイライト動作につ
いて説明する。図３に示すように、まず、タイミング発
生回路２７Ｔは、クロックclk＝「０」において、画素
データPix0，Pix1，Pix2...PixNについてのアドレスに
応じて、行アドレスを活性化するため、ロウアクティブ
動作を指示する制御信号Ractを発生し、コントロールバ
ス４１を介して、フレームバッファ２８に供給する。同
時に、タイミング発生回路２７Ｔは、画素データPix0，
Pix1，Pix2...PixNに対応する同一の行アドレスRow0を
発生し、アドレスバス４２を介して、ＲＯＷＤＥＣ２８
Ｙに供給する。

【００７５】これにより、フレームバッファ２８は、タ
イミング発生回路２７ＴからのアドレスRow0を行アドレ
スとしてラッチし、制御信号Ractにしたがって、行アド
レスRow0に対応する領域を活性化する。

【００７６】そして、タイミング発生回路２７Ｔは、ク
ロックclk＝「２」において、カラムリードアクセス動
作を指示する信号Rdcを発生し、コントロールバス４１
を介して、ＤＲＡＭＣＥＬＬ２８Ｄへ供給する。さら
に、タイミング発生回路２７Ｔは、同一行内の最初の画
像データPix0に対応する列アドレスCol0を発生し、アド
レスバス４２を介して出力する。

【００７７】この列アドレスCol0は、ＲＡＤＤＥＣ２８
Ｒに供給されると共に、列アドレスバッファ２８Ｃに供
給される。列アドレスバッファ２８Ｃは、タイミング発
生回路２７Ｔからの列アドレスCol0を受信して記憶す
る。また、ＲＡＤＤＥＣ２８Ｒは、列アドレスCol0のデ
コードを行い、その結果をＤＲＡＭＣＥＬＬ２８Ｄに供
給する。

【００７８】ＤＲＡＭＣＥＬＬ２８Ｄは、タイミング発
生回路２７Ｔが発生したアドレスCol0を、列アドレスと
してラッチする。そして、ＤＲＡＭＣＥＬＬ２８Ｄは、
行アドレスRow0および列アドレスCol0で特定される領域
に記憶されている画素データRpd0を読み出し、リードデ
ータバス４４を介して、演算処理回路２７Ｅに供給す
る。

【００７９】演算処理回路２７Ｅは、例えば、パイプラ
イン処理が可能な構造となっており、クロックclk＝
「５」において、画素データPix0とRpd0とを用いた演算
処理を、それぞれ開始する。そして、演算処理回路２７
Ｅは、クロックclk＝「８」において、演算処理の結果
得られる画素データWpd0をライトデータバス４３に供給
する。

【００８０】一方、タイミング発生回路２７Ｔは、画素
データPix0に対応する演算処理結果がライトデータバス
４３に供給されたことを認識し、カラムライトアクセス
動作を指示する信号Wrcを発生し、コントロールバス４
１を介して、ＤＲＡＭＣＥＬＬ２８Ｄへ供給する。

【００８１】また、同時に列アドレスバッファ２８Ｃか
らは、クロックclk＝「２」に於て記憶された列アドレ
スすなわち画像データWpd0に対応する列アドレスCol0が
読み出され、ＷＡＤＤＥＣ２８Ｗに供給される。これに
より、ＤＲＡＭＣＥＬＬ２８Ｄの行アドレスRow0および
列アドレスCol0で示される領域には、演算処理回路２７
Ｅで得られた画像データWpd0が書き込まれる。

【００８２】以上のようにして、画素データPix0につい
てのリードモディファイライト動作が行われる。そし
て、引き続く、画素データPix1，Pix2...PixNについて
も、画素データPix0について説明した場合と同様の手順
に従って、リードモディファイライト動作が行われる。
このとき、それぞれのリード動作とライト動作は、全く
独立して行うことが出来る。

【００８３】なお、図３において、クロックclkが
「０」乃至「１」の期間tRCDは、タイミング発生回路２
７Ｔが行アドレスRow0および制御信号Ractを発生してか
ら、ＤＲＡＭＣＥＬＬ２８ＤがRow0を行アドレスとして
ラッチして、その行アドレスRow0内の画素データが活性
化されるまでの期間である。

【００８４】また、クロックclkが「２」乃至「４」の
期間tCL0は、タイミング発生回路２７Ｔが列アドレスCo
l0および制御信号Rdcを発生してから、ＤＲＡＭＣＥＬ
Ｌ２８Ｄから読み出される画像データRpd0が有効となる
までの期間である。同様に、クロックclkが「３」乃至
「５」の期間tCL1は、タイミング発生回路２７Ｔが列ア
ドレスCol1および制御信号Rdcを発生してから、フレー
ムバッファ２８から読み出される画像データRpd1が有効
となるまでの期間であり、クロックclkが「４」乃至
「６」の期間tCL2は、タイミング発生回路２７Ｔが列ア
ドレスCol2および制御信号Rdcを発生してから、フレー
ムバッファ２８から読み出される画像データRpd2が有効
となるまでの期間である。

【００８５】さらに、クロックclkが「５」乃至「７」
の期間tRMW0は、画素データRpd0が有効となってから、
その画素データRpd0を用いての演算処理回路２７Ｅでの
演算処理が終了するまでの期間である。同様に、クロッ
クclkが「６」乃至「８」の期間tRMW1は、画素データRp
d1が有効となってから、その画素データRpd1を用いての
演算処理回路２７Ｅでの演算処理が終了するまでの期間
であり、クロックclkが「７」乃至「９」の期間tRMW2
は、画像データRpd2が有効となってから、その画像デー
タRpd2を用いての演算処理回路２７Ｅでの演算処理が終
了するまでの期間である。

【００８６】また、前述したように、期間tRCD，tCL
は、フレームバッファ２８を構成するＤＲＡＭの規格に
より規定されるものであり、期間tRMWは、演算処理回路
２７Ｅにおける演算処理の内容によって変動するもので
ある。図３において、期間tRCDは２クロック要するもの
と、また、期間tCLおよびtRMWはそれぞれ３クロックを
要するものとしてある。

【００８７】次に、メモリ制御回路２７とフレームバッ
ファ２８によって行われるリードモディファイライト動
作における画素演算処理の効率について説明する。

【００８８】図３に示した場合においては、リードモデ
ィファイライト動作に要する期間（N番目の画素を書き
込む迄の期間）は、処理を行う画素数をＮとした場合、
おおよそ、式tRCD＋tCL＋tRMW＋Nから求めることができ
る。

【００８９】従来の場合（図６）に比べ、期間tRMWのペ
ナルティは加算されるが、期間tCLのペナルティは、画
素数Ｎに比例しないことが分かる。また、これらを無視
しても従来の場合、単純に画素数の２倍の数のクロック
が必要であったが、本方式の場合、画素数分の数のクロ
ックだけで処理を行うことができる。これは、図３に示
したように、画素データの読み出し、画素演算処理、お
よび画素データの書き込みが並列して行われていること
により、リードモディファイライト動作に要する期間が
短縮されているからである。

【００９０】この場合における画素演算の処理効率、す
なわち１画素の処理に消費されるクロック数は、画素数
Ｎが増加するに従い、１クロックに近づくが、前述した
従来の３次元画像生成装置における１画素当たりの処理
クロック数は、画素数Ｎが無限大になったとしても２ク
ロックを下回ることはない。このことから、メモリアク
セスの効率化が図られていることがわかる。

【００９１】また、従来方式では、メモリ制御ブロック
に持っていた列アドレスバッファの段数により性能が左
右されていた。即ち、列アドレスバッファの段数が多い
ほど性能が向上し、それが少ないほど性能が低下する。
しかしながら、上記実施例の場合、フレームバッファ２
８内の列アドレスバッファ２８Ｃは、少なくともtCL+tR
MWで表される段数を持っていれば、性能になんら影響を
与えない。

【００９２】なお、上記実施例においては、期間ｔＲＣ
Ｄを２クロックとし、期間ｔＣＬおよび期間ｔＲＭＷを
それぞれ３クロックとしたが、勿論これに限定されるも
のではない。

【００９３】また、上記実施例においては、ＤＲＡＭＣ
ＥＬＬ２８Ｄの所定の行アドレスのデータを読み出し、
所定の演算が施すことにより得られた演算結果を、同一
の行アドレスに書き込むようにしたが、読み出したデー
タの行アドレスとは異なる行アドレスに書き込むように
することも可能である。その場合、例えば、読み出し用
の行アドレスおよび列アドレスと、書き込み用の行アド
レスおよび列アドレスをそれぞれＤＲＡＭＣＥＬＬ２８
Ｄに与えるようにする。

【００９４】

【発明の効果】請求項１に記載のメモリ制御装置、およ
び請求項６に記載のメモリ制御方法によれば、第１およ
び第２のアドレスを発生し、第２のアドレスを記憶し、
第１および第２のアドレスをメモリに供給し、メモリか
らのデータの読み出しを制御し、第１のアドレスと、記
憶した第２のアドレスをメモリに供給し、メモリへのデ
ータの書き込みを制御し、メモリに供給された第１およ
び第２のアドレスにより特定されるメモリの所定の領域
から読み出されたデータを伝送し、メモリに供給された
第１のアドレスと、記憶された第２のアドレスにより特
定されるメモリの所定の領域に書き込むべきデータを伝
送し、メモリからのデータの読み出しと、メモリへのデ
ータの書き込みを同時に行うようにしたので、記憶デー
タの読み出しと、演算結果の書き込みを同時に行うこと
ができ、メモリアクセスの効率化を図ることが可能とな
る。

【００９５】請求項７に記載の画像生成装置によれば、
アドレス記憶手段が、発生手段が発生する第２のアドレ
スを記憶し、第１の伝送手段が、第１の制御手段により
メモリに供給された第１および第２のアドレスにより特
定されるメモリの所定の領域から読み出されたデータを
伝送し、第２の伝送手段が、第２の制御手段によりメモ
リに供給されたアドレス記憶手段の記憶値により特定さ
れるメモリの所定の領域に書き込むべき演算手段の演算
結果を伝送し、第１の制御手段によるメモリからのデー
タの読み出しと、第２の制御手段によるメモリへの演算
結果の書き込みは同時に行われるようにしたので、記憶
データの読み出し、演算結果の書き込みを同時に行うこ
とができる、データ記憶手段に対するアクセスの効率化
を図ることが可能となり、その結果、装置の処理速度を
向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した３次元コンピュータグラフィ
ックシステムの一実施例の構成を示すブロック図であ
る。

【図２】図１のメモリ制御回路２７およびフレームバッ
ファ２８の構成例を示すブロック図である。

【図３】図２のメモリ制御回路２７およびフレームバッ
ファ２８の処理を説明するためのタイミングチャートで
ある。

【図４】従来の３次元画像生成装置の一例の構成を示す
ブロック図である。

【図５】図４のフレームバッファ２８Ａを構成する従来
のＤＲＡＭの構成例を示す図である。

【図６】図４のメモリ制御回路２７Ａの処理を説明する
ためのタイミングチャートである。

【符号の説明】

１ 入力装置， ２ 画像生成装置， ３ 表示装置，
６Ｂ 双方向バッファ， ６Ｃ ＣＯＬＤＥＣ， ６
Ｄ ＤＲＡＭＣＥＬＬ， ６Ｒ ＲＯＷＤＥＣ， ２１
転送回路， ２２ ジオメトリ演算回路， ２３ パ
ラメータ演算回路， ２４ 画素発生回路， ２５ マ
ッピング回路， ２６ テクスチャメモリ， ２７，２
７Ａ メモリ制御回路， ２８，２８Ａ フレームバッ
ファ，２７Ｔ タイミング発生回路， ２７Ｅ 演算処
理回路， ２８Ｃ 列アドレスバッファ， ２８Ｄ Ｄ
ＲＡＭＣＥＬＬ， ２８Ｙ ＲＯＷＤＥＣ， ２８ＲＲ
ＡＤＤＥＣ， ２８Ｗ ＷＡＤＤＥＣ， ２７１ タイ
ミング制御回路， ２７２ 列アドレスバッファ， ２
７３ セレクト回路， ２７４ 演算処理回路， ２７
５ ライトデータバッファ， ２７６ 双方向バッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１および第２のアドレスにより特定さ
   れる領域に対して、データの読み出しおよび書き込みが
   行われるメモリを制御するメモリ制御装置であって、 前記第１および第２のアドレスを発生する発生手段と、 前記発生手段の出力を記憶するアドレス記憶手段と、 前記発生手段により発生された前記第１および第２のア
   ドレスを前記メモリに供給することにより、前記メモリ
   からのデータの読み出しを制御する第１の制御手段と、 前記アドレス記憶手段の記憶値を前記メモリに供給する
   ことにより、前記メモリへのデータの書き込みを制御す
   る第２の制御手段と、 前記メモリから読み出されたデータを伝送する第１の伝
   送手段と、 前記第１の伝送手段とは独立して設けられ、前記メモリ
   に書き込むべきデータを伝送する第２の伝送手段とを備
   え、 前記第１の伝送手段は、前記第１の制御手段により前記
   メモリに供給された第１および第２のアドレスにより特
   定される前記メモリの所定の領域から読み出されたデー
   タを伝送し、 前記第２の伝送手段は、前記第２の制御手段により前記
   メモリに供給された前記アドレス記憶手段の前記記憶値
   により特定される前記メモリの所定の領域に書き込むべ
   きデータを伝送し、 前記第１の制御手段による前記メモリからのデータの読
   み出しと、前記第２の制御手段による前記メモリへのデ
   ータの書き込みは同時に行われることを特徴とするメモ
   リ制御装置。
2. 【請求項２】 前記アドレス記憶手段は、ＦＩＦＯメモ
   リにより構成され、前記発生手段により出力された前記
   第２のアドレスを記憶し、 前記第２の制御手段は、前記アドレス記憶手段より遅延
   して出力された前記第２のアドレスに基づいて、前記メ
   モリへのデータの書き込みを行うことを特徴とする請求
   項１に記載のメモリ制御装置。
3. 【請求項３】 前記メモリから連続して読み出された前
   記第１のアドレスが同一である複数のデータに対して、
   所定の演算を施す演算手段をさらに備え、 前記演算手段により前記演算が施された演算結果は、前
   記第２の制御手段により、前記メモリの複数の前記デー
   タが読み出された前記第１のアドレスの連続した領域に
   書き込まれることを特徴とする請求項１に記載のメモリ
   制御装置。
4. 【請求項４】 前記メモリから連続して読み出された前
   記第１のアドレスが同一である複数のデータに対して、
   所定の演算を施す演算手段をさらに備え、 前記演算手段により前記演算が施された演算結果は、前
   記第２の制御手段により、前記メモリの複数の前記デー
   タが読み出された前記第１のアドレスとは異なる第１の
   アドレスの連続した領域に書き込まれることを特徴とす
   る請求項１に記載のメモリ制御装置。
5. 【請求項５】 前記アドレス記憶手段が前記第２のアド
   レスを記憶し、出力するまでの時間は、前記発生手段が
   前記第２のアドレスを発生してから、前記メモリよりデ
   ータが読み出されるまでの時間と、読み出された前記デ
   ータに対して前記演算手段による前記演算が施され、演
   算結果が得られるまでの時間の和に対応することを特徴
   とする請求項１に記載のメモリ制御装置。
6. 【請求項６】 第１および第２のアドレスにより特定さ
   れる領域に対して、データの読み出しおよび書き込みが
   行われるメモリを制御するメモリ制御方法であって、 前記第１および第２のアドレスを発生し、 前記第２のアドレスを記憶し、 前記第１および第２のアドレスを前記メモリに供給する
   ことにより、前記メモリからのデータの読み出しを制御
   し、 前記第１のアドレスと記憶した前記第２のアドレスを前
   記メモリに供給することにより、前記メモリへのデータ
   の書き込みを制御し、 前記メモリに供給された第１および第２のアドレスによ
   り特定される前記メモリの所定の領域から読み出された
   データを伝送し、 前記メモリに供給された前記第１のアドレスと、記憶さ
   れた前記第２のアドレスにより特定される前記メモリの
   所定の領域に書き込むべきデータを伝送し、 前記メモリからのデータの読み出しと、前記メモリへの
   データの書き込みを同時に行うことを特徴とするメモリ
   制御方法。
7. 【請求項７】 入力されたポリゴンモデルを構成する各
   ポリゴンの頂点に対して座標変換処理を施し、前記座標
   変換処理により得られた各頂点の頂点データに基いて、
   各ポリゴン内部の画素についての画素データを生成する
   ３次元画像生成装置であって、 第１および第２のアドレスにより特定される領域に対し
   て、データの読み出しおよび書き込みが行われるデータ
   記憶手段と、 生成された前記画素データと、前記データ記憶手段に記
   憶されたデータとを用いて所定の演算を行う演算手段
   と、 前記第１および第２のアドレスを発生する発生手段と、 前記発生手段の出力を記憶するアドレス記憶手段と、 前記発生手段により発生された前記第１および第２のア
   ドレスを前記メモリに供給し、前記メモリからのデータ
   の読み出しを制御する第１の制御手段と、 前記アドレス記憶手段の記憶値を前記メモリに供給し、
   前記メモリへのデータの書き込みを制御する第２の制御
   手段と、 前記メモリから読み出されたデータを伝送する第１の伝
   送手段と、 前記第１の伝送手段とは独立して設けられ、前記メモリ
   に書き込むべきデータを伝送する第２の伝送手段とを備
   え、 前記アドレス記憶手段は、前記発生手段が発生する第２
   のアドレスを記憶し、 前記第１の伝送手段は、前記第１の制御手段により前記
   メモリに供給された第１および第２のアドレスにより特
   定される前記メモリの所定の領域から読み出されたデー
   タを伝送し、 前記第２の伝送手段は、前記第２の制御手段により前記
   メモリに供給された前記アドレス記憶手段の前記記憶値
   により特定される前記メモリの所定の領域に書き込むべ
   き前記演算手段の演算結果を伝送し、 前記第１の制御手段による前記メモリからのデータの読
   み出しと、前記第２の制御手段による前記メモリへの前
   記演算結果の書き込みは同時に行われることを特徴とす
   る画像生成装置。
8. 【請求項８】 前記演算手段は、前記データ記憶手段か
   ら読み出したデータに対して、奥行比較演算、アルファ
   ブレンディング演算、論理演算、ステンシル演算、アキ
   ュミュレーション演算の少なくともいずれか１つからな
   る演算を施し、前記演算の結果は、前記第２の伝送手段
   を介して前記データ記憶手段に書き込まれることを特徴
   とする請求項７に記載の画像生成装置。