JPH01245363A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置に関し、特に、計算等により
生成した動画像情報または画像処理で生成した動画像情
報を実時間で表示するデータ処理装置に関する。

〔従来の技術〕

従来、データ処理装置による画像処理システムにおいて
は、ホスト計算機上でプログラムによる画像処理を含む
データ処理の計算を行い、計算によって生成した画像情
報をディスプレイ装置上に表示する場合、画像情報をホ
スト計算機の主記憶装置から、例えば、Ｒ８−２３２Ｃ
等の標準的な入出力インターフェースを経由して、画像
メモリを有するディスプレイ端末装置に転送し、ディス
プレイ端末装置において、画像メモリに記憶された画像
情報を表示するようにしている。また、ディスプレイ端
末装置として、データ処理能力を有するディスプレイ端
末装置が用いられる構成の画像処理システムの場合には
、計算によって生成する画像情報の素データをホスト計
算機の主記憶装置から、標準的な入出力インターフェー
スを経由して、データ処理能力および画像メモリを有す
るディスプレイ端末装置の記憶装置に転送し、ディスプ
レイ端末装置において１画像メモリを作業領域として、
画像情報の素データから表示画像データを生成する処理
を行い、結果データの表示画像を表示するようにしてい
る。

このような画像情報を表示するディスプレイ端末装置と
して用いられる装置として、３次元画像生成機能を備え
たグラフィックディスプレイ装置が開発されて市場に提
供されている。（日経エレクトロニクスＮα３９２．１
９ｇ６．４．７号「シェーディング技術が進歩した３次
元カラーグラフィック表示装置Ｊ　、　ｐｐ１７１〜１
９４参照）。

〔発明が解決しようとする課題〕

ところで、上述のようなデータ処理装置による画像処理
システムは、物体の特性等を解析する処理を行う場合１
画像処理を含むデータ処理の計算を行って、物体の特性
を種々の表示画面によって図示できる。しかし、物体が
様々な応力を受は変形していく時間的経過の様子や、物
体が流れの中にあって流体基による影響が物体におよび
、その流体基による影響によって物体が変形し、更に流
体基を乱していくような時間と状況の変化の様子を１時
間的経過で表現できる動画像として図示する画像処理を
伴うデータ処理が行えるような、十分なデータ処理能力
（動画像処理能力）を備えていない。

航空機設計、自動車設計等の分野においては。

機体、車体の形状の空気力学特性を解析して、機体、車
体の形状を設計するため、空気流の動的変化を追跡して
画面上に実時間で表示することができる動画像表示機能
を有するような画像処理システムが強く要望されている
。

近年１例えば、スーパコンピュータのような十分なデー
タ処理能力を有するデータ処理装置が開発されており、
物体の解析処理、流体の動的変化の解析処理等の数値計
算が実時間で処理できるようになっている。このため、
解析処理の数値計算処理２画像形成処理等にスーパーコ
ンピュータを用いるシステム構成とすれば、物体の時間
、状況の変化について、どのような物理現象が物体にお
よぶかは、かなりの速度と精度で計算できる。しかし、
プログラムによるデータ処理の結果、得られた物体とそ
の外の場の状況の時間変化を示す膨大な「計算結果」を
動画像として、画像を実時間で表示する画像表示処理能
力が十分でない。このため、解析した計算結果を動画像
して表示することができず、解析した計算結果を動画像
して表示するため、グラフィックディスプレイ表示画面
を１６ミリ撮影機や、ビデオカメラで１コマ撮りして動
画像としているような例も見られ、物体の動的変化過程
の研究に支障を来たしているという問題点があった。

このように、十分なデータ処理能力を備えたデータ処理
装置による画像処理システムにおいても画像表示処理能
力が不十分であるため、すなわち。

スーパーコンピュータのような高速に動画像情報を実時
間で生成することのできる画像処理プロセッサを用いて
システムを構成する場合にも１画像表示処理能力が不十
分であるため、生成した高速の動画像を実時間に表示す
ることができず１表示される画像が静止画像または非常
に低速の動画像に限られているという問題があった。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、実時間で動画像情報を生成できる画像
処理プロセッサを有するデータ処理装置において、生成
した動画像情報を実時間で表示できる画像表示処理能力
を備えることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、記憶装置
の所定の記憶領域を各画面の動画像情報を記憶する画面
バッファメモリとし、生成した各画面の動画像情報を前
記画面バッファメモリに書込む画像処理プロセッサと、
各画面の動画像情報を前記画面バッファメモリから読出
し、ディスプレイ装置へ供給する表示画面映像信号を生
成する画像表示プロセッサと、前記画面バッファメモリ
の各画面の動画像情報に対応する画面読出制御レジスタ
を有し、画像処理プロセッサからの動画像情報の書込み
動作または画像表示プロセッサへの動画像情報の読出し
動作に同期して画面読出制御レジスタのデータを更新す
るハードウェアレジスタ回路とを備えたことを特徴とす
る。

〔作用〕

前記手段によれば、記憶装置の所定の記憶領域を各画面
の動画像情報を記憶する画面バッファメモリとし、前記
画面バッファメモリの各画面の動画像情報に対応する画
面読出制御レジスタを有するハードウェアレジスタ回路
と、画像処理プロセッサと、画像表示プロセッサとが備
えられる。画像処理プロセッサは、生成した各画面の動
画像情報を記憶装置の画面バッファメモリに書込む。画
像表示プロセッサは、画面バッファメモリに書込まれた
各画面の動画像情報を画面バッファメモリから読出して
、ディスプレイ装置へ供給する表示画面映像信号を生成
する。また、ハードウェア回路は、記憶装置の画面バッ
ファメモリに対して。

画像処理プロセッサが各画面の動画像情報の書込み動作
を行う時５または１画像表示プロセッサが各画面の動画
像情報の読出し動作を行う時、各動作に同期して画面読
出制御レジスタのデータを更新する。これにより、画像
処理プロセッサと画像表示プロセッサとの間では、各画
面の動画像情報を記憶する画面バッファメモリを介して
の各画面の動画像情報のデータの授受が同期して高速に
行うことができる。このため、十分な画像表示処理能力
与えられる。

このように、ハードウェアレジスタ回路が備えられ、ハ
ードウェアレジスタ回路が有する画面読出制御レジスタ
のデータを、画像処理プロセッサおよび画像表示プロセ
ッサの各プロセッサが常に参照して、それぞれに各画面
の動画像情報の書込み動作および各画面の動画像情報の
読出し動作を行うため、画像処理プロセッサにおける動
画像生成処理および画像表示プロセッサにおける動画像
表示処理がひとまとまりのジョブとして処理することが
でき、動画像生成処理と動画像表示処理が同期して高速
に行われて、実時間で動画像を生成して表示することが
可能となる。

・〔実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一要素
は同一符号を付け、その繰り返しの説明は省略する。

第１図は、本発明の一実施例にかかるデータ処理装置の
概略の構成を示すブロック図である。第１図において、
■は主記憶装置、２は所定の記憶領域が各画面の動画像
情報を記憶する画面バッファメモリとされる拡張記憶装
置、３は記憶制御装置、４は画像処理プロセッサ、５は
画像表示プロセッサ、６はハードウェアレジスタ回路、
７はディスプレイ装置である。８は画像表示プロセッサ
５に画像情報を供給する画像情報パス、９は画像表示プ
ロセッサ５から出力される表示画面映像信号をディスプ
レイ装置７に供給する映像信号パスである。１０はディ
ジタル／アナログ変換器（Ｄ／Ａ変換器）、１１はロー
パスフィルタである。２０はパス制御論理部、２２はパ
ス論理回路である。パス制御論理部２０のパス論理回路
２２は、記憶制御装置３および画像表示プロセッサ５か
らのアクセスを時分割で切わけて、拡張記憶装置２に対
するアクセスパスを切換えるパス制御を行う回路である
。

ここでは、画像表示プロセッサ５とディスプレイ装置７
との間を結合する画像インターフェースの信号方式とし
ては、カラーテレビの標準信号として広く使われている
ＮＴＳＣ方式を用いるものとする。説明を簡単にするた
め、ディスプレイ装置７に供給される表示画面の映像信
号は、ノンインタレース方式とし、フレーム周波数３０
土、走査線数５２５本、帯域幅４．２Ｍ七のＮＴＳＣ方
式の映像信号とする。また、画像処理プロセッサ４゜記
憶制御装置３９画像表示プロセッサ５は全てマシンサイ
クル１００ｎｓで動作するものとする。

画像処理プロセッサ４は、主記憶装置１の所定の記憶領
域または必要に応じて拡張記憶装置２の所定の記憶領域
を、作業領域として使用し、自然画像や人工的図形を対
象とした画像処理を行い、処理結果の動画像情報を、記
憶制御装置３およびパス論理回路２２を経由して、拡張
記憶装置２において画面バッファメモリとされた記憶領
域に書込む。拡張記憶装置２の画面バッファメモリに書
込まれた動画像情報は、パス論理回路２２を経由して読
出され、画像情報パス８を介して画像表示プロセッサ５
に転送される。画像表示プロセッサ５は、Ｄ／Ａ変換器
１０およびローパスフィルタ１１等を用いて、画像情報
パス８から供給された動画像情報を表示画面映像信号に
変換する処理を行い、ＮＴＳＣ映像信号として映像信号
パス９から出力する。

映像信号パス９から出力されたＮＴＳＣ映像信号はディ
スプレイ装置７に入力され、表示画面上に動画像として
表示される。画像表示プロセッサ５から出力されるＮＴ
ＳＣ映像信号には垂直同期信号、水平同期信号９色間期
信号等の同期信号が含まれているが、これら同期信号を
付加するため制御情報は、画像処理プロセッサ４が動画
像情報を生成した時、同時に生成され、動画像情報に属
性情報として付加される。このように、拡張記憶装置２
の画面バッファメモリに対して、画像処理プロセッサ４
が作成した動画像情報の書込み動作を行う時、または画
像表示プロセッサ５が各画面の動画像情報の読出し動作
を行う時、プロセッサの各動作を同期化するため、ハー
ドウェアレジスタ回路６において、画面読出制御レジス
タのデータが更新される。ハードウェアレジスタ回路６
は、画面バッファメモリの各画面の動画像情報に対応す
る画面読出制御レジスタを有しており、画像処理プロセ
ッサ４からの動画像情報の書込み動作または画像表示プ
ロセッサ５への動画像情報の読出し動作に同期して画面
読出制御レジスタのデータを更新する。

第２図は、ハードウェアレジスタ回路６の動作機能を説
明する図である。第２図において、１２は拡張記憶装置
２の所定の記憶領域に設けられる画面バッファメモリの
画面ＩＩ　Ｏ＄１フィールド、１３は画面バッファメモ
リの画面″１”フィールドである。　１４．１５．１６
は画面バッファメモリの画面ｒｒ　Ｏｕフィールドに対
応して設けられる画面読出制御レジスタの各々の１ビツ
トレジスタ、　１７．１８．１９は画面バッファメモリ
の画面ｄｉ　１１ｊフイールドに対応して設けられる画
面読出制御レジスタの各々の１ビツトレジスタである。

次に、第２図を参照して、ハードウェアレジスタ回路６
の動作機能を説明する。

拡張記憶装置２においては、所定の記憶領域が各画面の
動画像情報を記憶するための画面バッファメモリとして
使用される。第２図に示すように、拡張記憶装置２の記
憶領域のＡ０番地からの記憶領域およびＡ１番地からの
記憶領域が、それぞれ画面″０′′フィールド１２およ
び画面“１″フイールド１３として、２画面分の画面フ
ィールドの画面バッファメモリが設定され、この画面バ
ッファメモリに作成された動画像情報が記憶され、また
、画面バッファメモリに記憶された動画像情報が読出さ
れる。ハードウェアレジスタ回路６においては、画面“
０”フィールドに対応して、ｖＯビットのレジスタ１４
．ＷＯビットのレジスタ１５．ＲＯビットのレジスタ１
６からなる３ビツトの画面読出制御レジスタと、画面（
１１１ｊフイールドに対応して、■１ビットのレジスタ
１７．Ｗｌビットのレジスタ１８．Ｒ１ビットのレジス
タ１９からなる３ビツトの画面読出制御レジスタとの計
６ビツトレジスタの制御レジスタが設けられており、こ
れらの画面読出制御レジスタは、各プロセッサで書込動
作および読出し動作が行われる毎に同期して、そのデー
タが更新される。これらのレジスタの各ビットの意味は
各ビットが“１″の場合に次にょうに意味付けられてい
る。すなわち。

ｖＯ：画面“０”フィールドの内容が有効、ＷＯ：画面
“０”フィールドに書込み中、ＲＯ：画面ｉｔ　Ｏｔｙ
フィールドから読出し中、ｖｌ：画面“１”フィールド
の内容が有効、Ｗｌ：画面１１１１ｊフイールドに書込
み中、Ｒ１：画面ｄｉ　１　＃＃フィールドから読出し
中、となっている。

第３図は、画面表示処理の動作を示すタイミング図であ
る。第３図を参照して、各ビットの更新条件を説明する
。

ｖＯビットは、画像処理プロセッサ４による画面゛′０
″′フィールド１２の書込みが完了するとセットされ、
画像表示プロセッサ５による読出しが終了されるとリセ
ットされる。■１ビットも同様である。ただし１例えば
、第３図のタイミング図におけるＡ時点のように１画像
表示プロセッサ５は。

画面Ｉｔ　Ｉ　ＩＩの読出しが終った時点で画像処理プ
ロセッサ４が画面″Ｏ”の書込みを終了していなければ
（すなわち、ＶＯ＝”Ｏ″）、引き続き同じ画面“１″
の画像情報を読み出し、ディスプレイ装置７に表示する
ため、■１ビットはリセットしない。

ＷＯビットは、画面ａｔ　ＯＩ＋フィールドに書込み中
であることを示す、ここでは１画面バッファメモリに設
定された画面フィールドは２画面分であるため、ＷＯビ
ットは常にｖＯビットの反転となる。しかし、画面バッ
ファメモリに設ける画面数を３以上に増すと、ｖＯビッ
トとは異なるタイミングの変化を示す。Ｗ１ビットも同
様である。

ＲＯビットおよびＲ１ビットは、画面ｒｒ　Ｏ＋ｔフィ
ールドおよび画面１１１　Ｉ＋フィールドからの読出し
中であることを示す。画像処理プロセッサ４がら書込み
が順調に行われている時は、１／３ｏ秒ピッチで交互に
“１′″またはｏ″′となる。ただし、前述のように画
像表示プロセッサ５での読出し終了時に１画像処理プロ
セッサ４で書込み動作が終了していない場合、同一画面
の画像情報の再読出しが繰返えされるので、ＲＯビット
、Ｒ１ビットのセット、リセットも行われない。（第２
図のタイミングのＡ時点参照）。

このようにして、ハードウェアレジスタ回路６において
、画面続出制御レジスタの各ビットの更新制御が行われ
る。

次に、画面読出制御レジスタの各ビットの使用方法につ
いて説明する。

ＶＯビット／Ｖｌビットはハードウェアレジスタ回路６
の画面読出制御レジスタ（ＶＯビット／ｖ１ビットを含
む）の状態遷移に用いる。ｗｏビット／Ｗｌビットは画
像処理プロセッサ４から拡張記憶装置２への書込み動作
の同期制御に用いられる。ＷＯビットおよびＷ１ビット
が共に０”の時は、画像処理プロセッサ４における新し
い画像情報の生成は抑止される。ＷＯビットおよびＷ１
ビットのいずれかがｌ（１１１の場合、作成された動画
像情報は、対応する画面フィールドに書込まれる。すな
わち、拡張記憶装置２上の書込みアドレスの生成にＷＯ
ビット／Ｗｌビットが用いられる。例えば、第２図に示
すように、画面“０”フィールド１２および画面“１″
フイールド１３が拡張記憶袋Ｗ２の記憶領域上で、それ
ぞれＡ０番地から始まる記憶領域およびＡ１番地から始
まる記憶領域の連続領域に割付けられているとすると、
各画像の画像情報が記憶されている記憶領域のアドレス
のディスプレースメント値にＡＯまたはＡ１を加算して
書込みアドレスを求める。ＷＯビットとＷ１ビットが共
に“１”となることはない。なお、一画面分の画像情報
の書込みに要する時間は。

処理に用いるソースの競合等によって、変動する可能性
がある。ＲＯビット／Ｒ１ビットは、画像表示プロセッ
サ５が拡張記憶装置２から各画面の画像情報を読出す場
合の読出しの同期制御に用いられる。ＲＯビット／Ｒ１
ビットは常にどちらか一方のみが１”であり、その切換
わりのタイミングは１／３０秒で固定されており、変動
しない。

ただし、前述のように、読出す画面の画像情報の書込み
が終了していない場合には、切換わらない場合もある。

ＷＯビット、／Ｗｌビットと同様に、ＲＯビット／Ｒ１
ビットは読出しアドレス計算に用いられる。

第４図は、パス制御論理部の要部のブロック図である。

ハードウェアレジスタ回路６の画面読出制御レジスタと
画像処理プロセッサ４のアドレス生成部の制御にかかる
要部の回路ブロックの構成を示している。第４図におい
て、第１図と同じ要素には同じ符号が付けられている。

第４図を参照して、拡張記憶装置２に対するアクセスパ
スのパス制御処理を説明する。レジスタｓｏ、　ｓｔに
は、それぞれＡ０番地、Ａ１番地のアドレスデータ（第
２図）が格納されている。レジスタ５０．５１への値の
セットは画像処理プロセッサ４の命令処理によって行う
。レジスタ５０．５１の出力はセレクタ５２によって選
択され、加算器５３に入力される。セレクタ５２の選択
指示を与えるパス７０からのＳＥＬ信号は画像生成プロ
セッサ内のマイクロプログラム等で生成する。選択指示
を与えるＳＥＬ信号はセレクタ５２の他、セレクタ５４
．スイッチング回路５５にもパス７０を通して与えられ
る。ＳＥＬ信号は画像処理プロセッサ４からみて１画面
バッファメモリの画面“ＯＩ＋フィールド１２または画
面１１１　ＩＴフィールド１３（第２図）のどちらの記
憶領域にアクセスするかを示すものである。

加算器５３に入力されたアドレスの基準値はレジスタ５
６に格納される。次のタイミングでセレクタ５２は定数
パス７１を選択する。該定数パス７１上には、画面“０
”フィールド１２および画面“１″フイールド１３にお
ける画像情報のデータ間のストライド値が供給されてい
る。レジスタ１５．１８はそれぞれＷＯビット、Ｗｌビ
ットを保持していて、これらの出力はセレクタ５４によ
って選択されＡＮＤ回路５７に入力される。ＡＮＤ回路
５７の出力が１″となると、パス７２を通ってセット信
号がレジスタ５６に送られる。ＡＮＤ回路５７からのセ
ット信号が供給されることより、レジスタ５６のアドレ
ス値は順次に更新されて、アドレス列が生成される。レ
ジスタ５６からのアドレス値の出力は比較器５８によっ
てレジスタ５９の値と比較されている。レジスタ５９の
値は記憶領域から画像情報を読出すアドレスの終端のア
ドレス値であり、画面ｄｉ　ＯＩ＋フィールド／画面″
″１″′フィールドを設定した記憶領域の大きさ（アド
レスＡＯ番地／アドレスＡ１番地の大きさ）から一義的
に定まる。レジスタ５６で生成されるアドレス列の終端
のアドレス値を比較器５８で検出するとパス７３上にＥ
ＮＤ信号が生成され、インバータ６０を経由してＡＮＤ
回路５７に入力される。

これによってアドレス列生成が中断される。また、パス
７３上のＥＮＤ信号はスイッチング回路５５に加えられ
ており、スイッチング回路５５はＥＮＤ信号が加えられ
ることによりレジスタ１４またはレジスタ１７をセット
する。これは拡張記憶装置２の記憶領域に画像情報の書
込みが完了したときｖＯビット／ｖ１ビットをセットす
る動作に対応する。タイミングジェネレータ６１は１マ
シンサイクル毎に０→１→０→Ｏ→１→・・・・・・と
出力を変化させるジェネレータである。タイミングジェ
ネレータ６１の出力は、パス７４上に送り出され、ＡＮ
Ｄ回路５７゜パス論理回路２２に入力される。パス論理
回路２２はパス７４上の信号値がｉｔ　１　ｔ＋の時に
、パス２３ａ上のアドレスをパス２４ａ上に送出する。

パス７４上の信号値が１１　Ｏｒ＋の場合のパス８ａと
パス２４ａを結合する。このように、パス論理回路２２
は画像処理プロセッサ４および画像表示プロセッサ５か
ら拡張記憶装置へアクセスを、タイミングジェネレータ
６１からの出力により、時分割で並列的に発行させるた
めのスイッチ処理を行う。なお、パス７４上の切換指示
信号に対応して、パス２３ａ上のアドレス列の生成は２
マシンサイクル毎に行われる。

なお、本実施例においては、動画像情報に属性情報とし
て付加され、動画像の映像信号に同期信号を付加するた
め制御情報は、画像処理プロセッサ４が動画像情報を生
成した時、同時に生成して動画像情報に属性情報として
付加するようにしているが、動画像の映像信号に対して
同期信号を付加する制御情報は、各画面の動画像情報の
間で共通利用が可能であるので、例えば、最初の動画像
情報を生成した時に、拡張記憶装置２に書込んだ制御情
報を反復利用するような構成として良い。

または、拡張記憶装置２には動画像情報のみを保持し、
同期信号を付加する制御情報は画像表示プロセッサ５が
生成するような構成としても良い。

あるいは、ディスプレイ装置７として、ある程度のデー
タ処理機能を有する表示装置を用いる場合には、画像表
示プロセッサ５とディスプレイ装置７どの間の信号形態
はディジタル信号とし、ディスプレイ装置７において、
同期信号を付加する処理を行うようにしても良い。

以上、説明した本実施例の要部の構成をまとめれば、次
のようになる。

（１）ハードウェアレジスタ回路６における画面読出制
御レジスタ１４〜１９は、画像処理プロセッサ４が各画
面の動画像情報を生成し、各画面の動画像情報を記憶す
る画面バッファメモリに書込みが終了すると更新される
。画像表示プロセッサ５はハードウェアレジスタ回路６
の画面読出制御レジスタ１４〜１９を参照することによ
り、一画面分の動画像情報が画面バッファメモリに完全
に書込まれたことを知り、一画面分の動画像情報を順次
読出して１表示画面映像信号に変換する処理を行い、デ
ィスプレイ装置７に転送する。この時、画像表示プロセ
ッサ５は、必要に応じてＤ／Ａ変換あるいは水平同期信
号、垂直同期信号９色間期信号の付加等の処理を行う。

（２）ハードウェアレジスタ回路６の画面読出制御レジ
スタ１４〜１９は、画像表示プロセッサ５による読出し
が終了すると更新され１画像表示プロセッサ５は、ハー
ドウェアレジスタ回路６の画面続出制御レジスタ１４〜
１９を参照することにより、画面バッファメモリの一画
面分の記憶領域が解放されたことを知り、次の動画像情
報を生成して、書込んで行く。

（３）拡張記憶装置２上の所定の記憶領域に設けられる
画面バッファメモリは、複数両面分の画面フィールド１
２．１３の領域を持ち、画像表示プロセッサ５からハー
ドウェアレジスタ回路６への更新。

参照動作はソフトウェア処理ではなく、ハードウェアの
制御動作によって、各画面の動画像情報の読出し動作と
並行して行なわれる。したがって、動画像情報の実時間
での表示が可能となる。

（４）ハードウェアレジスタ回路６の画面読出制御レジ
スタ１４〜１９には、画像処理プロセッサ４の命令によ
って書込みが行われる。ハードウェアレジスタ回路６の
画面読出制御レジスタ１４〜１９の代りに画像処理プロ
セッサ４上の他の記憶手段、例えば主記憶装置１を用い
ると、両プロセッサ間の論理的な動作は再現できる可能
性があるが、画像表示処理を実時間で行うための制御レ
ジスタとしては、主記憶装置のメモリアクセス速度は充
分でない。また１画像処理プロセッサとして用いるスー
パーコンピュータのようなデータ処理能力が充分に高い
処理装置の主記憶装置には、ベクトル処、連部、スカラ
処理部、その他の周辺装置からの複数個のアクセスが発
行されており、これらのアクセスと画像表示プロセッサ
のアクセスとが衝突すると、どちらか一方が待たされる
ことになる。このため、本実施例では、専用の画面読出
制御レジスタ１４〜１９を設ける構成としている。

（５）画像処理プロセッサ４として、例えば、スーパー
コンピュータを用いる場合、スーパーコンピュータ側の
マシンサイクルと画像表示プロセッサ側のマシンサイク
ルが異なると、マシンサイクル変換論理を介して両プロ
セッサを接続するにの場合、特に、画像処理プロセッサ
４側から主記憶装置１をアクセスするため、記憶制御装
置３にポートを増設して１両者を接続する構成とすると
、記憶制御装置３内のアクセス順位決定回路等を変更し
なければならなくなり、コストが高くなる。

このため、本実施例では、画像表示処理の時間的制限、
コスト、画像処理プロセッサ４に対する構成の変更量等
の条件を考慮して両プロセッサからアクセス可能な専用
のハードウェアレジスタ回路６を設ける構成としている
。

以上、説明したように、本実施例によれば、拡張記憶装
置２に設けた画面バッファメモリの読書きの同期化を高
速に実現できるので、スーパーコンピュータ等の高速な
画像処理プロセッサによって、実時間で生成した動画像
情報を、画面の乱れなく、実時間で表示することができ
る。なお、動画画面の動きが画面フィールドの各画面の
切換時に、フレーム単位で瞬間的に止ることが起こるこ
とになるが、スループットが十分高い画像処理プロセッ
サを用いれば、その頻度は実用上無視できる程度に小さ
くできる。また、複雑な処理を行って画像処理プロセッ
サのスループットが低くなり、動画の画面フレームの停
止が視認できる程度に発生する場合には、ハードウェア
レジスタ回路の画面読出制御レジスタの情報を用いて、
表示画像が一時停止状態にあることを示す信号、例えば
画面の片隅に丸印を付けた表示画面とすることにより、
動画像の表示画像が一時停止状態にあることを表示する
ようにすれば良く、動画像情報の表示画面として、何ら
不自然さを感じなくさせることができる。また、ハード
ウェアレジスタ回路の画面読出制御レジスタの情報は、
ＶＴＲ等の外部の画像記録装置に録画する場合において
は、録画機能の一時停止指示信号としても用いることが
できる。

このような本実施例のデータ処理装置においては、物体
のふるまいを記述する方程式と初期条件を与えることに
より、データ処理装置に接続したディスプレイ装置に、
物体の動きのシュミレーション画像が得られる。従って
、熱、流体、構造解析９分子設計等の分野で多くの無駄
な実験を行うことなく、見通しよく目的とする条件を選
択したり、構造を確定させる実験を行うことができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、ハードウェア
レジスタ回路が備えられ、ハードウェアレジスタ回路が
有する画面読出制御レジスタのデータを、画像処理プロ
セッサおよび画像表示プロセッサの各プロセッサが常に
参照して、それぞれに各画面の動画像情報の書込み動作
および各画面の動画像情報の読出し動作を行うため、画
像処理プロセッサにおける動画像生成処理および画像表
示プロセッサにおける動画像表示処理がひとまとまりの
ジョブとして処理することができ、動画像生成処理と動
画像表示処理が同期して高速に行われて、実時間で動画
像を生成して表示することが可能となる。このように、
記憶装置に設けた画面バッファメモリの読書きの同期化
を高速に実現できるので、スーパーコンピュータ等の高
速な画像処理プロセッサによって、実時間で生成された
動画像情報を１画面の乱れなく、実時間で表示すること
ができる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかがるデータ処理装置の
概略の構成を示すブロック図。 第２図は、ハードウェアレジスタ回路の動作機能を説明
する図、 第３図は１画面表示処理の動作を示すタイミング図、 第４図は、パス制御論理部の要部のブロック図である。 図中、！・・・主記憶装置、２・・・拡張記憶装置、３
・・・主記憶制御装置、４・・・画像処理プロセッサ、
５・・・画像表示プロセッサ、６・・・ハードウェアレ
ジスタ回路、７・・・ディスプレイ装置、８・・・画像
情報パス、９・・・映像信号パス、２０・・・パス制御
論理部、２２・・・パス論理回路。

Claims (1)

【特許請求の範囲】
1. １、記憶装置の所定の記憶領域を各画面の動画像情報を
   記憶する画面バッファメモリとし、生成した各画面の動
   画像情報を前記画面バッファメモリに書込む画像処理プ
   ロセッサと、各画面の動画像情報を前記画面バッファメ
   モリから読出し、ディスプレイ装置へ供給する表示画面
   映像信号を生成する画像表示プロセッサと、前記画面バ
   ッファメモリの各画面の動画像情報に対応する画面読出
   制御レジスタを有し、画像処理プロセッサからの動画像
   情報の書込み動作または画像表示プロセッサへの動画像
   情報の読出し動作の進行に同期して画面読出制御レジス
   タのデータを更新するハードウェアレジスタ回路とを備
   えたことを特徴とするデータ処理装置。