JPS61118793A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は情報処理装置におけるメモリ集積回路に関する
もので、特に画像メモリに適したメモリ集積回路の構成
に関するものである。

従来の技術 従来、この種の情報処理装置におｉては、画像パターン
の格納および表示用として、いわゆるビデオＲＡＭが用
ｉられて−る。そしてこのビデオ８ＡＭは画像をディス
プレイに表示するために絶えず読み出しが行われている
。

しかし、データ書き込み時には、こＯ読み出しを中断す
るためディスプレイ上にちらつきが発生する。又このち
らつきをなぐす九めデータ書き込み時間帯を制限すると
、７レ一ム単位ｏｉｌｊ律データを更新する場合、表示
が中断するとか書き込みの時間が長くなるという欠点が
あった。

発明が解決しようとする問題点 本発明の目的は、上記の欠点、すなわちディスプレー上
の画像にちらつきがでたり、画像が中断したプ、ビデオ
ＲＡＭの更新に時間がかかるという問題点ｔＳ決したメ
モリ集積回路を提供することにある。

問題点を解決するための手段 本発明は上述の問題点を解決するために、一方に読み出
し、他方に４１！！込み動作をさせるためのアドレスを
共有する２組のメモリセル群と、＊１！込みま九はＷＪ
ｔみ出し時に、これら２組のメモリセル群のうちの１組
を選ぶ制御回路と、読み出し出力の一方を選択する選択
回路と、データ入力端子と、アドレス信号端子と、読み
出し／書き込み端子と、セレクト信号端子と、データ出
力瑠子とからなる構成を採用するものである。

作用 本発明は上述のように構成したので、データ読。

み出し時には挽み出し／書き込み信号によって制御回路
は両メモリ、セル群のデータを読み出し、選択回路がセ
レクト信号の１理ｌまたはＯによりて一方のメモリセル
鮮ｔ−選択して出力とし、書き込み時には、セレクト１
ｉ１号と読み出し／書き込み信号とによって制御回路が
一方のメモリセル群を誉き込み動作とすると同時に、他
方のメモリセル群を読み出し動作とし、選択回路はこの
読み出しデータを選択して出力するようになる。

実施例 次に本発明の実施例にクーて図面を参照して説明する。

本発明の一実施例を構成図で示す第１図を参照すると、
本発明のメモリ集積回路１は、８ビツトｘｌＫワードの
容量を持つメモリセル群２および３と、前記メモリセル
群２および３のデータ出力２５または３５の一方を選ぶ
選択回路４と、制御回路として０ＮＯＴ回路５．ＯＢｍ
回路６，７おＬび読み出し／臀き込み信号１０３とセレ
クト信号１０４の排他的論理和をとるｇｘ−ｏ凡回路８
と、臼 イネーブル信号１０６により活性化される３ステートハ
ツ７ア９とからなシ、端子としては、８ビツトのデータ
人力１０１と、ＩＧビットＯアドレス信号１０２と、論
理１１１の時読み出し、論理−０１の時畳き込みを行な
うように制御する耽み出し７１Ｆき込み信号１０３と、
読み出しまたは書き込み時に所望のメモリセル群２また
は３ｔ一端ぶセレクト信号１０４と、８ビツトのデータ
出力１０５と、論理＠１１の時にメモリ集積回路全体の
読み出しおよび書き込み動作を可能くするチップイネー
ブル信号１０６の諸端子と、動作に必要な電源端子とを
持っている。この中でチップイネーブル１ｇ号１０６は
本発明のメモリ集積回路の多数個の接続を可能とするた
めのもので、汎用性を持たせるために用いられてＶする
ものである。

次に第２図は第１図におけるメモリセル！！ｉＰ２およ
び３の詳細構成を示すものである。メモリセル群２およ
び３は、データ人力２１，３１．アドレス信号２２，２
３、読み出し／誉き込み信号２３゜３３、イネーブル人
力２４．３４、データ出力２５．３５の人出力を持ち、
６４Ｘ１２Ｂのメモリマトリックス５０３ｔ−中心に６
４ビツト中の８ビツトのセルにデータを薔き込むための
書き込みデータバッフ７５０１と、アドレスデコーダ５
０２と、６４ビツト中の８ビツトを選んで出力する読み
出しデータバッファ／セレクタ５０４と、イネーブル信
号２４（３４）が論理１１１で、ＷＩｔみ出し／書き込
み信号２３（３３）が論理６１・の時読み出しを論理Ｉ
ＱＩの時書き込みを行なう読み出し／書き込み制御回路
５０５とから構成される。

次に実施例における動作にクーて第１図、第２図および
第１表の各信号の調理１１と動作との関係について説明
する。

第１表 まずデータ読み出し時には、アドレス信号１０２にアド
レスをセットし、チップイネーブル信号１０６ｔ−論理
１１”に、読み出し／書き込み信号１０３を崗理１１１
にすることによ）、２組のメモリセル群２および３のイ
ネーブル信号２４および３４と読み出し／書き込み信号
２３および３３を論！！’ｌ”としてデータｔ−読み出
し、セレクト信号１０４と読み出し／書き込み信号１０
３の排他的論理和ｔ−ＥＸ−ＯＲ回路８で取シ、その結
果によって選択回路４を制御し、セレクト信号１０４が
論理１０６の時メモリセル群２のデータ出力２５を選び
、―！１“ｌ−の時メモリセル群３のデータ出力３５を
選んでデータ出力１０５に出力する。

次にデータ書き込み時には、データ人力１０１に８ビツ
トのデータをセットし−アドレス４Ｉｒ号１０２に一ア
ドレスｔセットし、チップイネーブル信号１０６を−Ｓ
”ｌ’Ｋ［み出し／書き込み信号１０３を論理ＭＱａに
することにより、セレクト信号がｌｉＩ通ＩＱＩの時は
メモリセル群２の読み出し／書き込み信号３３が論理１
１１となると共に選択回路４によりてデータ出力３５が
選ばれ、メモリセル＃Ｐ２は書き込み動作、メモリセル
群３は机み出し動作を行なｈａみ出しデータがデータ出
力１０５に出力される。セレクト信号が論理１１１０時
唸、同様にメモリセル群２が読み出し動作、メモリセル
群３が書き込み動作を行な匹、メモリセル群２の読み出
しデータがデータ出力１０５に出力される。

したがりて本実施例によると、データ書き込み動作中に
＃ｊｔみ出しデータが中断するとｉうようなことはな−
。

なお１本実施例では、２組のメモリセル群が８ビツトＸ
ＩＫワードの例で示したが、任意の容量のメモリセル群
に適用できる。この場合、アドレス信号などはこの任意
の容量のメモリセル＊に合致したビット数を用いる。

発明の効果 以上に説明したように、本発明によれば、２組のメモリ
セル群を組み込み、一方のメモリセル群を読み出し動作
、他方を書き込み動作を行なうように傳成することによ
プ、データ０就み出しを中断させることなくデータの書
き込みができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
第１図に示したメモリセル群２または３０詳細図でおる
。 ｌ・・・・・・メモリ集積回路、２．３・・・・・・メ
モリセル群、４・・・・・・選択回路、５・・・・・・
ＮＯＴ回路、６．７・・・・・・０ル回路、８・・・・
・・ＥＸ−ＯＲ（排他的論理和）回路、９・・・・・・
３ステートバツフア、１０１，２１゜３１・・・・・・
データ人力、１０２，２２，３２・・・・・・アドレス
信号、１０３，２３．３３・・・・・・読み出し／書き
込み信号、１０４・・・・・・セレクト信号、２４．３
４・・・・・・イネーブル信号、１０６・・・・・・チ
ップイネーブル信号、１０５，２５．３５−・−データ
出力、５０１・・・・・・書き込みデータバッファ、５
ｏ２・・・・・・アドレスデコーダ、５０３・・・・・
・メモリセルマトリックス、５０４・・・・・・読み出
しデータバッファ／セレクタ、５０５・・・・・・読み
出し／書き込み制御回路。 草　１　図 ２５ｍ） 憂　２　図

Claims (1)

【特許請求の範囲】
1. 　アドレス信号を共有する２組のメモリセル群と、前記
   ２組のメモリセル群の一方を選ぶ制御回路と、前記２組
   のメモリセル群の読み出しデータの一方を選択する選択
   回路と、データ入力端子と、アドレス信号端子と、読み
   出し／書き込み信号端子と、セレクト信号端子とデータ
   出力端子とからなり、データ書き込み時には、前記読み
   出し／書き込み信号とセレクト信号とによって、前記制
   御回路が前記２組のメモリセル群の一方を選択してデー
   タを書き込み、同時に他方のメモリセル群からデータを
   読み出し前記選択回路により選択して出力データとし、
   データ読み出し時には、前記セレクト信号によって制御
   回路が選んだメモリセル群からの読み出しデータを、前
   記選択回路が選択して出力データとすることを特徴とす
   るメモリ集積回路。