JPH05206398A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05206398A JPH05206398A JP4013126A JP1312692A JPH05206398A JP H05206398 A JPH05206398 A JP H05206398A JP 4013126 A JP4013126 A JP 4013126A JP 1312692 A JP1312692 A JP 1312692A JP H05206398 A JPH05206398 A JP H05206398A
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Abstract
(57)【要約】
【目的】 縦横両方向のデ−タの読み出し・書き込み
を、ともに高速アクセスモードで行うことが可能な半導
体記憶装置を提供する。 【構成】 マトリクス状に配置されたメモリセルＳmnの
それぞれについて、２個のトランジスタを有するトラン
スファゲートＴmnを設け、一方のトランジスタについて
は同一行のものを第１ワード線ＷＡ0 〜ＷＡ3 に接続
し、他方のトランジスタについては対角線方向のものを
第２ワード線ＷＢ0 〜ＷＢ3 に接続する。
を、ともに高速アクセスモードで行うことが可能な半導
体記憶装置を提供する。 【構成】 マトリクス状に配置されたメモリセルＳmnの
それぞれについて、２個のトランジスタを有するトラン
スファゲートＴmnを設け、一方のトランジスタについて
は同一行のものを第１ワード線ＷＡ0 〜ＷＡ3 に接続
し、他方のトランジスタについては対角線方向のものを
第２ワード線ＷＢ0 〜ＷＢ3 に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下「ＤＲＡＭ」）或いはマル
チポート（Ｍｕｌｔｉｐｏｒｔ）ＤＲＡＭ等の、半導体
記憶装置に関するものである。
ム・アクセス・メモリ（以下「ＤＲＡＭ」）或いはマル
チポート（Ｍｕｌｔｉｐｏｒｔ）ＤＲＡＭ等の、半導体
記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置の一例について、
図４を用いて説明する。
図４を用いて説明する。
【０００３】図に示したように、コンデンサで構成され
たメモリセルｓmn（ｍ，ｎともに０〜３の整数）はマト
リクス状に配置されており、各メモリセルｓmnには１個
のＭＯＳトランジスタによって構成されたトランスファ
ゲートｔmnが接続されている。
たメモリセルｓmn（ｍ，ｎともに０〜３の整数）はマト
リクス状に配置されており、各メモリセルｓmnには１個
のＭＯＳトランジスタによって構成されたトランスファ
ゲートｔmnが接続されている。
【０００４】各トランスファゲートｔmnを構成するトラ
ンジスタのゲート端子は、それぞれ、図中の縦方向（以
下、「カラムアドレス方向」）の各トランスファゲート
毎に同一のワード線ｗ0 〜ｗ3 によって、ローデコーダ
３０と接続されている。したがって、例えば、ローデコ
ーダ３０がワード線ｗ0 をハイレベルにすると、トラン
スファゲートｔ00〜ｔ03が同時にオン状態となる。
ンジスタのゲート端子は、それぞれ、図中の縦方向（以
下、「カラムアドレス方向」）の各トランスファゲート
毎に同一のワード線ｗ0 〜ｗ3 によって、ローデコーダ
３０と接続されている。したがって、例えば、ローデコ
ーダ３０がワード線ｗ0 をハイレベルにすると、トラン
スファゲートｔ00〜ｔ03が同時にオン状態となる。
【０００５】また、各トランスファゲートｔmnを構成す
るトランジスタのソース端子は、それぞれ、図中の横方
向（以下、「ローアドレス方向」）の各トランスファゲ
ート毎に、同一のビット線ｂ0 〜ｂ3 によって、カラム
デコーダ３２と接続されている。
るトランジスタのソース端子は、それぞれ、図中の横方
向（以下、「ローアドレス方向」）の各トランスファゲ
ート毎に、同一のビット線ｂ0 〜ｂ3 によって、カラム
デコーダ３２と接続されている。
【０００６】このような構成によれば、ローデコーダ３
０が入力したローアドレスデ−タにしたがって１本のワ
ード線をハイレベルにし、且つ、カラムデコーダ３２が
入力したカラムアドレスデ−タにしたがって１本のビッ
ト線を選択し、入出力データ線３４と接続することによ
って、１個のトランスファゲートを特定し、このトラン
スファゲートに対応するメモリセル対する書き込みを行
うことができる。例えば、ワード線ｗ0 をハイレベルと
し、ビット線ｂ0 が選択されたとすると、メモリセルｓ
00のみに入出力データ線からの電荷の蓄積が行われる。
０が入力したローアドレスデ−タにしたがって１本のワ
ード線をハイレベルにし、且つ、カラムデコーダ３２が
入力したカラムアドレスデ−タにしたがって１本のビッ
ト線を選択し、入出力データ線３４と接続することによ
って、１個のトランスファゲートを特定し、このトラン
スファゲートに対応するメモリセル対する書き込みを行
うことができる。例えば、ワード線ｗ0 をハイレベルと
し、ビット線ｂ0 が選択されたとすると、メモリセルｓ
00のみに入出力データ線からの電荷の蓄積が行われる。
【０００７】一方、任意のメモリセルからデ−タの読み
出しを行う際には、ローデコーダ３０が入力したローア
ドレスデ−タにしたがって１本のワード線をハイレベル
にし、且つ、カラムデコーダ３２が入力したカラムアド
レスデ−タにしたがって１本のビット線を入出力データ
線３４を介して出力部（図示せず）と接続することによ
り１個のトランスファゲートを特定し、このトランスフ
ァゲートに対応するメモリセルからの読み出しを行うこ
とができる。例えば、ワード線ｗ0 をハイレベルとし、
ビット線ｂ0 を出力部と接続すると、メモリセルｓ00に
記憶されたデ−タのみが出力部から出力される。
出しを行う際には、ローデコーダ３０が入力したローア
ドレスデ−タにしたがって１本のワード線をハイレベル
にし、且つ、カラムデコーダ３２が入力したカラムアド
レスデ−タにしたがって１本のビット線を入出力データ
線３４を介して出力部（図示せず）と接続することによ
り１個のトランスファゲートを特定し、このトランスフ
ァゲートに対応するメモリセルからの読み出しを行うこ
とができる。例えば、ワード線ｗ0 をハイレベルとし、
ビット線ｂ0 を出力部と接続すると、メモリセルｓ00に
記憶されたデ−タのみが出力部から出力される。
【０００８】
【発明が解決しようとする課題】近年、このような半導
体記憶装置に対する、書き込み・読み出しの高速化の要
求がいっそう厳しいものとなっている。かかる要求に答
えるため、例えばページモードやスタティックカラムモ
ード等の高速アクセスモードが使用されるようになって
いる。
体記憶装置に対する、書き込み・読み出しの高速化の要
求がいっそう厳しいものとなっている。かかる要求に答
えるため、例えばページモードやスタティックカラムモ
ード等の高速アクセスモードが使用されるようになって
いる。
【０００９】これらの高速アクセスモードでは、ローデ
コーダ３０によって１本のワード線が選択された際に、
カラムデコーダ３２が入力したカラムアドレスデ−タに
したがって複数本のビット線を順次選択することによ
り、カラムアドレス方向の複数のメモリセルから連続的
に書き込み或いは読み出しを行っている。
コーダ３０によって１本のワード線が選択された際に、
カラムデコーダ３２が入力したカラムアドレスデ−タに
したがって複数本のビット線を順次選択することによ
り、カラムアドレス方向の複数のメモリセルから連続的
に書き込み或いは読み出しを行っている。
【００１０】例えば、ローデコーダ３０によってワード
線ｗ0 を選択した際に、カラムデコーダ３２がビット線
ｂ0 ，ｂ1 ，ｂ2 ，ｂ3 を順次出力部（図示せず）と接
続することにより、メモリセルｓ00，ｓ01，ｓ02，ｓ03
に記憶されたデ−タを順次読み出すことができる。
線ｗ0 を選択した際に、カラムデコーダ３２がビット線
ｂ0 ，ｂ1 ，ｂ2 ，ｂ3 を順次出力部（図示せず）と接
続することにより、メモリセルｓ00，ｓ01，ｓ02，ｓ03
に記憶されたデ−タを順次読み出すことができる。
【００１１】このような方法によれば、ワード線を１回
選択することで４個のデ−タ読み出し或いはデ−タ書き
込みを行うことができるので、ワード線を選択するため
に要する時間が４分の１になり、その分、読み出し・書
き込みに要する時間を接続することが可能となる。かか
る効果は、１回のワード線選択で読み出すカラムアドレ
ス方向のメモリセル数が多いほど顕著となる。
選択することで４個のデ−タ読み出し或いはデ−タ書き
込みを行うことができるので、ワード線を選択するため
に要する時間が４分の１になり、その分、読み出し・書
き込みに要する時間を接続することが可能となる。かか
る効果は、１回のワード線選択で読み出すカラムアドレ
ス方向のメモリセル数が多いほど顕著となる。
【００１２】しかし、このような従来の半導体記憶装置
では、上述のような高速アクセスモードを使用すること
ができるのはカラムアドレス方向についてのみであり、
ローアドレス方向の各メモリセルのデ−タについての読
み出し・書き込みを行う場合には、高速アクセスモード
を使用することができないという課題があった。すなわ
ち、従来の半導体記憶装置では、ビット線を１本選択し
た状態でワード線を順次選択することはできなかった。
では、上述のような高速アクセスモードを使用すること
ができるのはカラムアドレス方向についてのみであり、
ローアドレス方向の各メモリセルのデ−タについての読
み出し・書き込みを行う場合には、高速アクセスモード
を使用することができないという課題があった。すなわ
ち、従来の半導体記憶装置では、ビット線を１本選択し
た状態でワード線を順次選択することはできなかった。
【００１３】これは、メモリセルに蓄えられている電荷
によるビット線レベルの微少な変化を、各ビット線にあ
るセンスアンプで増幅して読み出す為に、ワード線を切
りかえる時には、センスアンプ及びビット線レベルのイ
ニシャライズをするためのビット線プリチャージが必要
となるからである。すなわち、これを行わないと、前回
の書き込み・読み出しを行った際の電荷が残留している
ので、正確な書き込み・読み出しを行うことができな
い。
によるビット線レベルの微少な変化を、各ビット線にあ
るセンスアンプで増幅して読み出す為に、ワード線を切
りかえる時には、センスアンプ及びビット線レベルのイ
ニシャライズをするためのビット線プリチャージが必要
となるからである。すなわち、これを行わないと、前回
の書き込み・読み出しを行った際の電荷が残留している
ので、正確な書き込み・読み出しを行うことができな
い。
【００１４】本発明は、このような従来技術の課題に鑑
みてなされたものであり、縦横両方向についてのデ−タ
の読み出し・書き込みを高速アクセスモードで行うこと
ができる半導体記憶装置を提供することを目的とする。
みてなされたものであり、縦横両方向についてのデ−タ
の読み出し・書き込みを高速アクセスモードで行うこと
ができる半導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配置された複数のメモリセルと、こ
のメモリセルのそれぞれに設けられた一対のトランジス
タからなるトランスファゲートと、同一行に配置された
前記トランスファゲートの一方のトランジスタのゲート
を共通接続する複数の第１のワード線からなる、第１の
ワード線群と、対角線方向の各ラインについて設けられ
た、同一ラインに配置された前記トランスファゲートの
他方のトランジスタのゲートを共通接続する複数の第２
のワード線からなる、第２のワード線群と、同一列に配
置された前記トランスファゲートを共通接続し、メモリ
セルと記憶データの伝達をおこなうビット線からなる、
ビット線群と、前記第１のワード線群或いは前記第２の
ワード線群の一方を選択するワード線群選択手段と、こ
のワード線群選択手段で選択されたワード線群からワー
ド線を選択するワード線選択手段と、前記ビット線群か
ら１本のビット線を選択するビット線選択手段と、を具
備することを特徴とする。
は、マトリクス状に配置された複数のメモリセルと、こ
のメモリセルのそれぞれに設けられた一対のトランジス
タからなるトランスファゲートと、同一行に配置された
前記トランスファゲートの一方のトランジスタのゲート
を共通接続する複数の第１のワード線からなる、第１の
ワード線群と、対角線方向の各ラインについて設けられ
た、同一ラインに配置された前記トランスファゲートの
他方のトランジスタのゲートを共通接続する複数の第２
のワード線からなる、第２のワード線群と、同一列に配
置された前記トランスファゲートを共通接続し、メモリ
セルと記憶データの伝達をおこなうビット線からなる、
ビット線群と、前記第１のワード線群或いは前記第２の
ワード線群の一方を選択するワード線群選択手段と、こ
のワード線群選択手段で選択されたワード線群からワー
ド線を選択するワード線選択手段と、前記ビット線群か
ら１本のビット線を選択するビット線選択手段と、を具
備することを特徴とする。
【００１６】
【作用】ワード線群選択手段で第１のワード線群を選択
するとともにワード線選択手段で１本の第１のワード線
を選択した後、ビット線選択手段で所望のビット線を順
次選択することにより、このワード線に対応する各メモ
リセルについての読み出し・書き込みを行うことができ
る。
するとともにワード線選択手段で１本の第１のワード線
を選択した後、ビット線選択手段で所望のビット線を順
次選択することにより、このワード線に対応する各メモ
リセルについての読み出し・書き込みを行うことができ
る。
【００１７】また、ワード線群選択手段で第２のワード
線群を選択するとともにワード線選択手段で１本の第２
のワード線を選択した後、ビット線選択手段で所望のビ
ット線を順次選択することにより、このワード線に対応
する各メモリセルについての読み出し・書き込みを行う
ことができる。
線群を選択するとともにワード線選択手段で１本の第２
のワード線を選択した後、ビット線選択手段で所望のビ
ット線を順次選択することにより、このワード線に対応
する各メモリセルについての読み出し・書き込みを行う
ことができる。
【００１８】したがって、マトリクス状に配置されたメ
モリセルのアドレスを適当に定めることにより、実質的
に、行方向と列方向との両方向のデ−タの読み出し・書
き込みを高速アクセスモードで行うことが可能となる。
モリセルのアドレスを適当に定めることにより、実質的
に、行方向と列方向との両方向のデ−タの読み出し・書
き込みを高速アクセスモードで行うことが可能となる。
【００１９】すなわち、本発明によれば、行方向である
か列方向であるかにかかわらず、高速でデ−タの読み出
し・書き込みを行うことができる。
か列方向であるかにかかわらず、高速でデ−タの読み出
し・書き込みを行うことができる。
【００２０】
【実施例】以下、本発明に係わる半導体記憶装置の一実
施例について説明する。
施例について説明する。
【００２１】図１は、本実施例に係わる半導体記憶装置
を簡略化して表した電気回路図である。
を簡略化して表した電気回路図である。
【００２２】図に示したように、コンデンサ等で構成さ
れたメモリセルＳmn（ｍ，ｎともに０〜３の整数）は、
マトリクス状に配置されている。また、各メモリセルＳ
mnには、それぞれ、２個のＭＯＳトランジスタによって
構成されたトランスファゲートＴmnが接続されている。
れたメモリセルＳmn（ｍ，ｎともに０〜３の整数）は、
マトリクス状に配置されている。また、各メモリセルＳ
mnには、それぞれ、２個のＭＯＳトランジスタによって
構成されたトランスファゲートＴmnが接続されている。
【００２３】各トランスファゲートＴmnを構成する一方
のトランジスタのゲート端子は、それぞれ、カラムアド
レス方向の各トランスファゲート毎に、同一の第１ワー
ド線ＷＡ0 〜ＷＡ3 によって接続されている。
のトランジスタのゲート端子は、それぞれ、カラムアド
レス方向の各トランスファゲート毎に、同一の第１ワー
ド線ＷＡ0 〜ＷＡ3 によって接続されている。
【００２４】また、各トランスファゲートＴmnを構成す
る他方のトランジスタのゲート端子は、それぞれ、対角
線方向の各トランスファゲート毎に、同一の第２ワード
線ＷＢ0 〜ＷＢ3 によって接続されている。
る他方のトランジスタのゲート端子は、それぞれ、対角
線方向の各トランスファゲート毎に、同一の第２ワード
線ＷＢ0 〜ＷＢ3 によって接続されている。
【００２５】ワードラインセレクタ１０は、セレクト信
号線２２から入力したモード指定信号にしたがって、第
１ワード線ＷＡ0 〜ＷＡ3 或いは第２ワード線ＷＢ0 〜
ＷＢ3 の一方を選択する。
号線２２から入力したモード指定信号にしたがって、第
１ワード線ＷＡ0 〜ＷＡ3 或いは第２ワード線ＷＢ0 〜
ＷＢ3 の一方を選択する。
【００２６】ローデコーダ１２は、ローアドレスデ−タ
線２４から入力したローアドレスデ−タにしたがって、
端子１２ａ〜１２ｄの内の、対応する端子をハイレベル
にする。また、サブローデコーダ１４は、第２ワード線
ＷＢ1 ，ＷＢ2 ，ＷＢ3 の一部をなすワード線である補
助用のワード線ＷＢ1 ´，ＷＢ2 ´，ＷＢ3 ´とそれぞ
れ直接に接続されており、これらの第２ワード線が選択
された場合に、該当する補助用の第２ワード線をハイレ
ベルにする。すなわち、サブローデコーダ１４が作動す
るのは、ワードラインセレクタ１０が第２ワード線ＷＢ
0 〜ＷＢ3 のいずれかを選択し、且つ、ローアドレスデ
−タが「１」，「２」，「３」のいずれかの場合のみで
ある。
線２４から入力したローアドレスデ−タにしたがって、
端子１２ａ〜１２ｄの内の、対応する端子をハイレベル
にする。また、サブローデコーダ１４は、第２ワード線
ＷＢ1 ，ＷＢ2 ，ＷＢ3 の一部をなすワード線である補
助用のワード線ＷＢ1 ´，ＷＢ2 ´，ＷＢ3 ´とそれぞ
れ直接に接続されており、これらの第２ワード線が選択
された場合に、該当する補助用の第２ワード線をハイレ
ベルにする。すなわち、サブローデコーダ１４が作動す
るのは、ワードラインセレクタ１０が第２ワード線ＷＢ
0 〜ＷＢ3 のいずれかを選択し、且つ、ローアドレスデ
−タが「１」，「２」，「３」のいずれかの場合のみで
ある。
【００２７】例えば、ワードラインセレクタ１０が第２
ワード線を選択し、且つ、ローアドレスデ−タが「３」
である場合には、第２ワード線ＷＢ3 およびＷＢ3 ´が
ハイレベルになるので、トランスファゲートＴ01，
Ｔ12，Ｔ23，Ｔ30がオン状態になる。一方、ワードライ
ンセレクタ１０が第１ワード線を選択し、且つ、ローア
ドレスデ−タが「３」である場合には、第１ワード線Ｗ
Ａ3 がハイレベルとなるので、トランスファゲート
Ｔ33，Ｔ32，Ｔ31，Ｔ30がオン状態になる。
ワード線を選択し、且つ、ローアドレスデ−タが「３」
である場合には、第２ワード線ＷＢ3 およびＷＢ3 ´が
ハイレベルになるので、トランスファゲートＴ01，
Ｔ12，Ｔ23，Ｔ30がオン状態になる。一方、ワードライ
ンセレクタ１０が第１ワード線を選択し、且つ、ローア
ドレスデ−タが「３」である場合には、第１ワード線Ｗ
Ａ3 がハイレベルとなるので、トランスファゲート
Ｔ33，Ｔ32，Ｔ31，Ｔ30がオン状態になる。
【００２８】また、各トランスファゲートＴmnを構成す
る２個のトランジスタのソース端子には、ローアドレス
方向の各トランスファゲート毎に同一のビット線Ｂ0 〜
Ｂ3 によって、カラムデコーダ１６と接続されている。
る２個のトランジスタのソース端子には、ローアドレス
方向の各トランスファゲート毎に同一のビット線Ｂ0 〜
Ｂ3 によって、カラムデコーダ１６と接続されている。
【００２９】カラムデコーダ１６は、入力したビット線
アドレスデータにしたがって、対応するビット線を選択
する。例えば、ビット線アドレスデータが「０」であれ
ばビット線Ｂ0 を、ビット線アドレスデータが「１」で
あればビット線Ｂ1 を、選択する。
アドレスデータにしたがって、対応するビット線を選択
する。例えば、ビット線アドレスデータが「０」であれ
ばビット線Ｂ0 を、ビット線アドレスデータが「１」で
あればビット線Ｂ1 を、選択する。
【００３０】かかるビット線アドレスデータは、アドレ
ス演算器１８によって算出される。このアドレス演算器
１８は、ローアドレスデ−タ線２４およびカラムアドレ
スデ−タ線２６からそれぞれ入力したローアドレスデ−
タとカラムアドレスデ−タとの差を演算し、この演算結
果をビット線アドレスデータとして出力する。
ス演算器１８によって算出される。このアドレス演算器
１８は、ローアドレスデ−タ線２４およびカラムアドレ
スデ−タ線２６からそれぞれ入力したローアドレスデ−
タとカラムアドレスデ−タとの差を演算し、この演算結
果をビット線アドレスデータとして出力する。
【００３１】例えば、ローアドレスデ−タが「２」であ
り、カラムアドレスデ−タが「３」であれば、２−３＝
−１であるから、この「−１」をビット線アドレスデー
タとしてカラムデコーダ１６に入力する。ここで、ビッ
ト線は４本であることより、ビッド線アドレスデータの
「−１」は「３」と同じなので、カラムデコーダ１６は
ビット線Ｂ3 を選択する。なお、これと同様に、ビット
線アドレスデータの「−２」は「２」と同一であり、さ
らに、「−３」は「１」と同一である。
り、カラムアドレスデ−タが「３」であれば、２−３＝
−１であるから、この「−１」をビット線アドレスデー
タとしてカラムデコーダ１６に入力する。ここで、ビッ
ト線は４本であることより、ビッド線アドレスデータの
「−１」は「３」と同じなので、カラムデコーダ１６は
ビット線Ｂ3 を選択する。なお、これと同様に、ビット
線アドレスデータの「−２」は「２」と同一であり、さ
らに、「−３」は「１」と同一である。
【００３２】以下、このような半導体記憶装置を用い
て、メモリセル１個毎に書き込み・読み出しを行う場合
の手順について説明する。
て、メモリセル１個毎に書き込み・読み出しを行う場合
の手順について説明する。
【００３３】各メモリセルＳmnに書き込みを行う場合
は、最初に、ワードラインセレクタ１０に対してカラム
アドレス方向を選択するモード信号が送られて、これを
受けたワードラインセレクタ１０が第１ワード線ＷＡ0
〜ＷＡ3 を選択し、次に、ローデコーダ１２が、入力し
たローアドレスデ−タにしたがって、端子１２ａ〜１２
ｄのいずれかをハイレベルにする。これにより、第１ワ
ード線ＷＡ0 〜ＷＡ3 のいずれか１本が、ハイレベルと
なる。
は、最初に、ワードラインセレクタ１０に対してカラム
アドレス方向を選択するモード信号が送られて、これを
受けたワードラインセレクタ１０が第１ワード線ＷＡ0
〜ＷＡ3 を選択し、次に、ローデコーダ１２が、入力し
たローアドレスデ−タにしたがって、端子１２ａ〜１２
ｄのいずれかをハイレベルにする。これにより、第１ワ
ード線ＷＡ0 〜ＷＡ3 のいずれか１本が、ハイレベルと
なる。
【００３４】アドレス演算器１８は、入力したローアド
レスデ−タおよびカラムアドレスデ−タからビット線ア
ドレスデータを算出し、カラムデコーダ１６に対して出
力する。カラムデコーダ１６は、このビット線アドレス
データを入力するとともに、入出力デ−タ線５１から書
き込みデ−タを入力し、書き込みデ−タが「０」であれ
ばビット線アドレスデータに対応するビット線をローレ
ベルにし、書き込みデ−タが「１」であればビット線ア
ドレスデータに対応するビット線をハイレベルにする。
レスデ−タおよびカラムアドレスデ−タからビット線ア
ドレスデータを算出し、カラムデコーダ１６に対して出
力する。カラムデコーダ１６は、このビット線アドレス
データを入力するとともに、入出力デ−タ線５１から書
き込みデ−タを入力し、書き込みデ−タが「０」であれ
ばビット線アドレスデータに対応するビット線をローレ
ベルにし、書き込みデ−タが「１」であればビット線ア
ドレスデータに対応するビット線をハイレベルにする。
【００３５】これにより、選択された第１ワード線およ
びビット線によって１個のトランスファゲートＴmnが特
定され、このトランスファゲートＴmnに対応するメモリ
セルＳmnに書き込みが行われる。
びビット線によって１個のトランスファゲートＴmnが特
定され、このトランスファゲートＴmnに対応するメモリ
セルＳmnに書き込みが行われる。
【００３６】ここで、ローアドレスデ−タをａ（ａ＝
０，１，２，３）、カラムアドレスデ−タをｂ（ｂ＝
０，１，２，３）とすると、各メモリセルＳmnおよびト
ランスファゲートＴmnの２次元アドレス（ａ，ｂ）は、
それぞれ、図２に示すようなものとなる。図２におい
て、Ｕmnは、メモリセルＳmnおよびトランスファゲート
Ｔmnからなる１記憶単位を示している。また、（ａ，
ｂ）は、ローアドレスデ−タａとカラムアドレスデ−タ
ｂとからなる２次元アドレスを示している。
０，１，２，３）、カラムアドレスデ−タをｂ（ｂ＝
０，１，２，３）とすると、各メモリセルＳmnおよびト
ランスファゲートＴmnの２次元アドレス（ａ，ｂ）は、
それぞれ、図２に示すようなものとなる。図２におい
て、Ｕmnは、メモリセルＳmnおよびトランスファゲート
Ｔmnからなる１記憶単位を示している。また、（ａ，
ｂ）は、ローアドレスデ−タａとカラムアドレスデ−タ
ｂとからなる２次元アドレスを示している。
【００３７】このように、本実施例の半導体記憶装置を
用い、従来と同様のローアドレスおよびカラムアドレス
にしたがってデ−タの記録を行った場合、ローアドレス
は、対応する第１ワード線ＷＡ0 〜ＷＡ3 を示すことと
なり、また、カラムアドレスは、対応する第２ワード線
ＷＢ0 〜ＷＢ3 を示すこととなる。
用い、従来と同様のローアドレスおよびカラムアドレス
にしたがってデ−タの記録を行った場合、ローアドレス
は、対応する第１ワード線ＷＡ0 〜ＷＡ3 を示すことと
なり、また、カラムアドレスは、対応する第２ワード線
ＷＢ0 〜ＷＢ3 を示すこととなる。
【００３８】一方、各メモリセルＳmnに対しての読み出
しを行う場合は、上述した書き込みを行う場合と同様に
して、選択すべきメモリセルに対応させて第１ワード線
ＷＡ0 〜ＷＡ3 のいずれか１本をハイレベルにし、且
つ、カラムデコーダ１６が入力したビット線アドレスデ
ータにしたがって１本のビット線を入出力デ−タ線２０
と接続させる。
しを行う場合は、上述した書き込みを行う場合と同様に
して、選択すべきメモリセルに対応させて第１ワード線
ＷＡ0 〜ＷＡ3 のいずれか１本をハイレベルにし、且
つ、カラムデコーダ１６が入力したビット線アドレスデ
ータにしたがって１本のビット線を入出力デ−タ線２０
と接続させる。
【００３９】次に、本実施例の半導体記憶装置を用い
て、高速アクセスモードで書き込み・読み出しを行う場
合の手順について説明する。
て、高速アクセスモードで書き込み・読み出しを行う場
合の手順について説明する。
【００４０】まず、カラムアドレス方向について、高速
アクセスモードで書き込みを行う場合は、最初に、ワー
ドラインセレクタ１０に対してカラムアドレス方向を選
択するモード信号が送られ、これを受けたワードライン
セレクタ１０が第１ワード線ＷＡ0 〜ＷＡ3 を選択し、
次に、ローデコーダ１２が、入力したローアドレスデ−
タにしたがって端子１２ａ〜１２ｄのいずれかをハイレ
ベルにする。これにより、第１ワード線ＷＡ0 〜ＷＡ3
のいずれか１本がハイレベルで固定されるので、この第
１ワード線と接続されたトランスファゲートＴmnがオン
状態となる。
アクセスモードで書き込みを行う場合は、最初に、ワー
ドラインセレクタ１０に対してカラムアドレス方向を選
択するモード信号が送られ、これを受けたワードライン
セレクタ１０が第１ワード線ＷＡ0 〜ＷＡ3 を選択し、
次に、ローデコーダ１２が、入力したローアドレスデ−
タにしたがって端子１２ａ〜１２ｄのいずれかをハイレ
ベルにする。これにより、第１ワード線ＷＡ0 〜ＷＡ3
のいずれか１本がハイレベルで固定されるので、この第
１ワード線と接続されたトランスファゲートＴmnがオン
状態となる。
【００４１】アドレス演算器１８は、このローアドレス
デ−タと、複数のカラムアドレスデ−タとを入力し、各
カラムアドレスデ−タについて、このローアドレスデ−
タとの差を算出し、ビット線アドレスデータとして順次
出力する。カラムデコーダ１６は、このビット線アドレ
スにしたがって、対応するビット線を入出力データ線２
０と接続する。ビット線は入出力データ線２０から順次
送られてくる書きこみデータにより、順次ローレベル或
いはハイレベルになる。
デ−タと、複数のカラムアドレスデ−タとを入力し、各
カラムアドレスデ−タについて、このローアドレスデ−
タとの差を算出し、ビット線アドレスデータとして順次
出力する。カラムデコーダ１６は、このビット線アドレ
スにしたがって、対応するビット線を入出力データ線２
０と接続する。ビット線は入出力データ線２０から順次
送られてくる書きこみデータにより、順次ローレベル或
いはハイレベルになる。
【００４２】これにより、対応するメモリセルＳmnにつ
いての書き込みが順次行われ、カラムアドレス方向につ
いての高速アクセスモードによる書き込みが行われる。
いての書き込みが順次行われ、カラムアドレス方向につ
いての高速アクセスモードによる書き込みが行われる。
【００４３】一方、高速アクセスモードでカラムアドレ
ス方向についての読み出しを行う場合は、書き込みを行
う場合と同様にして、選択すべきメモリセルに対応させ
て第１ワード線ＷＡ0 〜ＷＡ3 のいずれか１本をハイレ
ベルに固定し、且つ、カラムデコーダ１６が入力したビ
ット線アドレスデータに対応するビット線を順次入出力
デ−タ線２０と接続させる。
ス方向についての読み出しを行う場合は、書き込みを行
う場合と同様にして、選択すべきメモリセルに対応させ
て第１ワード線ＷＡ0 〜ＷＡ3 のいずれか１本をハイレ
ベルに固定し、且つ、カラムデコーダ１６が入力したビ
ット線アドレスデータに対応するビット線を順次入出力
デ−タ線２０と接続させる。
【００４４】続いて、ローアドレス方向について、高速
アクセスモードで書き込みを行う場合について説明す
る。
アクセスモードで書き込みを行う場合について説明す
る。
【００４５】この場合、制御部（図示せず）は、ローア
ドレスデ−タとカラムアドレスデ−タとを入れ換え、カ
ラムアドレスデ−タはローアドレスデ−タ線２４に対し
て、また、ローアドレスデ−タはカラムアドレスデ−タ
線２６に対して、それぞれ出力する。したがって、ロー
デコーダ１２及びサブローデコーダ１４は、ローアドレ
スデ−タ線２４から、カラムアドレスデ−タを入力す
る。
ドレスデ−タとカラムアドレスデ−タとを入れ換え、カ
ラムアドレスデ−タはローアドレスデ−タ線２４に対し
て、また、ローアドレスデ−タはカラムアドレスデ−タ
線２６に対して、それぞれ出力する。したがって、ロー
デコーダ１２及びサブローデコーダ１４は、ローアドレ
スデ−タ線２４から、カラムアドレスデ−タを入力す
る。
【００４６】このようなデ−タ入力は、例えば、図３
（ｂ）に示したように、図示しない制御部に、ローアド
レスデ−タの読み込みタイミング（／ＲＡＳ）でカラム
アドレスデ−タを入力し、カラムアドレスデ−タの読み
込みタイミング（／ＣＡＳ）でローアドレスデ−タを入
力することとすればよい。
（ｂ）に示したように、図示しない制御部に、ローアド
レスデ−タの読み込みタイミング（／ＲＡＳ）でカラム
アドレスデ−タを入力し、カラムアドレスデ−タの読み
込みタイミング（／ＣＡＳ）でローアドレスデ−タを入
力することとすればよい。
【００４７】また、ワードラインセレクタ１０にはロー
アドレス方向を選択するモード信号が送られ、したがっ
て、第２ワード線ＷＢ0 〜ＷＢ3 が選択される。次に、
ローデコーダ１２が、入力したカラムアドレスデ−タに
したがって、端子１２ａ〜１２ｄのいずれかをハイレベ
ルにすることにより、第２ワード線ＷＢ0 〜ＷＢ3 のい
ずれか１本がハイレベルで固定される。
アドレス方向を選択するモード信号が送られ、したがっ
て、第２ワード線ＷＢ0 〜ＷＢ3 が選択される。次に、
ローデコーダ１２が、入力したカラムアドレスデ−タに
したがって、端子１２ａ〜１２ｄのいずれかをハイレベ
ルにすることにより、第２ワード線ＷＢ0 〜ＷＢ3 のい
ずれか１本がハイレベルで固定される。
【００４８】このとき、上述したように第２ワード線Ｗ
Ｂ0 〜ＷＢ3 はカラムアドレスに対応しているので、カ
ラムアドレスが同一のトランスファゲートＴmnが、オン
状態となる。
Ｂ0 〜ＷＢ3 はカラムアドレスに対応しているので、カ
ラムアドレスが同一のトランスファゲートＴmnが、オン
状態となる。
【００４９】アドレス演算器１８は、このカラムアドレ
スデ−タとともに、カラムアドレスデ−タ線２６から複
数のローアドレスデ−タを順次入力し、各ローアドレス
デ−タについて、このカラムアドレスデ−タとの差を算
出し、ビット線アドレスデータとして順次出力する。カ
ラムデコーダ１６は、このビット線アドレスにしたがっ
て対応するビット線を入出力データ線２０と接続する。
ビット線は入出力データ線２０から順次に送られてくる
書きこみデータにより順次ローレベル或いはハイレベル
となる。
スデ−タとともに、カラムアドレスデ−タ線２６から複
数のローアドレスデ−タを順次入力し、各ローアドレス
デ−タについて、このカラムアドレスデ−タとの差を算
出し、ビット線アドレスデータとして順次出力する。カ
ラムデコーダ１６は、このビット線アドレスにしたがっ
て対応するビット線を入出力データ線２０と接続する。
ビット線は入出力データ線２０から順次に送られてくる
書きこみデータにより順次ローレベル或いはハイレベル
となる。
【００５０】このようにして、対応するメモリセルＳmn
についての書き込みが順次行われ、ローアドレス方向に
ついての高速アクセスモードによる書き込みが行われ
る。
についての書き込みが順次行われ、ローアドレス方向に
ついての高速アクセスモードによる書き込みが行われ
る。
【００５１】一方、高速アクセスモードでローアドレス
方向についての読み出しを行う場合も、書き込みを行う
場合と同様に、ローアドレスデ−タとカラムアドレスデ
−タとを入れ換える。そして、選択すべきメモリセルに
対応させて第２ワード線ＷＢ0 〜ＷＢ3 のいずれか１本
をハイレベルに固定し、且つ、カラムデコーダ１６が入
力したビット線アドレスデータに対応するビット線を順
次入出力デ−タ線２０と短絡させることにより、順次、
読み出しを行うことができる。
方向についての読み出しを行う場合も、書き込みを行う
場合と同様に、ローアドレスデ−タとカラムアドレスデ
−タとを入れ換える。そして、選択すべきメモリセルに
対応させて第２ワード線ＷＢ0 〜ＷＢ3 のいずれか１本
をハイレベルに固定し、且つ、カラムデコーダ１６が入
力したビット線アドレスデータに対応するビット線を順
次入出力デ−タ線２０と短絡させることにより、順次、
読み出しを行うことができる。
【００５２】なお、本実施例では、メモリセル１個毎に
書き込み・読み出しを行う場合（すなわち、高速アクセ
スモードを使用しない場合）には、ワードラインセレク
タ１０にカラムアドレス方向を選択するモード信号を送
り、このワードラインセレクタ１０に第１ワード線ＷＡ
0 〜ＷＡ3 を選択させることしたが、かかるワードライ
ンセレクタ１０に第２ワード線ＷＢ0 〜ＷＢ3 を選択さ
せて、ローアドレス方向の記録を行うこととしてもよ
い。但し、この場合は、上述のローアドレス方向の高速
アクセスモードでの書き込み・読み出しと同様、ローア
ドレスデ−タとカラムアドレスデ−タとを入れ換える必
要がある。
書き込み・読み出しを行う場合（すなわち、高速アクセ
スモードを使用しない場合）には、ワードラインセレク
タ１０にカラムアドレス方向を選択するモード信号を送
り、このワードラインセレクタ１０に第１ワード線ＷＡ
0 〜ＷＡ3 を選択させることしたが、かかるワードライ
ンセレクタ１０に第２ワード線ＷＢ0 〜ＷＢ3 を選択さ
せて、ローアドレス方向の記録を行うこととしてもよ
い。但し、この場合は、上述のローアドレス方向の高速
アクセスモードでの書き込み・読み出しと同様、ローア
ドレスデ−タとカラムアドレスデ−タとを入れ換える必
要がある。
【００５３】また、本実施例では、第２ワード線ＷＢ1
〜ＷＢ3 の内、ＷＢ0 以外を２本に分割し、ローデコー
ダ１２およびサブローデコーダ１４を用いて制御するこ
ととしたが、半導体記憶装置の第２ワード線の配線を２
層に形成することとし、２層目の配線で、分割された第
２ワード線ＷＢ1 〜ＷＢ3 を互いに接続することによ
り、各第２ワード線ＷＢ1 〜ＷＢ3 をそれぞれ１本のワ
ード線で形成することも可能である。この場合、サブロ
ーデコーダ１４は、不要となる。
〜ＷＢ3 の内、ＷＢ0 以外を２本に分割し、ローデコー
ダ１２およびサブローデコーダ１４を用いて制御するこ
ととしたが、半導体記憶装置の第２ワード線の配線を２
層に形成することとし、２層目の配線で、分割された第
２ワード線ＷＢ1 〜ＷＢ3 を互いに接続することによ
り、各第２ワード線ＷＢ1 〜ＷＢ3 をそれぞれ１本のワ
ード線で形成することも可能である。この場合、サブロ
ーデコーダ１４は、不要となる。
【００５４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、行方向および列方向の両方向についてのデ−タの
読み出し・書き込みを、ともに高速アクセスモードで行
うことができる半導体記憶装置を提供することができ
る。
れば、行方向および列方向の両方向についてのデ−タの
読み出し・書き込みを、ともに高速アクセスモードで行
うことができる半導体記憶装置を提供することができ
る。
【図１】本発明の一実施例に係わる半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１に示した半導体記憶装置の各メモリセルの
アドレスを示す概念図である。
アドレスを示す概念図である。
【図３】図１に示した半導体記憶装置のアドレスデータ
の読み込みタイミングの一例を示すタイミングチャート
である。
の読み込みタイミングの一例を示すタイミングチャート
である。
【図４】従来の半導体記憶装置の一構成例を示すブロッ
ク図である。
ク図である。
Ｓmn メモリセル Ｔmn トランスファゲート ＷＡ0 〜ＷＡ3 第１ワード線 ＷＢ0 〜ＷＢ3 第２ワード線 Ｂ0 〜Ｂ3 ビット線 １０ ワードラインセレクタ １２ ローデコーダ １４ サブローデコーダ １６ カラムデコーダ １８ アドレス演算器
Claims (3)
- 【請求項１】マトリクス状に配置された複数のメモリセ
ルと、 このメモリセルのそれぞれに設けられた一対のトランジ
スタからなるトランスファゲートと、 同一行に配置された前記トランスファゲートの一方のト
ランジスタのゲートを共通接続する複数の第１のワード
線からなる、第１のワード線群と、 対角線方向の各ラインについて設けられた、同一ライン
に配置された前記トランスファゲートの他方のトランジ
スタのゲートを共通接続する複数の第２のワード線から
なる、第２のワード線群と、 同一列に配置された前記トランスファゲートを共通接続
し、メモリセルと記憶データの伝達をおこなうビット線
からなる、ビット線群と、 前記第１のワード線群或いは前記第２のワード線群の一
方を選択するワード線群選択手段と、 このワード線群選択手段で選択されたワード線群からワ
ード線を選択するワード線選択手段と、 前記ビット線群から１本のビット線を選択するビット線
選択手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】前記ワード線選択手段で選択するワード線
を示すアドレスデ−タと、前記ビット線選択手段で選択
するビット線を示すアドレスデ−タとを入力し、これら
のアドレスデ−タの差を算出し、この算出結果を前記ビ
ット線選択手段で選択するビット線を示すアドレスデ−
タとして、このビット線選択手段に対して出力するアド
レス演算手段をさらに具備することを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】前記ワード線選択手段が、前記第２のワー
ド線群から１本のワード線を選択する第１ワード線選択
部と、この第２のワード線群から他の１本のワード線を
選択する第２ワード線選択部とを具備することを特徴と
する請求項１または２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013126A JPH05206398A (ja) | 1992-01-28 | 1992-01-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013126A JPH05206398A (ja) | 1992-01-28 | 1992-01-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206398A true JPH05206398A (ja) | 1993-08-13 |
Family
ID=11824471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013126A Withdrawn JPH05206398A (ja) | 1992-01-28 | 1992-01-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003060921A1 (fr) * | 2002-01-11 | 2003-07-24 | Sony Corporation | Circuit a cellule de memoire, memoire, detecteur de vecteur de mouvement et codeur de prediction de compensation de mouvement |
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
-
1992
- 1992-01-28 JP JP4013126A patent/JPH05206398A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003060921A1 (fr) * | 2002-01-11 | 2003-07-24 | Sony Corporation | Circuit a cellule de memoire, memoire, detecteur de vecteur de mouvement et codeur de prediction de compensation de mouvement |
| US7573939B2 (en) | 2002-01-11 | 2009-08-11 | Sony Corporation | Memory cell circuit, memory device, motion vector detection device, and motion compensation prediction coding device |
| US6809984B2 (en) | 2002-10-03 | 2004-10-26 | Renesas Technology Corp. | Multiport memory circuit composed of 1Tr-1C memory cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |