JPH10241352A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10241352A JPH10241352A JP9039173A JP3917397A JPH10241352A JP H10241352 A JPH10241352 A JP H10241352A JP 9039173 A JP9039173 A JP 9039173A JP 3917397 A JP3917397 A JP 3917397A JP H10241352 A JPH10241352 A JP H10241352A
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- Japan
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- per bit
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Abstract
(57)【要約】
【課題】 他の回路装置と接続する端子数および配線数
を削減し、チップ面積の増大を抑制できるライトパービ
ット機能を有する半導体記憶装置を実現する。 【解決手段】 データ入力端子およびライトパービット
制御端子を共用化したデータ入力／ライトパービット共
用端子８を設け、データ入力／ライトパービット共用端
子８に入力されるライトパービット制御信号ＷＰＢを一
時保持するラッチ回路９を設け、書き込み回路３は、ラ
ッチ回路９で保持されたライトパービット制御信号ＷＰ
Ｂに基づいてメモリセルアレイ４へのデータの書き込み
を行うようにする。
を削減し、チップ面積の増大を抑制できるライトパービ
ット機能を有する半導体記憶装置を実現する。 【解決手段】 データ入力端子およびライトパービット
制御端子を共用化したデータ入力／ライトパービット共
用端子８を設け、データ入力／ライトパービット共用端
子８に入力されるライトパービット制御信号ＷＰＢを一
時保持するラッチ回路９を設け、書き込み回路３は、ラ
ッチ回路９で保持されたライトパービット制御信号ＷＰ
Ｂに基づいてメモリセルアレイ４へのデータの書き込み
を行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明はライトパービット機
能を有する半導体記憶装置に関するものである。
能を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来のライトパービット機能を有する半
導体記憶装置について説明する。図３は、従来のライト
パービット機能を有する半導体記憶装置のブロック図で
ある。図３において、１はデータＤＩを入力するデータ
入力端子、２はメモリセルアレイ４への書き込みを行う
か否かを制御するライトパービット制御信号ＷＰＢを入
力するライトパービット制御端子、３は書き込み回路、
５はチップセレクト信号ＮＣＳを入力するチップセレク
ト端子、６はライトイネーブル信号ＮＷＥを入力するラ
イトイネーブル端子、７は制御回路である。
導体記憶装置について説明する。図３は、従来のライト
パービット機能を有する半導体記憶装置のブロック図で
ある。図３において、１はデータＤＩを入力するデータ
入力端子、２はメモリセルアレイ４への書き込みを行う
か否かを制御するライトパービット制御信号ＷＰＢを入
力するライトパービット制御端子、３は書き込み回路、
５はチップセレクト信号ＮＣＳを入力するチップセレク
ト端子、６はライトイネーブル信号ＮＷＥを入力するラ
イトイネーブル端子、７は制御回路である。
【０００３】データ入力端子１およびライトパービット
制御端子２を入力とする書き込み回路３は、メモリセル
アレイ４に接続される。チップセレクト端子５およびラ
イトイネーブル端子６を入力とする制御回路７は、書き
込み回路３をコントロールする機能を有する。ライトパ
ービット制御端子２は、データ入力端子１とそれぞれ対
応して同じ数だけ存在し、１データ入力毎に書き込みを
制御する。
制御端子２を入力とする書き込み回路３は、メモリセル
アレイ４に接続される。チップセレクト端子５およびラ
イトイネーブル端子６を入力とする制御回路７は、書き
込み回路３をコントロールする機能を有する。ライトパ
ービット制御端子２は、データ入力端子１とそれぞれ対
応して同じ数だけ存在し、１データ入力毎に書き込みを
制御する。
【０００４】以上のように構成されたライトパービット
機能を有する半導体記憶装置について、さらに図４を参
照しながらその動作を説明する。図４は図３の半導体記
憶装置の入力信号とメモリセルデータとの関係を示すタ
イミング図である。まず、ライトパービット制御端子２
に入力されるライトパービット制御信号ＷＰＢがＬ（ロ
ー）レベルの時（サイクル１）、ライトイネーブル端子
６に入力されるライトイネーブル信号ＮＷＥおよびチッ
プセレクト端子５に入力されるチップセレクト信号ＮＣ
Ｓがともに能動レベル（Ｌレベル）になると、メモリセ
ルアレイ４のメモリセルには、データ入力端子１に入力
されたデータＤＩの（ａ）が書き込まれる。
機能を有する半導体記憶装置について、さらに図４を参
照しながらその動作を説明する。図４は図３の半導体記
憶装置の入力信号とメモリセルデータとの関係を示すタ
イミング図である。まず、ライトパービット制御端子２
に入力されるライトパービット制御信号ＷＰＢがＬ（ロ
ー）レベルの時（サイクル１）、ライトイネーブル端子
６に入力されるライトイネーブル信号ＮＷＥおよびチッ
プセレクト端子５に入力されるチップセレクト信号ＮＣ
Ｓがともに能動レベル（Ｌレベル）になると、メモリセ
ルアレイ４のメモリセルには、データ入力端子１に入力
されたデータＤＩの（ａ）が書き込まれる。
【０００５】また、ライトパービット制御端子２に入力
されるライトパービット制御信号ＷＰＢがＨ（ハイ）レ
ベルの時（サイクル２）、ライトイネーブル端子６，チ
ップセレクト端子５に入力されるライトイネーブル信号
ＮＷＥ，チップセレクト信号ＮＣＳがともに能動レベル
（Ｌレベル）になっても、データ入力端子１に入力され
たデータＤＩの（ｂ）はメモリセルに書き込まれない。
されるライトパービット制御信号ＷＰＢがＨ（ハイ）レ
ベルの時（サイクル２）、ライトイネーブル端子６，チ
ップセレクト端子５に入力されるライトイネーブル信号
ＮＷＥ，チップセレクト信号ＮＣＳがともに能動レベル
（Ｌレベル）になっても、データ入力端子１に入力され
たデータＤＩの（ｂ）はメモリセルに書き込まれない。
【０００６】なお、図４では、１つのデータ入力端子１
に入力されるデータＤＩｎの書き込みタイミングを示
し、したがって、ライトパービット制御信号ＷＰＢとし
て、データＤＩｎが入力される１つのデータ入力端子１
に対応した１つのライトパービット制御端子２に入力さ
れるライトパービット制御信号ＷＰＢｎを示している。
このように、ライトパービット機能を有する半導体記憶
装置では、それぞれのデータ入力端子１と対応したライ
トパービット制御端子２に入力されるライトパービット
制御信号ＷＰＢにより、対応するデータ入力端子１に入
力されるデータＤＩをメモリセルに書き込むか、書き込
まないかが制御されることになる。
に入力されるデータＤＩｎの書き込みタイミングを示
し、したがって、ライトパービット制御信号ＷＰＢとし
て、データＤＩｎが入力される１つのデータ入力端子１
に対応した１つのライトパービット制御端子２に入力さ
れるライトパービット制御信号ＷＰＢｎを示している。
このように、ライトパービット機能を有する半導体記憶
装置では、それぞれのデータ入力端子１と対応したライ
トパービット制御端子２に入力されるライトパービット
制御信号ＷＰＢにより、対応するデータ入力端子１に入
力されるデータＤＩをメモリセルに書き込むか、書き込
まないかが制御されることになる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、データ入力端子１と同数のライトパービ
ット制御端子２が必要であり、データのビット数が多く
なれば、データ入力端子１だけでなく、ライトパービッ
ト制御端子２の数も多くなり、これらの端子と他の回路
装置とを接続する配線数も多くなる。このように、書き
込み回路３と他の回路装置とを接続する端子数および配
線数は、データのビット数の２倍必要であり、さらにデ
ータのビット数が多くなれば、多くなった分の２倍の端
子数および配線数が増大し、チップ面積が増大するとい
う課題を有していた。
来の構成では、データ入力端子１と同数のライトパービ
ット制御端子２が必要であり、データのビット数が多く
なれば、データ入力端子１だけでなく、ライトパービッ
ト制御端子２の数も多くなり、これらの端子と他の回路
装置とを接続する配線数も多くなる。このように、書き
込み回路３と他の回路装置とを接続する端子数および配
線数は、データのビット数の２倍必要であり、さらにデ
ータのビット数が多くなれば、多くなった分の２倍の端
子数および配線数が増大し、チップ面積が増大するとい
う課題を有していた。
【０００８】本発明は、上記従来の課題を解決するもの
で、他の回路装置と接続する端子数および配線数を削減
し、チップ面積の増大を抑制できるライトパービット機
能を有する半導体記憶装置を提供することを目的とす
る。
で、他の回路装置と接続する端子数および配線数を削減
し、チップ面積の増大を抑制できるライトパービット機
能を有する半導体記憶装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルアレイと、複数ビットのデータを１ビッ
ト毎に設けた複数の入力端子に入力し、１ビット毎にデ
ータのメモリセルアレイへの書き込みを行うか否かを制
御するライトパービット制御信号に基づいて入力したデ
ータをメモリセルアレイに書き込みを行う書き込み回路
とを備えた半導体記憶装置であって、ライトパービット
制御信号も複数の入力端子のそれぞれに入力するととも
に、各入力端子に入力されたライトパービット制御信号
を保持する保持回路を設け、この保持回路に保持された
ライトパービット制御信号に基づいて書き込み回路がメ
モリセルアレイへのデータの書き込みを行うようにした
ことを特徴とする。
は、メモリセルアレイと、複数ビットのデータを１ビッ
ト毎に設けた複数の入力端子に入力し、１ビット毎にデ
ータのメモリセルアレイへの書き込みを行うか否かを制
御するライトパービット制御信号に基づいて入力したデ
ータをメモリセルアレイに書き込みを行う書き込み回路
とを備えた半導体記憶装置であって、ライトパービット
制御信号も複数の入力端子のそれぞれに入力するととも
に、各入力端子に入力されたライトパービット制御信号
を保持する保持回路を設け、この保持回路に保持された
ライトパービット制御信号に基づいて書き込み回路がメ
モリセルアレイへのデータの書き込みを行うようにした
ことを特徴とする。
【００１０】この構成によれば、ライトパービット制御
信号の入力端子をデータの入力端子と兼用しているた
め、入力端子数を削減することができ、したがって、他
の回路装置と接続する配線数も削減でき、チップ面積を
縮小することができる。また、データのビット数が多く
なっても、その分だけ入力端子数が増えるだけであり、
従来のような端子数の大幅な増大は抑制でき、したがっ
て、他の回路装置と接続する配線数の増大も抑制できる
ため、チップ面積の増大も抑制できる。
信号の入力端子をデータの入力端子と兼用しているた
め、入力端子数を削減することができ、したがって、他
の回路装置と接続する配線数も削減でき、チップ面積を
縮小することができる。また、データのビット数が多く
なっても、その分だけ入力端子数が増えるだけであり、
従来のような端子数の大幅な増大は抑制でき、したがっ
て、他の回路装置と接続する配線数の増大も抑制できる
ため、チップ面積の増大も抑制できる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明の実施
の形態におけるライトパービット機能を有する半導体記
憶装置のブロック図である。図１において、８はデータ
ＤＩおよびライトパービット制御信号ＷＰＢを入力する
データ入力／ライトパービット共用端子、９はライトパ
ービット制御信号ＷＰＢを一時保持するラッチ回路であ
り、その他、図３と対応するものについては同一の符号
を付してその説明を省略する。
て、図面を参照しながら説明する。図１は本発明の実施
の形態におけるライトパービット機能を有する半導体記
憶装置のブロック図である。図１において、８はデータ
ＤＩおよびライトパービット制御信号ＷＰＢを入力する
データ入力／ライトパービット共用端子、９はライトパ
ービット制御信号ＷＰＢを一時保持するラッチ回路であ
り、その他、図３と対応するものについては同一の符号
を付してその説明を省略する。
【００１２】本実施の形態の半導体記憶装置は、図３の
データ入力端子１およびライトパービット制御端子２の
代わりに、データ入力／ライトパービット共用端子８を
設け、データ入力／ライトパービット共用端子８に入力
されるライトパービット制御信号ＷＰＢを一時保持する
ラッチ回路９を設けてあり、書き込み回路３は、ラッチ
回路９で保持されたライトパービット制御信号ＷＰＢに
基づいてメモリセルアレイ４へのデータの書き込みを行
うようにしている。なお、この半導体記憶装置へ入力さ
れるデータＤＩとライトパービット制御信号ＷＰＢと
は、他の回路装置で別々に発生され、半導体記憶装置に
入力するライトイネーブル信号ＮＷＥによって、データ
入力／ライトパービット共用端子８にどちらを入力する
かを切り換える。
データ入力端子１およびライトパービット制御端子２の
代わりに、データ入力／ライトパービット共用端子８を
設け、データ入力／ライトパービット共用端子８に入力
されるライトパービット制御信号ＷＰＢを一時保持する
ラッチ回路９を設けてあり、書き込み回路３は、ラッチ
回路９で保持されたライトパービット制御信号ＷＰＢに
基づいてメモリセルアレイ４へのデータの書き込みを行
うようにしている。なお、この半導体記憶装置へ入力さ
れるデータＤＩとライトパービット制御信号ＷＰＢと
は、他の回路装置で別々に発生され、半導体記憶装置に
入力するライトイネーブル信号ＮＷＥによって、データ
入力／ライトパービット共用端子８にどちらを入力する
かを切り換える。
【００１３】以上のように構成される本実施の形態の半
導体記憶装置について、さらに図２を参照しながらその
動作を説明する。図２は図１の半導体記憶装置の入力信
号とメモリセルデータとの関係を示すタイミング図であ
る。なお、図２では、１つのデータ入力／ライトパービ
ット共用端子８に入力されるデータＤＩｎおよびそれに
対応するライトパービット制御信号ＷＰＢｎによる書き
込みタイミングを示しいる。
導体記憶装置について、さらに図２を参照しながらその
動作を説明する。図２は図１の半導体記憶装置の入力信
号とメモリセルデータとの関係を示すタイミング図であ
る。なお、図２では、１つのデータ入力／ライトパービ
ット共用端子８に入力されるデータＤＩｎおよびそれに
対応するライトパービット制御信号ＷＰＢｎによる書き
込みタイミングを示しいる。
【００１４】まず、チップセレクト端子５に入力される
チップセレクト信号ＮＣＳが能動レベル（Ｌレベル）
で、ライトイネーブル端子６に入力されるライトイネー
ブル信号ＮＷＥが能動レベル（Ｌレベル）に変化する
時、制御回路７は書き込み回路３を書き込み可能にし、
かつライトイネーブル信号ＮＷＥの立ち下がりによって
制御回路７はラッチ回路９をその入力データを保持する
状態とする。そして、ラッチ回路９はデータ入力／ライ
トパービット共用端子８に入力されるライトパービット
制御信号ＷＰＢを一時保持する。この時、サイクル１の
ように、データ入力／ライトパービット共用端子８に入
力されるライトパービット制御信号ＷＰＢがＬレベルで
あれば、その後、ライトイネーブル信号ＮＷＥが能動レ
ベル期間中に、同じデータ入力／ライトパービット共用
端子８に入力されるデータＤＩの（ａ）がメモリセルア
レイ４のメモリセルに書き込まれる。すなわち、サイク
ル１では、ラッチ回路９で保持され書き込み回路３へ出
力されるライトパービット制御信号ＷＰＢがＬレベル
で、メモリセルにデータが書き込まれる。
チップセレクト信号ＮＣＳが能動レベル（Ｌレベル）
で、ライトイネーブル端子６に入力されるライトイネー
ブル信号ＮＷＥが能動レベル（Ｌレベル）に変化する
時、制御回路７は書き込み回路３を書き込み可能にし、
かつライトイネーブル信号ＮＷＥの立ち下がりによって
制御回路７はラッチ回路９をその入力データを保持する
状態とする。そして、ラッチ回路９はデータ入力／ライ
トパービット共用端子８に入力されるライトパービット
制御信号ＷＰＢを一時保持する。この時、サイクル１の
ように、データ入力／ライトパービット共用端子８に入
力されるライトパービット制御信号ＷＰＢがＬレベルで
あれば、その後、ライトイネーブル信号ＮＷＥが能動レ
ベル期間中に、同じデータ入力／ライトパービット共用
端子８に入力されるデータＤＩの（ａ）がメモリセルア
レイ４のメモリセルに書き込まれる。すなわち、サイク
ル１では、ラッチ回路９で保持され書き込み回路３へ出
力されるライトパービット制御信号ＷＰＢがＬレベル
で、メモリセルにデータが書き込まれる。
【００１５】また、ラッチ回路９がライトパービット制
御信号ＷＰＢを保持した時、すなわち、ライトイネーブ
ル信号ＮＷＥが能動レベル（Ｌレベル）に変化する時、
サイクル２のように、データ入力／ライトパービット共
用端子８に入力されるライトパービット制御信号ＷＰＢ
がＨレベルであれば、その後、ライトイネーブル信号Ｎ
ＷＥが能動レベル期間中に、データ入力／ライトパービ
ット共用端子８に入力されるデータＤＩの（ｂ）はメモ
リセルに書き込まれない。すなわち、サイクル２では、
ラッチ回路９で保持され書き込み回路３へ出力されるラ
イトパービット制御信号ＷＰＢがＨレベルとなり、メモ
リセルにデータが書き込まれない。
御信号ＷＰＢを保持した時、すなわち、ライトイネーブ
ル信号ＮＷＥが能動レベル（Ｌレベル）に変化する時、
サイクル２のように、データ入力／ライトパービット共
用端子８に入力されるライトパービット制御信号ＷＰＢ
がＨレベルであれば、その後、ライトイネーブル信号Ｎ
ＷＥが能動レベル期間中に、データ入力／ライトパービ
ット共用端子８に入力されるデータＤＩの（ｂ）はメモ
リセルに書き込まれない。すなわち、サイクル２では、
ラッチ回路９で保持され書き込み回路３へ出力されるラ
イトパービット制御信号ＷＰＢがＨレベルとなり、メモ
リセルにデータが書き込まれない。
【００１６】以上のように本実施の形態によれば、ライ
トパービット制御信号ＷＰＢを一時保持するラッチ回路
９を設け、データ入力端子とライトパービット制御端子
とをデータ入力／ライトパービット共用端子８として共
用化することにより、端子数を削減することができ、し
たがって、他の回路装置と接続する配線数も削減でき、
チップ面積を縮小することができる。また、データのビ
ット数が多くなっても、その分だけ端子数が増えるだけ
であり、従来のような端子数の大幅な増大は抑制でき、
したがって、他の回路装置と接続する配線数の増大も抑
制できるため、チップ面積の増大も抑制できる。
トパービット制御信号ＷＰＢを一時保持するラッチ回路
９を設け、データ入力端子とライトパービット制御端子
とをデータ入力／ライトパービット共用端子８として共
用化することにより、端子数を削減することができ、し
たがって、他の回路装置と接続する配線数も削減でき、
チップ面積を縮小することができる。また、データのビ
ット数が多くなっても、その分だけ端子数が増えるだけ
であり、従来のような端子数の大幅な増大は抑制でき、
したがって、他の回路装置と接続する配線数の増大も抑
制できるため、チップ面積の増大も抑制できる。
【００１７】
【発明の効果】以上のように本発明によれば、データを
入力する複数の入力端子のそれぞれにライトパービット
制御信号を入力するとともに、各入力端子に入力された
ライトパービット制御信号を保持する保持回路を設け、
この保持回路に保持されたライトパービット制御信号に
基づいて書き込み回路がメモリセルアレイへのデータの
書き込みを行うようにしたことにより、ライトパービッ
ト機能を実現し、ライトパービット制御信号の入力端子
をデータの入力端子と兼用しているため、入力端子数を
削減することができ、したがって、他の回路装置と接続
する配線数も削減でき、チップ面積を縮小することがで
きる。また、データのビット数が多くなっても、その分
だけ入力端子数が増えるだけであり、従来のような端子
数の大幅な増大は抑制でき、したがって、他の回路装置
と接続する配線数の増大も抑制できるため、チップ面積
の増大も抑制できる。
入力する複数の入力端子のそれぞれにライトパービット
制御信号を入力するとともに、各入力端子に入力された
ライトパービット制御信号を保持する保持回路を設け、
この保持回路に保持されたライトパービット制御信号に
基づいて書き込み回路がメモリセルアレイへのデータの
書き込みを行うようにしたことにより、ライトパービッ
ト機能を実現し、ライトパービット制御信号の入力端子
をデータの入力端子と兼用しているため、入力端子数を
削減することができ、したがって、他の回路装置と接続
する配線数も削減でき、チップ面積を縮小することがで
きる。また、データのビット数が多くなっても、その分
だけ入力端子数が増えるだけであり、従来のような端子
数の大幅な増大は抑制でき、したがって、他の回路装置
と接続する配線数の増大も抑制できるため、チップ面積
の増大も抑制できる。
【図１】本発明の実施の形態の半導体記憶装置のブロッ
ク図。
ク図。
【図２】図１の半導体記憶装置の入力信号とメモリセル
データとの関係を示すタイミング図。
データとの関係を示すタイミング図。
【図３】従来のライトパービット機能を有する半導体記
憶装置のブロック図。
憶装置のブロック図。
【図４】図３の半導体記憶装置の入力信号とメモリセル
データとの関係を示すタイミング図。
データとの関係を示すタイミング図。
３ 書き込み回路 ４ メモリセルアレイ ５ チップセレクト端子 ６ ライトイネーブル端子 ７ 制御回路 ８ データ入力／ライトパービット共用端子 ９ ラッチ回路
Claims (1)
- 【請求項１】 メモリセルアレイと、 複数ビットのデータを１ビット毎に設けた複数の入力端
子に入力し、１ビット毎に前記データの前記メモリセル
アレイへの書き込みを行うか否かを制御するライトパー
ビット制御信号に基づいて前記入力したデータを前記メ
モリセルアレイに書き込みを行う書き込み回路とを備え
た半導体記憶装置であって、 前記ライトパービット制御信号も前記複数の入力端子の
それぞれに入力するとともに、各入力端子に入力された
前記ライトパービット制御信号を保持する保持回路を設
け、この保持回路に保持された前記ライトパービット制
御信号に基づいて前記書き込み回路が前記メモリセルア
レイへの前記データの書き込みを行うようにしたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039173A JPH10241352A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9039173A JPH10241352A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10241352A true JPH10241352A (ja) | 1998-09-11 |
Family
ID=12545734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9039173A Pending JPH10241352A (ja) | 1997-02-24 | 1997-02-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10241352A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485282B1 (ko) * | 2000-01-19 | 2005-04-27 | 인피니언 테크놀로지스 아게 | 기록-판독-메모리를 단일-메모리-동작 모드 및 교차다중-메모리-동작 모드로 교대 작동시키기 위한 장치 및방법 |
| JP2005346908A (ja) * | 2004-06-03 | 2005-12-15 | Samsung Electronics Co Ltd | データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム |
| JP2008541334A (ja) * | 2005-05-31 | 2008-11-20 | インテル コーポレイション | メモリ技術用の部分ページスキーム |
-
1997
- 1997-02-24 JP JP9039173A patent/JPH10241352A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485282B1 (ko) * | 2000-01-19 | 2005-04-27 | 인피니언 테크놀로지스 아게 | 기록-판독-메모리를 단일-메모리-동작 모드 및 교차다중-메모리-동작 모드로 교대 작동시키기 위한 장치 및방법 |
| JP2005346908A (ja) * | 2004-06-03 | 2005-12-15 | Samsung Electronics Co Ltd | データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム |
| JP2008541334A (ja) * | 2005-05-31 | 2008-11-20 | インテル コーポレイション | メモリ技術用の部分ページスキーム |
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