JP2830594B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にＭＰＵのサイクルの高速化に対応した半導体メ
モリ装置に関する。
【０００２】
【従来の技術】従来技術のダイナミック・ランダム・ア
クセス・メモリ（以下ＤＲＡＭという）の代表的な構成
を示す図６を参照して説明する。このＤＲＡＭは、アド
レス信号ＡＤＤｉの供給を入力端子１に受け、外部クロ
ック信号ＣＬＫの供給を入力端子２に受け、そのアドレ
ス信号ＡＤＤｉを、制御回路Ｇ１，Ｇ２（３１，３２）
から出力され外部クロック信号ＣＬＫに同期した行およ
び列の選択信号ＮＲＡＳおよびＮＣＡＳのそれぞれに同
期して時分割的に行アドレス信号８１と列アドレス信号
９１に分離してそれぞれを行アドレスラッチ１１および
列アドレスラッチ２１にラッチする。これら行アドレス
信号８１および列アドレス信号９１のそれぞれは行アド
レスバッファ１２の出力信号８３および列アドレスバッ
ファの出力信号９２として行アドレスデコーダ１３およ
び列アドレスデコーダ２３でデコーダされ行アドレスデ
コーダ信号８３および列アドレスデコーダ信号９３とし
て出力される。この行アドレスデコーダ信号８３は行選
択ドライバー１５を通り、行選択線８４が行線択ドライ
バー１５により駆動されメモリセルアレイ７１の一本の
ワード線ＷＬが選択される。また列アドレスデコーダ信
号９３は列線択ドライバー２５を通り列選択線９４が列
選択ドライバー２５に駆動され列セレクタ回路６１を通
して複数のセンスアンプ回路６２のうち選択されるセン
スアンプ回路６３のみがビット線対ＢＬａおよびＢＬｂ
を経由してメモリセルＭＣに接続され、メモリセルＭＣ
がアクセスされる。このセンスアンプ回路６３は内部バ
スＢＵＳ１およびＢＵＳ２と電気的に接続され、リード
動作の場合は、センスアンプ回路６３の出力をリードア
ンプ４１により増幅し、リードアウトバッファ４２によ
り出力端子４を経由し外部へ出力データＯＵＴｉとして
出力される。
【０００３】一方、ライト動作の場合は、データ入力Ｉ
Ｎｉの供給を受ける入力端子３よりデータ入力ＩＮｉが
上述の外部クロック信号ＣＬＫに同期して制御回路Ｇ３
（３３）より出力された内部クロック信号φL1でラッチ
するデータラッチ５３を通してライトインバッファ５２
に伝達される。この信号はライトアンプ５１により内部
バスＢＵＳ１およびＢＵＳ２がそれぞれ駆動され選択さ
れたセンスアンプ回路６３を経由しメモリセルＭＣへデ
ータの書込みが行われる。
【０００４】上述のように従来技術のＤＲＡＭは上記外
部クロック信号ＣＬＫに同期して制御回路Ｇ１およびＧ
２の内部クロック信号ＮＲＡＳおよびＮＣＡＳのそれぞ
れの信号により行アドレス信号８１および列アドレス信
号９１をラッチしており、またライト動作時には上記内
部クロック信号φL1でデータ入力ＩＮｉをラッチするの
みで、上記ＤＲＡＭの内部動作は行および列アドレスバ
ッファから組合せ回路の動作で上記ＤＲＡＭのデータの
読出し／書込みを行っている。
【０００５】上述のＤＲＡＭを主記憶装置として用いる
システムでは、システム上で一つの命令の読出しが始っ
て、その実行が終了するまで、ＣＰＵのすべてがその命
令のために用いられる。しかしシステムによっては上記
主記憶装置が使用されない時間があり、この時間を有効
に利用するための制御方式として先回り制御が公知であ
る（たとえば、共立総合コンピュータ辞典（第３版）共
立出版社，山下英男監修／日本ユニバック総合研究所
編、１９９０年１月，Ｐ７０６）。この制御方式の場合
オーバーラップさせた複数個の記憶装置（以下バンクと
いう）を用いてデータと命令を同時に読み出せる。上述
のオーバーラップさせたシステムはＣＰＵと記憶装置の
間に命令とデータの通路を切換えるスイッチがあると考
え複数個のバンクが上記ＣＰＵと接続される。これらの
複数バンクを接続する場合に隣り合うアドレスが別々の
バンクになるようにバンクを配置する方式はインターリ
ーブとして公知である（たとえば、共立総合コンピュー
タ辞典（第３版）共立出版社，山下英男監修／日本ユニ
バック総合研究所編，１９９０年１月，Ｐ７１４）。さ
らに上述の先回り制御をさらに高度化したパイプライン
システムも登場し、スーパーコンピュータの高速化にも
実用化され、さまざまな工夫がなされてきている。ま
た、最近のシステムクロック周波数が５０〜１００ＭＨ
ＺのＣＩＳＣ型のマイクロプロセッサー（たとえばイン
テル社のｉ４８６／５８６）や７５〜１５０ＭＨＺのＲ
ＩＳＣ型のマイクロプロセッサー（たとえばＭＩＰＳ社
のＲ４０００）のようにｐｒｉｍａｒｙ ｃｈａｓｈｅ
内蔵の超高速ＭＰＵも市場に登場しそのシステムクロッ
ク動作速度は向上の一途である。さらに上記ＤＲＡＭに
代表される半導体メモリ装置は半導体プロセスの微細化
によりその集積度の向上がいちぢるしく進歩し、また上
述の高速のＭＰＵに適用するためにアドレスアクセスに
関して、ベージモード、ニブルモードまたはスタテック
カラムモードのようにメモリ回路の工夫をして上記半導
体メモリ装置のアクセスタイムの高速化を図ることも公
知である（たとえば、ＬＳＩハンドブック（第１版）オ
ーム社，電子通信学会編／，１９８４年１１月，Ｐ４９
２）。
【０００６】
【発明が解決しようとする課題】しかしながら、上記シ
ステムの工夫および半導体メモリ装置の回路上の工夫に
もかかわらず、上述のＲＩＳＣ型ＭＰＵのようにそのシ
ステムクロックが１００ＭＨＺを越えるシステムに対応
するには、アクセスタイムが５０ｎｓ〜６０ｎｓの高速
大容量の従来の半導体メモリ装置を適応したとしても上
記ＭＰＵのシステムクロックが１０ｎｓ〜１５ｎｓであ
るため、半導体メモリ装置のアクセスタイムがシステム
性能の向上に支障をきたしていた。一方システム性能向
上のため、半導体のバイポーラ型メモリ装置をキャシュ
メモリとして用いるシステムではキャシュメモリおよび
主記憶装置のように２種類の記憶装置で構成しなければ
ならずそのシステム構成も複雑であった。
【０００７】
【課題を解決するための手段】本発明の構成は、行・列
両方向にアレイ状に配置された複数のメモリセルとこれ
らメモリセルを列ごとに共通にそれぞれ接続する複数の
ビット線対および行ごとに共通にそれぞれ接続するワー
ド線とを含むメモリセルアレイと、アドレス信号の供給
を受ける行アドレスバッファおよび列アドレスバッファ
と、前記行アドレスバッファの出力信号をデコードし、
前記メモリセルの前記行ごとに共通にそれぞれ接続する
前記ワード線を駆動する行デコーダと、前記列アドレス
バッファの出力信号をデコードし前記メモリセルの前記
列ごとに共通にそれぞれ接続する前記複数のビット線対
を駆動する列デコーダと、前記メモリセルアレイのリー
ド時に前記列デコーダの出力により選択された前記ビッ
ト線対からの出力信号を受けて増幅するリードアンプ
と、前記リードアンプの出力信号を受け入出力端子に出
力するリードアウトバッファと、前記メモリセルアレイ
のライト時に前記入出力端子から入力される書込みデー
タ信号を受けるライトインバッファと、前記ライトイン
バッファの出力信号を増幅し前記行および列デコーダの
それぞれで選択された前記メモリセルへの書込みデータ
を出力するライトアンプとを備える半導体メモリ装置に
おいて、前記行および列アドレスバッファ、前記行およ
び列アドレスデコーダ、前記リードアンプ、前記ライト
インバッファおよび前記ライトアンプのそれぞれの前段
または後段に外部入力クロックに対応して変る各制御信
号によりラッチ動作、スルー状態がそれぞれ制御される
複数のラッチ回路と、前記各制御信号が前記外部入力ク
ロックの周波数変化に対応して前記ラッチ動作、スルー
状態を決める動作モードを切り換えて出力する内部レジ
スタを含む制御回路とを備え、前記外部入力クロックの
周波数変化に対応して動作するようにしたことを特徴と
する。
【０００８】また本発明において、動作モードを外部入
力クロック周波数の低い方から高い順に第１、第２、第
３の動作モードとした時、前記第１の動作モードでは、
前記列アドレスバッファ、前記ライトインバッファのそ
れぞれの前段のラッチ回路を外部入力クロックに同期し
てそれぞれラッチ動作させ、前記列アドレスデコーダ、
前記リードアンプおよび前記ライトアンプのそれぞれの
前段または後段のラッチ回路をスルー状態とし、前記第
２の動作モードでは、前記列アドレスバッファ、前記リ
ードアンプ、前記ライトインバッファおよび前記ライト
アンプのそれぞれの前段または後段のラッチ回路を外部
入力クロックに同期してラッチ動作をさせ、前記列アド
レスデコーダの後段のラッチ回路をスルー状態とし、前
記第３の動作モードでは、前記複数のラッチ回路を全て
外部入力クロックに同期してラッチ動作させることがて
きる。
【０００９】
【実施例】本発明の第１の実施例の半導体メモリ装置の
ブロック図を示す図１を参照すると、本発明の第１の実
施例の半導体メモリ装置は、行アドレスデコーダ１３の
行アドレスデコーダ信号８３をラッチする行選択ラッチ
回路１４と、列アドレスデコーダ２３の列アドレスデコ
ーダ信号９３をラッチする列選択ラッチ回路２４と、上
記行および列選択ラッチ回路１４および２４のそれぞれ
を制御する制御回路３４および３５と、リードアンプ４
１の出力信号をラッチするリードラッチ回路４３と、ラ
イトインバッファ５２の出力信号をラッチするライトラ
ッチ回路５４と、上記リードラッチ回路４３を制御する
制御回路３７ならびに上記ライトラッチ回路５４を制御
する制御回路３６とが追加された以外は従来技術の半導
体メモリ装置と同一構成であり、同じ構成要素には同一
参照符号が付してある。
【００１０】上述の行選択ラッチ回路１４、列選択ラッ
チ回路２４、リードラッチ回路４３およびライトラッチ
回路５４は公知のフリップフロップ回路をそれぞれ用い
て構成される。制御回路３１〜３７は、図２に示すよう
な論理回路２００から構成され、２ビットのアドレス入
力ＡＤＤｍおよびＡＤＤｎをデコードするデコーダ回路
２０１と、このデコーダ回路２０１の出力信号２１１，
２１２および２１３のそれぞれを外部入力クロックＣＬ
Ｋによってラッチするレジスタ２０２により制御される
内部レジスタ信号ＭＯＤＥ（１ｆ），ＭＯＤＥ（２ｆ）
およびＭＯＤＥ（３ｆ）と外部入力クロックＣＬＫとを
それぞれＡＮＤ論理をとるゲート回路２０３，２０４お
よび２０５とから構成され、外部入力クロックＣＬＫに
よって制御信号となるラッチ信号φ L1 ，φ L2 およびφ L3
が出力される。
【００１１】次に本発明の第１の実施例の半導体メモリ
装置の動作について説明する。外部入力クロックＣＬＫ
のクロック周波数ｆとしては、３つの異るクロックＣＬ
Ｋ（１ｆ）＝３３．３ＭＨｚ，ＣＬＫ（２ｆ）＝６６．
６ＭＨｚおよびＣＬＫ（３ｆ）＝１００ＭＨｚを入力で
きる。これらクロックＣＬＫ（１ｆ），ＣＬＫ（２ｆ）
およびＣＬＫ（３ｆ）のそれぞれに対応するＤＲＡＭの
内部動作状態を示すタイミングチャートである図３を参
照して説明する。まず、クロック周波数の高い順に動作
モードＯＰ（３ｆ），ＯＰ（２ｆ）およびＯＰ（１ｆ）
は周波数ｆに対応する上記ＤＲＡＭの内部動作段階をそ
れぞれ示す。動作モードＭＯＤＥ（３ｆ）はレジスタ２
０２の出力信号でクロック周波数ｆが３ｆの時“１”状
態を出力する様に設定される。同様に、ＭＯＤＥ（２
ｆ）はレジスタ２０２の出力信号でクロック周波数ｆが
２ｆの時“１”状態を出力し、ＭＯＤＥ（１ｆ）はクロ
ック周波数ｆが１ｆの時“１”状態を出力するように設
定される。従って、ＭＯＤＥ（３ｆ）＝“１”の時、ラ
ッチ信号φL1，φL2およびφL3のそれぞれは最も速い周
波数の外部入力クロックＣＬＫ（３ｆ）と同期して動作
する。ＭＯＤＥ（２ｆ）＝“１”の時はラッチ信号φL1
およびφL3が動作し、ＭＯＤＥ（１ｆ）＝１の時はφL1
のみが動作する。
【００１２】次に本実施例のＤＲＡＭの内部回路動作に
ついて図３により詳しく説明する。まずＯＰ（１ｆ）の
場合については、従来技術のＤＲＡＭの動作と全く同等
であり、行および列アドレス入力信号８１および９１の
それぞれのみをラッチ信号ＮＲＡＳおよびＮＣＡＳによ
りラッチされる。ＡＤＤはアドレス入力信号８１および
９１からアドレスデコーダ出力信号８３および９３まで
の内部動作を示し、ＲＡＭＰは列選択ドライバー２５か
らリードアンプ４１の出力までの内部動作を示し、ＲＯ
ＵＴは、リードラッチ回路４３からリードアウトバッフ
ァ４２によるデータ出力までの内部動作を示す。ＯＰ
（１ｆ）のリード動作では、ＡＤＤ，ＲＡＭＰおよびＲ
ＯＵＴがシーケンシャルに動作する。
【００１３】（ＡＤＤ＋ＤＬ）は、上記ＡＤＤの他に、
ライトデータのデータラッチ５３の動作を含む内部動作
を示し、ＷＡＭＰは、ライトインバッファ５２の出力ま
での段を示し、ＷＩＮはライトアンプ５１によるメモリ
セルＭＣへのライト動作完了までの段を示す。ＯＰ（１
ｆ）のライト動作では、（ＡＤＤ＋ＤＬ），ＷＡＭＰお
よびＷＩＮの段が連続して動作する。次にＯＰ（３ｆ）
の場合について説明する。図３のＯＰ（３ｆ）に示した
様に、上述の３つの段は、それぞれ、外部入力クロック
ＣＬＫに従って発生するラッチ信号φL1，φL2およびφ
L3によって、分離される。また、ＯＰ（２ｆ）の場合に
ついても、ＯＰ（３ｆ）の場合同様に、ラッチ信号φL1
およびφL3によって２段に分離される。ＯＰ（２ｆ）お
よびＯＰ（３ｆ）の場合、メモリ動作完了までに外部入
力クロックＣＬＫ（２ｆ）およびＣＬＫ（３ｆ）のそれ
ぞれのクロックサイクルが２サイクルおよび３サイクル
を必要とするが、同一サイクル内で異なったアドレス入
力データに従ったメモリ動作が実行できるため、システ
ムのパフォーマンスを２倍３倍までに向上できる。
【００１４】最後に、外部入力クロック周波数ＣＬＫに
応じて設定される内部レジスタ２０２へのプログラム方
法の例を、図４のタイミングチャートを参照して説明す
る。外部入力コマンドφｅｘ１およびφｅｘ２の真理値
表に従って、プログラムサイクル信号ＥＮを活性化し、
かつアドレス入力信号ＡＤＤｍおよびＡＤＤｎを設定
し、外部入力クロックＣＬＫの立ち上りでラッチする。
外部入力クロックＣＬＫは、通常システムのシステムク
ロックを使用するため上記システムクロックあるいはシ
ステム状態の変化に応じて半導体メモリ装置の内部動作
段数を変化させ、半導体メモリ装置のもつ内部性能を十
分に引き出せることを可能にしている。
【００１５】次に本発明の実施例２の半導体メモリ装置
のブロック図を示す図５を参照して説明すると、本発明
の第２の実施例の半導体メモリ装置は、本発明の第１の
実施例の半導体メモリ装置から制御回路３６とライトラ
ッチ回路５４を削除しライトアンプ５１の出力信号をラ
ッチするラッチ回路５５と上記ラッチ回路５５を外部入
力クロックＣＬＫで制御する制御回路３８を追加した以
外は上述の第１の実施例の半導体メモリ装置と同じ構成
で、同一構成要素には同一参照符号が付してある。
【００１６】本実施例のＤＲＡＭは、内部動作段のスピ
ード性能と、動作周波数との関係で、最適な回路ブロッ
クの位置にラッチ回路を設置する必要があるため、ラッ
チ回路５５および４３をライトアンプ５１の後段および
リードアンプ４１の直後にそれぞれ設置している。
【００１７】また、ラッチ回路数内部動作段数は、実施
例の３段とは限らず、さらに多くの段数にしてもよい。
したがって、これに伴ない、内部レジスタのビット数も
増加される。
【００１８】プログラム化の方法に関しては、上述の例
に限らず、多くの従来技術が適用される。
【００１９】
【発明の効果】以上説明したように本発明は、外部入力
クロック同期で半導体メモリ装置の内部動作を完結させ
ることを可能にしたので、高速化するＭＰＵの動作サイ
クルに合致したシステムクロックで同期動作する半導体
メモリ装置が提供でき、メモリシステム構成の容易さと
システムパフォーマンスの向上という効果を有する。ま
た、上記内部動作の完結する段数を外部より制御できる
様にしたので、システムクロックのシステム状態による
動作スピード（サイクル）の変化に対応して外部より上
記メモリ装置の内部動作の段数を変化させることによ
り、半導体メモリ装置のもつ性能をおとすことなく、シ
ステムパフォーマンスの最大化が可能になるという効果
を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体メモリ装置を示
すブロック図である。
【図２】図１の制御信号（ラッチ信号）を発生する論理
回路２００（３１〜３７）のブロック図である。
【図３】図１に示した実施例の動作を説明するタイミン
グチャートである。
【図４】図２に示した論理ブロック図でのプログラム方
法を示したタイミングチャートである。
【図５】本発明の第２の実施例の半導体メモリ装置を示
すブロック図である。
【図６】従来技術の半導体メモリ装置を示すブロック図
である。
【符号の説明】
１，２，３，４ 信号端子 １１ 行アドレスラッチ １２ 行アドレスバッファ １３ 行アドレスデコーダ １４，２４，４３，５４，５５ ラッチ回路 １５ 行選択ドライバー ２１ 列アドレスラッチ ２２ 列アドレスバッファ ２３ 列アドレスデコーダ ２５ 列選択ドライバー ３１，３２，３３，３４，３５，３６，３７，３８
制御回路 ４１ リードアンプ ４２ リードアウトバッファ ５１ ライトアンプ ５２ ライトインバッファ ５３ データラッチ ６１ 列セレクタ回路 ６２，６３ センスアンプ回路 ７１ メモリセルアレイ ８１ 行アドレス信号 ８２ 行アドレスバッファの出力信号 ８３ 行アドレスデコーダの出力信号 ８４ 行選択線 ９１ 列アドレス信号 ９２ 列アドレスバッファの出力信号 ９３ 列アドレスデコーダの出力信号 ９４ 列選択線 ２００ 論理回路 ２０１ デコーダ ２０２ 内部レジスタ ２０３，２０４，２０５ ＡＮＤゲート回路 ２１１，２１２，２１３ デコーダ信号 ＡＤＤｉ，ＡＤＤｍ，ＡＤＤｎ アドレス入力信号 ＢＬａ，ＢＬｂ ビット線 ＢＵＳ１，ＢＵＳ２ 内部バス ＣＬＫ，ＣＬＫ（１ｆ），ＣＬＫ（２ｆ），ＣＬＫ（３
ｆ） 外部クロック入力 ＥＮ プログラムサイクル信号 φL1，φL2，φL3，ＭＯＤＥ（３ｆ），ＭＯＤＥ（２
ｆ），ＭＯＤＥ（１ｆ），ＮＲＡＳ，ＮＣＡＳ 内部
クロック信号 φｅｘ１，φｅｘ２ 外部入力信号 Ｇ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７，Ｇ８
論理回路 ＩＮｉ データ入力 ＭＣ メモリセル ＯＵＴｉ 出力データ ＷＬ ワード線

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 行・列両方向にアレイ状に配置された複
    数のメモリセルとこれらメモリセルを列ごとに共通にそ
    れぞれ接続する複数のビット線対および行ごとに共通に
    それぞれ接続するワード線とを含むメモリセルアレイ
    と、アドレス信号の供給を受ける行アドレスバッファお
    よび列アドレスバッファと、前記行アドレスバッファの
    出力信号をデコードし、前記メモリセルの前記行ごとに
    共通にそれぞれ接続する前記ワード線を駆動する行デコ
    ーダと、前記列アドレスバッファの出力信号をデコード
    し前記メモリセルの前記列ごとに共通にそれぞれ接続す
    る前記複数のビット線対を駆動する列デコーダと、前記
    メモリセルアレイのリード時に前記列デコーダの出力に
    より選択された前記ビット線対からの出力信号を受けて
    増幅するリードアンプと、前記リードアンプの出力信号
    を受け入出力端子に出力するリードアウトバッファと、
    前記メモリセルアレイのライト時に前記入出力端子から
    入力される書込みデータ信号を受けるライトインバッフ
    ァと、前記ライトインバッファの出力信号を増幅し前記
    行および列デコーダのそれぞれで選択された前記メモリ
    セルへの書込みデータを出力するライトアンプとを備え
    る半導体メモリ装置において、前記行および列アドレス
    バッファ、前記行および列アドレスデコーダ、前記リー
    ドアンプ、前記ライトインバッファおよび前記ライトア
    ンプのそれぞれの前段または後段に外部入力クロックに
    対応して変る各制御信号によりラッチ動作、スルー状態
    がそれぞれ制御される複数のラッチ回路と、前記各制御
    信号が前記外部入力クロックの周波数変化に対応して前
    記ラッチ動作、スルー状態を決める動作モードを切り換
    えて出力する内部レジスタを含む制御回路とを備え、前
    記外部入力クロックの周波数変化に対応して動作するよ
    うにしたことを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記動作モードを外部入力クロック周波
    数の低い方から高い順に第１、第２、第３の動作モード
    とした時、前記第１の動作モードでは、前記列アドレス
    バッファ、前記ライトインバッファのそれぞれの前段の
    ラッチ回路を外部入力クロックに同期してそれぞれラッ
    チ動作させ、前記列アドレスデコーダ、前記リードアン
    プおよび前記ライトアンプのそれぞれの前段または後段
    のラッチ回路をスルー状態とし、前記第２の動作モード
    では、前記列アドレスバッファ 、前記リードアンプ、前
    記ライトインバッファおよび前記ライトアンプのそれぞ
    れの前段または後段のラッチ回路を外部入力クロックに
    同期してラッチ動作をさせ、前記列アドレスデコーダの
    後段のラッチ回路をスルー状態とし、前記第３の動作モ
    ードでは、前記複数のラッチ回路を全て外部入力クロッ
    クに同期してラッチ動作させる請求項１記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記外部入力クロックは、半導体メモリ
    装置と接続されるマイクロプロセッサの動作サイクルに
    合致したシステムクロックである請求項１または２記載
    の半導体メモリ装置。
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