JPS61148692A

JPS61148692A - 記憶装置

Info

Publication number: JPS61148692A
Application number: JP59270651A
Authority: JP
Inventors: Yasusuke Yamamoto; 庸介山本; Yasuyuki Tanabe; 泰之田辺; Hiroshi Miyanaga; 博史宮永
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-12-24
Filing date: 1984-12-24
Publication date: 1986-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は高速の同期パルスに合わせて、高速のサイクル
タイムで動作する記憶装置に関するものであり、書き込
み・読み出し可能なランダムアクセスメモリ（ＲＡＭ）
、読み出し専用メモリ（ＲＯＭ）、スタティック、ダイ
ナミック等のあらゆる記憶装置に適用することが出来る
ものである。

〔従来技術〕

第３図は従来の記憶装置（ＲＯＭ）の構成側図である。

第３図において、入力回路４はアドレス信号Ａを入力し
、デコーダ２に与える。

デコーダ２は与えられたアドレス信号に応じて、記憶セ
ルアレイ１内の該当する記憶セルを選択する。

記憶セルアレイ１はＲＯＭであり、予め記憶データが記
憶されている。

センスアンプ３はデコーダ２で選択された記憶セルの記
憶内容を読み出し、出力回路５へ送出する。

出力回路５は与えられた信号の波形整形やインタフェー
ス整合を行なって外部へ記憶データ出力Ｍを送出する。

上記のごとき従来の記憶装置においては、上記の各回路
を信号が連続的に通過していくいわゆる非同期式のもの
が多く、また、同期式と呼ばれているものも各回路への
一時的給電による高速化や低電力化をねらったものであ
った。

上記の記憶装置におけるアクセスタイムｔａｃすなわち
アドレス信号Ａが入力されてから記憶データＭが出力さ
れるまでの時間は、アドレス信号がデコードされるに要
する遅延時間を−と記憶内容を検出するに要する遅延時
間１．と波形整形に要する遅延時間ｔ０とを加算した値
ｔ　ａｃ＝ｔ　ａ　＋　ｔ　ｇ＋１．どなる。

【発明が解決しようとする問題点〕

第４図は上記第３図の装置における記憶データ読み出し
時のタイムチャートである。

第４図に示すごとく、前記のごとき記憶装置で記憶内容
を連続的に読み出す場合には、アクセスタイムｔ、。に
多少の時間的余裕ｔ、を加えて、読み出しサイクルタイ
ムｔｒｃをｔ　ｒｃ＝　ｔ　ａｃ＋　ｔ＋＋＋＝　　（ｔＪ＋　ｔ
　１．＋　ｔｏ）　　＋　ｔｍ・・・・・・（１）に設定するのが普通である。

上記のように従来の記憶装置においては、読み出しサイ
クルタイムｔｒｃがｔａ、ｔｓ、ｔｏ等の各回路におけ
る遅延時間を合計した値によって制限されるため、記憶
内容の読み出しをそれ以上高速化することが出来なかっ
た。

また、データの書き込みと読み出しとの両方が出来る記
憶装置であるところのＲＡＭにおける書き込みサイクル
時間、読み出しサイクル時間も同様の理由で高速化が妨
げられていた。

本発明は上記のごとき従来技術の問題点を解決するため
になされたものであり、書き込み、読み出しを従来より
も大幅に高速化することの出来る記憶装置を提供するこ
とを目的とする。

〔問題を解決するための手段〕前記第３図のごとき装置においては、信号が各回路ブロ
ックを順番に伝わっていくのであるから、最初の記憶信
号が最終的に出力される前に、次のアドレス信号を入力
しても連続的な読み出しは出来るはずである。

このように構成すれば、読み出しサイクルタイムｔ７゜
をアクセスタイムｔａｃよりも短く設定することが可能
なはずである。

しかし、そのように設定出来ないのは、各回路ブロック
間でのタイミングが合っていないこと、及び各回路ブロ
ック内で安定状態に落ち着くのに時間が必要なこと等の
理由による。

本発明は上記の考察に基づいて、各回路ブロックごとに
その出力を一時記憶回路に記憶させ、それらの一時記憶
回路をクロックパルスで同期させながら次段の回路ブロ
ックに信号の伝搬を行なうように構成することにより、
読み出しまたは書き込みのサイクルタイムを一つの回路
ブロック分の遅延時間にまで高速化出来るようにしてい
る。

〔発明の実施例〕

第１図は本発明の一実施例図であり、ＲＯＭに適用した
場合を示す。

第１図において、６，７及び８は一時記憶回路であり、
これらの一時記憶回路はクロックＣに応じて同期して動
作する。

その他第３図と同符号は同一物を示す。

一時記憶回路６．７及び８としては、この回路自身の伝
搬遅延時間１ｐが小さく、かつ回路規模や消費電力が小
さいものを選定する必要がある。

また、本発明の記憶装置を簡単な操作で通常の非同期式
の記憶装置としても使用することが出来るようにするた
め、この一時記憶回路は、信号を一時記憶する機能と、
入力信号を記憶せず、そのまま通過させる機能とを切り
換えて用いることが出来るものであることが望ましい。

これらの要件を満たす一時記憶回路として、Ｄタイプフ
リップフロップを基本とするラッチ回路がある。

Ｄタイプフリップフロップは周知のように、クロックパ
ルスがロー（低レベル）であれば、入力データは出力さ
れず、ローからハイ（高レベル）に移ったとき、その直
前の入力データが出力されるものであり、また、クロッ
クパルスがハイであれば、入力データがそ、のまま出力
される回路であるから、上記の一時記憶回路として好適
である。

次に第２図は第１図の装置の信号波形図である。

以下、第２図に基づいて第１図の装置の作用を説明する
。

時点ｔ６から時点ｔ工までの間に入力したアドレス信号
へ〇は、入力回路４を通って時点ｔｉで一時記憶回路６
にａｏとして記憶され、ｔＰ時間遅れて出力される。

次に時点ｔ工からｔ２までの間に、一時記憶回路６から
ａ、がデコーダ２に入力され、時点ｔ２までの間に選択
すべき記憶セルのビット線やワード線の選択信号ｄ、が
作られて１時点ｔ２で一時記憶回路７に記憶され、１．
時間遅れて出力される。

次に時点ｔ２からｔ３までの間に、選択信号ｄ。

がビット線やワード線に入力されて記憶セルが選択され
、記憶信号ｍ、がセンスアンプ３から出力されて、時点
ｔ、で一時記憶回路８に記憶され、１ｐ時間遅れて出力
される。

次に時点ｔ、からｔ４までの間に、一時記憶回路８に記
憶されていたｍ。は出力回路５に入力され、波形整形さ
れて記憶データＭＩｌとなって、時点ｔ４以前に出力さ
れる。

このようなりロックパルス同期モードでは、アドレス信
号Ａが入力されてから、そのアドレスに該当する記憶内
容が読み出されるまでの時間は、およそクロック周期Ｔ
ｃの３倍すなわち３　Ｔ　ｃ程度必要である。

しかし、記憶信号Ｍはクロック周期Ｔｃごとに一つづつ
読み出されてくるから、この場合の読み出しサイクルタ
イムｔ　ｖｃ’はクロック周期Ｔｃに等しくなる。

しかもクロック周期Ｔｃは各回路の遅延時間のうちで最
も長時間のものに合せておけばよい。

従って、第１図の装置における読み出しサイクルタイム
ｔ　ｒｅ、’はｔｒｃ’　＝Ｔ　ｃ　＝　（ｔ　ｄ、ｊｓ、ｔｏのうち
の最大のもの）＋１ｐ＋１．／　　・・・・・・（２）
となる。

なお、（２）式において、ｔｐは一時記憶回路の遅延時
間、ｔ、′は回路上の余裕時間である。

なお、この１　、／は記憶装置を半導体集積回路技術を
用いて１チツプ上に集積すれば、各回路ブロックの遅延
時間に比べて十分小さくすることが出来る。

また、ｔｄ、ｔｓ、ｔｏは現在はぼ同程度に設計するこ
とが出来る。

従って、前記（１）式と（２）式を比較すればわかるよ
うに、１ｐとｔＩｍ′をｔｌ等に比べて短時間に設計す
れば、本発明の記憶装置は従来の非同期式記憶装置に比
べて２〜３倍に高速化することが可能となる。

なお、一時記憶回路６〜８として、Ｄタイプフリップフ
ロップを用いた場合には、クロックパルスをハイにして
おけば入力信号は記憶されずそのまま通過するから、従
来の非同期式記憶装置と同様に動作する。

また、この場合のサイクルタイムは前記（１）式に３つ
の一時記憶回路で発生するわずかな遅延時間３ｔｐを加
えた値すなわちｔｙｃ＝ｔｇｌ＋ｔｓ＋ｔｏ＋ｔｗ＋３’ｔｐとなる。

次に第５図は、本発明をＲＡＭに適用した場合の一実施
例図である。

第５図において、１′は読み出し・書き込みが可能の記
憶セルアレイ、９は記憶データＤＩを入力する記憶デー
タ入力回路、１０は書き込み許可信号ＷＥを入力する書
き込み許可信号入力回路、１１は書き込み許可信号が与
えられた際に記憶データを記憶セルアレイ１′に書き込
む書き込み制御回路である。

また、１２はデータの一時記憶回路、１３は書き込み許
可信号の一時記憶回路であり、その他第１図と同符号は
同一物を示す。

また、第６図はデータ書き込み時における信号波形図で
ある。

以下、第６図に基づいて第５図の動作（書き込み時の動
作）を説明する。

□時点ｔ、から時点ｔ１までの間にアドレス信号Ａ１、
記憶データＤＩ。、書き込み許可信号ＷＥ。

が入力する。

アドレス信号Ａ６は、前記第１図の場合と同様に、入力
回路４を介して一時記憶回路６にａｏとして記憶され、
時点ｔ□でクロックパルスが入力してからｔｐ後に、デ
コーダ２に与えられる。

そして、デコーダ２で作られた選択信号ｄ６は、時点ｔ
２でクロックパルスが与えられると一時記憶回路７に記
憶され、それから１．後に上記選択信号ｄ６がビット線
やワード線に入力されて、データを書き込むべき記憶セ
ルが選択される。

一方、記憶データ入力回路９から出力される記憶データ
ｄｉ６は一時記憶回路１２に記憶され、また、書き込み
許可信号入力回路ｌＯで波形整形されて出力される書き
込み許可信号ｖｅ１は、一時記憶回路１３に記憶される
。

なお、前記の各一時記憶回路は、信号入力期間を通じて
高レベル又は低レベルの信号が入力するが、この一時記
憶回路１３だけは、他の一時記憶回路とは異なって幅の
狭いパルス状の信号が入るから、シフトレジスタのごと
き記憶装置を用いることが望ましい。

そして、時点ｔ２からｔ、までの間に書き込み制御回路
１１に送られ、上記の選択された記憶セルに記憶データ
ｄｉ０が書き込まれる。

上記第５図及び第６図かられかるように、ＲＡＭにおけ
るデータの書き込みも、書き込みデータや書き込み許可
信号を一時記憶回路で一旦記憶させるので、クロックパ
ルスに正確に同期させて書き込みデータを入力すること
が出来、かつ書き込み許可信号も最適なタイミングで必
要十分な幅のパルスを入力することが出来る。

その結果、アドレス信号との時間的余裕が不要となるた
め、書き込み時間を高速化することが出来る。

従来の装置においては、一般に読み出し時間より書き込
み時間のほうが長くなっていたが１本発明の場合は、高
速化した読み出し時間と同じ値まで短縮することが出来
るので、書き込み動作を従来に比して４〜６倍に高速化
することが出来る。

なお、第５図の装置における読み出し時の動作は、前記
第１図及び第２図の場合と同様である。

また、第１図及び第５図において、一時記憶回路６〜８
及び１２．１３はそのすべてを含まなくても本発明の趣
旨に従った高速化が行なえることば明らかである。

また、デコーダ回路２等は、記憶装置の記憶セル数が増
加すると、多段デコードを行なう場合があるが、そのよ
うな場合にはデコーダの各段ごとに一時記憶回路を設け
ることも考えられる。

〔発明の効果〕

以上説明したごとく、各回路ブロックに一時記憶回路を
設け、それをクロックパルスで同期して動作させること
により、−回路ブロック分の遅延時間に等しい高速のサ
イクルタイムでパイプライン式に連続的に読み出し、書
き込みを実行させることが可能となる。

従って、超高速の記憶装置によって実効時間が定まる装
置類、例えば連続書き込み・読み出しの多い画像用フレ
ームメモリ、ベクトル演算用スーパーコンピュータ、時
分割交換機、パイプライン型乗算器と組合せた演算シス
テム等の実行時間を従来の２倍以上に高速化することが
出来るという優れた効果がある。

また、一時記憶回路をＤタイプフリップフロップ等で構
成した場合には、クロックパルスを常時ハイにしておく
ことによって、通常の非同期式モードで動作させること
も可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例図、第２図は第１図の装置の
信号波形図、第３図は従来装置の一例図、第４図は第３
図の装置の信号波形図、第５図は本発明の他の実施例図
、第６図は第５図の装置の信号波形図である。符号の説明１．１′・・・記憶セルアレイ

Claims

【特許請求の範囲】１、データを記憶してある記憶セルアレイと、アドレス
信号を入力する入力回路と、アドレス信号に応じて上記
記憶セルアレイ内の該当する記憶セルを選択するデコー
ダ回路と、上記記憶セルの記憶内容を読み出すセンスア
ンプと、該センスアンプ出力の波形整形やインタフェー
ス整合を行なう出力回路とを備えた記憶装置において、
上記入力回路の出力を一時記憶して上記デコーダ回路に
出力する第１の一時記憶回路と、上記デコーダ回路の出
力を一時記憶して上記記憶セルアレイに出力する第２の
一時記憶回路と、上記センスアンプの出力を一時記憶し
て上記出力回路に出力する第３の一時記憶回路とのうち
の少なくとも一つと、上記の各一時記憶回路を同期して
動作させる手段とを備えた記憶装置。２、上記第１〜第３の各一時記憶回路は、入力信号を一
時記憶して出力する機能と、入力信号を記憶することな
くそのまま通過させる機能とを切り換えて用いることが
出来るものであることを特徴とする特許請求の範囲第１
項記載の記憶装置。３、データの書き込み・読み出し可能な記憶セルアレイ
と、アドレス信号を入力する入力回路と、アドレス信号
に応じて上記記憶セルアレイ内の該当する記憶セルを選
択するデコーダ回路と、上記記憶セルの記憶内容を読み
出すセンスアンプと、該センスアンプ出力の波形整形や
インタフェース整合を行なう出力回路と、記憶データを
入力する記憶データ入力回路と、書き込み許可信号を入
力する書き込み許可信号入力回路と、上記書き込み許可
信号が与えられたとき上記書き込みデータを上記記憶セ
ルアレイに書き込む書き込み制御回路とを備えた記憶装
置において、上記入力回路の出力を一時記憶して上記デ
コーダ回路に出力する第１の一時記憶回路と、上記デコ
ーダ回路の出力を一時記憶して上記記憶セルアレイに出
力する第２の一時記憶回路と、上記センスアンプの出力
を一時記憶して上記出力回路に出力する第３の一時記憶
回路と、上記記憶データ入力回路の出力を一時記憶して
上記書き込み制御回路に出力する第４の一時記憶回路と
、上記書き込み許可信号入力回路の出力を一時記憶して
上記書き込み制御回路に出力する第５の一時記憶回路と
のうちの少なくとも一つと、上記の各一時記憶回路を同
期して動作させる手段とを備えた記憶装置。４、上記第１〜第５の各一時記憶回路は、入力信号を一
時記憶して出力する機能と、入力信号を記憶することな
くそのまま通過させる機能とを切り換えて用いることが
出来るものであることを特徴とする特許請求の範囲第３
項記載の記憶装置。