JP2621493B2 - 電子楽器の音源装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割処理によって複数の楽音を並列して
発音する電子楽器に係り、更に詳しくは、各時分割チャ
ネルを制御するための波形メモリのアドレスデータ等の
時変型データと、ピッチデータ等の時不変型データを制
御する制御回路を備える電子楽器の音源装置に関する。

〔従来の技術〕

電子楽器が発音動作を行う場合、時分割処理によって
複数の楽音を並列して発音するポリフォニック動作を行
わせるのが一般的である。

この場合、例えばPCM音源方式の電子楽器において
は、１つの波形メモリに対して、各時分割チャネルのタ
イミングで各チャネルのアドレスを指定して、各チャネ
ル毎の楽音波形データを読み出している。

第３図は、このような電子楽器において、波形メモリ
から楽音波形データを読み出すためのアドレスジェネレ
ータのブロック図である。

カレントアドレスレジスタ８の出力であるカレントア
ドレス値12は、特には図示しない波形メモリの参照アド
レスとして出力されると共に、加算器６においてピッチ
レジスタ５の出力であるピッチデータ11と加算され、そ
の結果は比較器４においてエンドアドレスレジスタ３の
出力であるエンドアドレス値10と直ちに比較される。

加算器６の出力がエンドアドレス値10と等しいか、又
はエンドアドレス値10より大きい場合、比較器４の判定
出力はアクティブとなってゲート回路２をオンにし、ル
ープ幅レジスタ１の出力であるループ幅９が減算器７の
減数側に与えられる。

減算器７の被減数側入力には加算器６の出力が与えら
れている。従って、比較器４の判定出力がアクティブで
ないときは、加算器６の出力がそのまま減算器７から出
力され、比較器４の判定出力がアクティブのときは減算
器７の出力からループ幅９を減じた値が減算器７より出
力される。この出力は、カレントアドレスレジスタ８に
書き込まれる。

これにより、カレントアドレスレジスタ８からのカレ
ントアドレス値12は、ピッチデータ11によって定まる速
度で歩進し、エンドアドレス値10に到達するとループ幅
９だけ戻るという動作を繰り返す。これにより、特には
図示しない波形メモリに記憶されている所定アドレスか
らエンドアドレス値10で定まるエンドアドレスまでの楽
音波形データが、ピッチデータ11で指定された音高に対
応する周波数で繰り返し出力される。

ここで、前述したように、波形メモリは時分割でアク
セスされるため、第３図の回路全体も時分割で動作する
ことになる。そして、カレントアドレスレジスタ８に格
納されているカレントアドレス値12は、各時分割タイミ
ング毎に加算器６、減算器７等で演算が施され、その値
が時間的に変化する時変型データである。逆に、ループ
幅レジスタ１、エンドアドレスレジスタ３、ピッチレジ
スタ５等に格納されているデータは、発音開始時にセッ
トされたら、その後は各時分割タイミング毎にはその値
は変化しない時不変型データである。

従って、一般には、上述のような時変型データ、時不
変型データを時分割処理するための具体的な回路構成
も、各々異なったものとなる。

時変型データ処理回路の従来例を第４図に、時不変型
データ処理回路の従来例を第５図に示す。第４図及び第
５図の動作を第４図の動作タイミングチャートを用いて
説明する。

まず、第４図、第５図の回路とも、Ｎ時分割で繰り返
し動作しているとし（すなわちＮ音ポリフォニックの電
子楽器の一部である）、ｎ番目の時分割チャネルをチャ
ネルｎとする。第６図ではチャネルｎ−１〜チャネルｎ
＋１までを示してある。

第４図及び第５図では示されていないが、各処理回路
に対するデータの書き込みや読み出しは、CPUが発令
し、インタフェースを介して行うものとする。

各時分割チャネルを４等分した各区間を規定するゲー
ト信号を、第６図の如くQ1〜Q4とする。なお、以下の説
明では、各ゲート信号Q1〜Q4により規定される各区間を
単に区間Q1〜区間Q4と呼ぶ。

まず、第４図の時変型データ処理回路について説明す
る。

同図において、13はラッチ、14はセレクタ、15はRA
M、16は３ステートバッファ、17、19はＤ−F/F、18は演
算器である。RAM15は第３図のカレントアドレスレジス
タ８に対応し、演算器18は第３図の加算器６及び減算器
７に対応する。

まず、RAM15の端子Ａから入力する同メモリをアクセ
スするための第６図のアドレスRA₁において、ｎ、ｎ−
１、ｎ＋１は、チャネルｎ、ｎ−１、ｎ＋１の各々に対
応するRAM15上の各記憶領域を指定するためのアドレス
を示している。また、ECは、任意のチャネルECに対応す
るRAM15上の記憶領域を指定するためのアドレスを示し
ている。

第４図で、まず、チャネルｎ−１の区間Q4において、
RAM15の端子Ａに入力するアドレスRA₁がｎとなり、同時
にRAM15の端子▲▼に入力する読み出し信号OC₁がア
クティブ（ローレベル）となることにより、チャネルｎ
の為のデータがRAM15の端子Ｄから出力される（第６図S
1）。このデータは、ゲート信号Q4の立ち下がり、すな
わちチャネルｎの先頭のタイミングでＤ−F/F17にセッ
トされ、チャネルｎにおいてそのチャネルのためのデー
タOD₁(n)を確定出力する（第６図S2）。このデータは、
第３図のカレントアドレスレジスタ８の出力であるカレ
ントアドレス値12に対応する。

Ｄ−F/F17の出力は演算器18に入力され、第３図の加
算器６、減算器７に相当する処理が実行される。演算器
18の出力はラッチ13にゲート信号Q4をもってラッチされ
る。なお、この区間Q4においては、前述のS1と同様にし
て、RAM15へのアドレスRA₁がｎ＋１となり、同時にRAM1
5への読み出し信号OC₁がアクティブ（ローレベル）とな
ることにより、チャネルｎ＋１の為のデータがRAM15か
ら出力される（第６図S3）。

そして、チャネルｎ＋１の区間Q1において、RAM15へ
のアドレスRA₁がｎとなると共に、読み出し信号OC₁がイ
ンアクティブ（ハイレベル）となり、更に、RAM15の端
子WE₁に入力する書き込み信号WE₁がアクティブ（ハイレ
ベル）となることにより、チャネルｎの区間Q4でラッチ
13にラッチされた演算後のチャネルｎのデータが、セレ
クタ14から３ステートバッファ16を介してRAM15の端子
Ｄから対応する記憶領域に書き込まれる。なお、この場
合、セレクタ14の端子Ｓに入力する選択信号CW₁は、第
６図の如くローレベルであるため、セレクタ14は端子Ａ
側を選択し、また、読み出し信号OC₁はハイレベルであ
るため、３ステートバッファ16はオンとなっている。

上記動作と並行して、チャネルｎにおけるゲート信号
Q4の立ち下がり、すなわちチャネルｎ＋１の先頭のタイ
ミングにおいて、チャネルｎの区間Q4でRAM15から出力
されたチャネルｎ＋１のためのデータがＤ−F/F17にセ
ットされ、チャネルｎ＋１のためのデータOD₁(n+1)が確
定出力される（第６図S4）。その後は、チャネルｎ＋１
において、前述のチャネルｎの場合と同様の処理が繰り
返される。

次に、第４図において特には図示しないCPUが、RAM15
内の所望のチャネルECのデータを読み出す場合は、以下
の動作が実行される。この処理は、任意のチャネルの区
間Q2において実行される。例えば、第６図のチャネルｎ
−１の区間Q2において、RAM15へのアドレスRA₁がECとな
り、同時に読み出し信号OC₁がアクティブとなることに
より、チャネルECの為のデータがRAM15から出力され
る。そして、このデータは、区間Q2においてセット信号
CF₁がローレベルに立ち下がるタイミングでＤ−F/F19に
セットされ、確定データFO₁としてCPUに出力される（第
６図S5）。

続いて、第４図においてCPUが、RAM15内の所望のチャ
ネルECに所定のデータWDを書き込む場合は、以下の動作
が実行される。この場合は、任意のチャネルの区間Q3に
おいて実行される。例えば、第６図のチャネルｎ＋１の
区間Q3において、RAM15へのアドレスRA₁がECとなり、同
時に読み出し信号OC₁がインアクティブ（ハイレベル）
となって３ステートバッファ16がオンとなると共に、RA
M15への書き込み信号WE₁がアクティブ（ハイレベル）と
なり、更に、セレクタ14への選択信号CW₁がアクティブ
（ハイレベル）となる。これにより、CPUから入力する
データWDが、セレクタ14の端子Ｂから３ステートバッフ
ァ16を介して、RAM15のチャネルアドレスECに対応する
記憶領域に書き込まれる（第６図S6）。このように、RA
M15への書き込み信号WE₁は、通常は、各チャネルの区間
Q1においてアクティブとなり、１チャネル前の演算後の
データのRAM15への書き込みを可能とするが、CPUがデー
タWDを買い込む期間のみ区間Q3でもアクティブとなっ
て、同データのRAM15への書き込みを可能とする。

以上のようにして、時変型データ処理回路では、RAM1
5に対して、各チャネル毎のデータの読み出し及び演算
（アドレス歩進等）した結果の書き込みを順次行えると
同時に、任意のチャネルのデータの読み出し及び書き込
みを任意のタイミングで行うことができる。各区間毎の
役割を、チャネルｎを例にしてまとめると次のようにな
る。

区間Q1:演算後のチャネルｎ−１のためのデータのRAM15
への書き込み。

区間Q2:任意のチャネルECのためのデータのRAM15からの
フェッチ。

区間Q3:任意のチャネルECのためのCPUからのデータWDの
RAM15への書き込み。

区間Q4:チャネルｎ＋１のためのデータの読み出し。

次に、第５図の時不変型データ処理回路について説明
する。

同図において、20はRAM、21、22はＤ−F/F、23は３ス
テートバッファ、24はアンドゲートである。RAM20は、
第３図のループ幅レジスタ１、エンドアドレスレジスタ
３又はピッチレジスタ５等に対応する。また、RAM20の
端子Ａから入力する第６図のアドレスRA₂は、第４図の
場合のアドレスRA₁と同様の機能を有する。

第５図で、まず、チャネルｎ−１の区間Q4からチャネ
ルｎの区間Q1にかけて、RAM20へのアドレスRA₂がｎとな
り、同時に選択信号CW₂が通常はローレベルのため、RAM
20の端子▲▼の入力がアクティブとなることによ
り、チャネルｎの為のディスクがRAM20の端子Ｄから出
力される（第６図S7）。このデータは、ゲート信号Q4の
立ち下がり、すなわちチャネルｎの先頭のタイミングで
Ｄ−F/F21にセットされ、チャネルｎにおいてそのチャ
ネルのためのデータOD₂(n)を確定出力する（第６図S
8）。このデータは、第３図のループ幅レジスタ１から
のループ幅９、エンドアドレスレジスタ３からのエンド
アドレス値10又はピッチレジスタ５からのピッチデータ
11のいずれかに対応する。

続いて、チャネルｎの区間Q4からチャネルｎ＋１の区
間Q1にかけて、RAM20へのアドレスRA₂がｎ＋１となり、
前述のチャネルｎ−１からチャネルｎへの処理と同様の
処理が繰り返される（第６図S9）。

次に、第５図において特には図示しないCPUが、RAM20
内の所望のチャネルECのデータを読み出す場合は、以下
の動作が実行される。この処理は、任意のチャネルの区
間Q2において実行され、前述の第４図の場合とほぼ同じ
処理である。例えば、第６図のチャネルｎの区間Q2にお
いて、RAM20へのアドレスRA₂がECとなり、同時に選択信
号CW₂がローレベルであることより、チャネルECの為の
データがRAM20から出力される。そして、このデータ
は、区間Q2においてセット信号CF₂がローレベルに立ち
下がるタイミングでＤ−F/F22にセットされ、確定デー
タFO₂としてCPUに出力される（第６図S10）。

続いて、第５図においてCPUが、RAM20内の所望のチャ
ネルECに所定のデータWDを書き込む場合は、以下の動作
が実行される。この場合は、任意のチャネルの区間Q3に
おいて実行される。例えば、第６図のチャネルｎ−１の
区間Q3において、RAM20へのアドレスRA₂がECとなり、同
時に選択信号CW₂がハイレベルとなる。これにより、３
ステートバッファ23がオンとなると共にRAM20の端子▲
▼がインアクティブとなり、一方、端子WEはクロッ
クCKがハイレベルとなるタイミングでアクティブとなっ
て、CPUから入力するデータWDがRAM20のチャネルアドレ
スECに対応する記憶領域に書き込まれる（第６図S1
1）。このように、時不変型データ処理回路の場合、RAM
20への書き込み信号WE₁は、CPUからのデータの書き込み
が行われるタイミングのみアクティブとなり、時分割チ
ャネル毎にはRAM20の出力は書き換えられない。

上記のようにして、時不変型データ処理回路では、RA
M20に対して、各チャネル毎にデータの読み出しを順次
行えると同時に、任意のチャネルへのデータの書き込み
を任意のタイミングで行うことができる。

以上説明したように、第３図のカレントアドレスレジ
スタ８並びにループ幅レジスタ１、エンドアドレスレジ
スタ３、ピッチレジスタ５等を時分割処理可能な回路と
して実現するためには、第４図のような時変型データ処
理回路及び第５図のような時不変型データ処理回路が必
要となる。

〔発明が解決しようとする課題〕

ところで、電子楽器の小型化、低コスト化、高信頼化
を図るために、第４図、第５図のような回路を含む第３
図の如き回路をLSIで実現しようとする場合、特にメモ
リにおいて、一般的に複数のRAMをまとめて１つのRAMに
した方が回路規模を小さくすることができる。言い換え
れば、RAMをまとめた方が単位記憶容量あたりの規模が
小さくなるということである。

また、LSIを作る際に、１つのLSI内に格納できるRAM
の数が制限される場合が多い。

すなわち、LSIのチップ数の削減及び規模の削減を図
るためには、LSI内のRAMはできるだけまとめることが望
ましい。

しかし、このような考えのもとで、第４図の時変型デ
ータ処理回路及び第５図の時不変型データ処理回路の各
RAM15及び20を１つにまとめることを考えた場合、第６
図のアドレスRA₁、RA₂等を参照するとわかるように２つ
のRAMを１つにまとめるのは困難である。なぜなら、１
つのRAMには当然のことながら同一のアドレス信号、書
き込み信号及び読み出し信号しか与えることができない
のに対し、第４図及び第５図の例では上記各信号が異な
るからである。

このように、従来の電子楽器では、同一RAM内に時変
型データと時不変型データを混在させることができない
という問題点を有している。

本発明の課題は、時変型データと時不変型データを同
一メモリ内で混在可能とすることを目的とする。

〔課題を解決するための手段〕

本発明は、時分割処理で複数の楽音を並列して発音
し、各時分割チャネル毎に、その処理時間の経過に対し
同期して変化し得る時変型データと非同期に変化する時
不変型データとで該時分割チャネルに対応する楽音の発
音制御を行う電子楽器の音源装置を前提とする。ここ
で、時変型データとは、例えばPCM音源方式の電子楽器
の音源装置にあっては、波形メモリをアクセスするため
のアドレスデータであり、このデータは処理時間の経過
に同期して、楽音の音高に対応するピッチ幅で順次歩進
され、変化してゆく。また、時不変型データとは、上記
アドレスデータの演算を行う場合の、ループ幅、エンド
アドレス値、ピッチデータ等のデータであり、このデー
タは処理時間には同期しないで、発音開始時又はエフェ
クト入力時等に随時変化する。

上記前提の下で、本発明は、まず、各時分割チャネル
に対応するアドレスのデータ領域に該時分割チャネルに
対応する時変型データ及び時不変型データを混在させて
記憶する記憶手段を有する。同手段は、例えば各アドレ
スのデータ領域の上位ビットに時変型データを、下位ビ
ットに時不変型データを記憶するRAMである。なお、１
つのデータ領域を２つ以上の複数の領域に分け、時変型
データと時不変型データを複数種類混在させて記憶して
もよい。

次に、各時分割チャネルの処理時間毎に、記憶手段内
の現時分割チャネルに対応するアドレスから時変型デー
タ及び時不変型データを同時に読み出す読出手段を有す
る。同手段においては、例えば各時分割チャネルの処理
時間が複数の区間に分割され、そのうちの第１の区間で
読み出しが行われる。そして、このデータは例えばラッ
チ等に保持される。

続いて、各処理時間毎に、読出手段で読み出された時
変型データに対し演算を行う演算手段を有する。同手段
は、例えば時変型データが波形メモリのアドレスデータ
である場合、そのデータを時不変型データであるピッチ
データに基づいて歩進するための加算器、減算器等であ
る。

更に、各処理時間毎に、演算手段が時変型データの演
算を行っている間、読出手段で読み出された時不変型デ
ータを保持する保持手段を有する。同手段は、例えばラ
ッチである。

そして、各処理時間毎に、演算手段で演算された時変
型データと保持手段に保持された時不変型データを記憶
手段内の現時分割チャネルに対応するアドレスに同時に
書き込む書込手段を有する。同手段は、例えば３ステー
トバッファ等のゲート手段である。そして、同手段が例
えば各処理時間を前述の複数の区間に分割したうちの前
記第１の区間とは別の第２の区間でオンとなることによ
り、前記各データの記憶手段への書き込みが行われる。

上記構成において、各時分割チャネルの処理時間毎
に、記憶手段内の任意の時分割チャネルに対応するアド
レスに対し、時変型データ又は時不変型データの読み出
し又は書き込みを行う任意チャネル制御手段を有するよ
うにしてもよい。同手段においては、例えば各処理時間
を前述の複数の区間に分割したうちの前記第１及び第２
の区間とは別の第３の区間で、上述の読み出し動作又は
書き込み動作が行われる。

〔作用〕

時変型データと時不変型データを同一の記憶手段内に
混在させたことにより、、各時分割チャネル毎の両デー
タは、読出手段及び書込手段により、同一のタイミング
で読み出し及び書き込みが行われることになる。この場
合、時変型データのみに対して演算手段で演算処理が行
われるため、時不変型データとの間で記憶手段への書き
込みタイミングのずれを生じる。そこで、時変型データ
に対して演算処理が行われている間、時不変型データを
保持手段で保持しておくことにより、上述のタイミング
のずれを吸収することができる。

これにより、時変型データと時不変型データを同一の
記憶手段に混在させることが可能となる。

なお、上述の動作と並行して、任意チャネル制御手段
が、記憶手段内の任意の時分割チャネルに対応するアド
レスに対して時変型データ又は時不変型データの読み出
し又は書き込みを行うようにすれば、時分割処理による
発音動作と並行して、様々なデータ制御（例えば任意の
発音チャネルの時不変型データであるピッチデータを演
奏操作に応じて随時変更する等の制御）を行うことが可
能となる。

〔実施例〕

以下、図面を参照しながら本発明の実施例を説明す
る。

第１図は、本発明の実施例の構成図である。この回路
は、例えば前述の第３図のような一般的な構成を有する
アドレスジェネレータ等に適用され、例えば第３図のカ
レントアドレスレジスタ８とピッチレジスタ５（ループ
幅レジスタ１又はエンドアドレスレジスタ３でもよい）
の部分を共通的に実現する回路である。すなわち、時変
型データと時不変型データとを同一のRAMに混在させる
ことが可能な回路構成を有する。

第１図において、RAM25は時変型データと時不変型デ
ータを混在させて記憶可能なメモリであり、特には図示
しないCPUから指示されるアドレスRA_cによって定まるデ
ータのうち、上位ビット半分のデータRD₁として時変型
データが記憶され、下位ビット半分のデータRD₂として
時不変型データが記憶される。このRAM25は、端子WEに
入力する書き込み信号WE_cがアクティブ（ハイレベル）
のときに書き込み可能で、端子▲▼に入力する読み
出し信号OC_cがアクティブ（ローレベル）のときに読み
出し可能となる。

RAM25から出力される時変型データRD₁のうち、各チャ
ネルに対応して順次読み出されるものは、ゲート信号Q4
に同期してＤ−F/F26にセットされた後、出力データOD₁
（第３図のカレントアドレス値12に対応）として出力さ
れると共に、演算器27で演算（アドレス歩進等）が行わ
れ、区間Q4の後半のタイミングでアクティブとなるゲー
ト信号L4（端子Ｇに入力）に同期してラッチ28にラッチ
される。一方、各チャネルタイミングで読み出される任
意チャネルの時変型データRD₁は、各チャネルの区間Q2
の後半のタイミングでアクティブとなるゲート信号L2
（端子Ｇに入力）に同期してラッチ29にラッチされる。

セレクタ30は、ラッチ28又は29のいずれか一方の出力
を選択する。このセレクタ30は、端子Ｓに入力する選択
信号PCがハイレベルのときはラッチ28の出力を選択し、
ローレベルのときはラッチ29の出力を選択する。

セレクタ30の出力はセレクタ31に入力する。セレクタ
31は、セレクタ30の出力又は特には図示しないCPUから
のデータWDのいずれか一方を選択する。このセレクタ31
は、端子Ｓに入力する選択信号CW₁がローレベルのとき
はセレクタ30の出力を選択し、ハイレベルのときはデー
タWDを選択する。

RAM25への読み出し信号がインアクティブ（ハイレベ
ル）のときに、３ステートバッファ37がオンとなり、同
時に書き込み信号がアクティブとなることにより、セレ
クタ31の出力が時変型データRD₁としてRAM25に書き込ま
れる。

次に、RAM25から出力される時不変型データRD₂に関し
て、Ｄ−F/F32、ラッチ33、34、セレクタ35、36及び３
ステートバッファ38は、時変型データに関する同種の回
路26〜31及び37と全く同一の構成をとり、唯一時変型デ
ータRD₁の場合にあった演算器27がない構成をとる。こ
れにより、時不変型データRD₂に対しては、演算処理の
変化処理が行われない以外は、前述の時変型データRD₁
に対する場合と同様の処理が行われる。なお、ラッチ32
の出力は出力データOD₂（第３図のループ幅９、エンド
アドレス値10又はピッチデータ11等に対応）として出力
される。

一方、Ｄ−F/F39及び40において、RAM25から出力され
る時変型データRD₁及び時不変型データRD₂の各々は、各
セット信号CF₁及びCF₂がローレベルに立ち下がるタイミ
ングで各Ｄ−F/F39及び40にセットされ、確定データFO₁
及びFO₂として特には図示しないCPU等に出力される。

以上の構成の実施例の動作につき、第２図の動作タイ
ミングチャートに従って説明する。

まず、前述の第４図又は第５図の従来例と同様、第１
図の回路全体はＮ時分割で繰り返し動作しているとし、
第２図ではチャネルｎ−１〜チャネルｎ＋１までを示し
てある。また、第６図と同様、各時分割チャネルを４等
分した各区間を規定するゲート信号を、第２図の如くQ1
〜Q4とする。

本実施例の場合、第２図において、区間Q1及びQ3は必
ず書き込み動作、区間Q2及びQ4は必ず読み出し動作を行
う区間である。

まず、本実施例の第１の特徴は、時不変型データRD₂
も時変型データRD₁と同様に、例えばチャネルｎの為の
データはチャネルｎ−１の区間Q4で読み出され、チャネ
ルｎ＋１の区間Q1で書き込まれて値が保存されるよう
に、Ｄ−F/F32の出力をラッチ33で保持している点であ
る。

具体的には、チャネルｎ−１の区間Q4において、RAM2
5の端子Ａに入力するアドレスRA_cがｎとなり、同時にRA
M25の端子▲▼に入力する読み出し信号OC_cがアクテ
ィブ（ローレベル）となることにより、チャネルｎの為
のデータがRAM25から時変型データRD₁及びRD₂として出
力される（第２図S1）。

そしてまず、時変型データRD₁は、ゲート信号Q4の立
ち下がり、すなわちチャネルｎの先頭のタイミングでＤ
−F/F26にセットされて、チャネルｎにおいてそのチャ
ネルのための時変型データOD₁(n)を確定出力する（第２
図S2）。このデータは、第３図のカレントアドレスレジ
スタ８の出力であるカレントアドレス値12に対応する。

Ｄ−F/F26の出力である上記時変型データOD₁(n)は演
算器27に入力され、第３図の加算器６、減算器７に相当
する処理が実行される。演算器27の出力は区間Q4の後半
のタイミングでアクティブとなるゲート信号L4をもって
ラッチ28にラッチされる（第２図S3）。

ラッチ28の出力は、チャネルｎ＋１の区間Q1からハイ
レベルとなる選択信号PCによってセレクタ30で選択さ
れ、そのとき同時に選択信号CW₁がローレベルであるこ
とより、更にセレクタ31で選択されて出力される（第２
図S4）。

そして、上記チャネルｎ＋１の区間Q1において、RAM2
5へのアドレスRA_cがｎとなると共に、読み出し信号OC_c
がインアクティブ（ハイレベル）となり、更に、RAM25
の端子WEに入力する書き込み信号WE_cがアクティブ（ハ
イレベル）となることにより、上述のセレクタ31から出
力されている演算後のチャネルｎのデータが、３ステー
トバッファ37を介してRAM25の時変型データRD₁(n)とし
て対応する記憶領域に書き込まれる（第２図S7）。な
お、この場合、読み出し信号OC_cはハイレベルであるた
め、３ステートバッファ37はオンとなっている。

一方、チャネルｎ−１の区間Q4において、時変型デー
タRD₁と共にRAM25から出力された時不変型データRD
₂は、上述の時変型データRD₁に対する処理と同期して、
まず、ゲート信号Q4の立ち下がり、すなわちチャネルｎ
の先頭のタイミングでＤ−F/F32にセットされて、チャ
ネルｎにおいて該チャネルのための時不変型データOD
₂(n)を確定出力する（第２図S2）。このデータは、第３
図のループ幅９、エンドアドレス値10又はピッチデータ
11等に対応する。

Ｄ−F/F32の出力である上記時不変型データOD₂(n)
は、Ｄ−F/F26の出力の時変型データOD₁(n)の場合と異
なり、演算処理等は行われないため、そのまま区間Q2の
後半のタイミングでアクティブとなるゲート信号L2をも
ってラッチ33にラッチされて保持される（第２図S5）。

そして、ラッチ33の出力は、時変型データに関するラ
ッチ28の出力と同期して、チャネルｎ＋１の区間Q1から
ハイレベルとなる選択信号PCによってセレクタ35で選択
され、そのとき同時に選択信号CW₂がローレベルである
ことより、更にセレクタ36で選択されて出力される（第
２図S6）。

そして、上記チャネルｎ＋１の区間Q1において、前述
の時変型データがRD₁(n)としてRAM25に書き込まれるの
と完全に同期して、上述のセレクタ36から出力されてい
るチャネルｎの時不変型データが、３ステートバッファ
38を介してRAM25に、RD₂(n)として対応する記憶領域に
書き込まれる（第２図S7）。なお、この場合、読み出し
信号OC_cがハイレベルであるため、３ステートバッファ3
8はオンとなっている。

以上のように時不変型データRD₂に対して時変型デー
タRD₁と同期させてラッチ33等を介してダミー処理させ
ることで、アドレスRA_c、読み出し信号OC_c及び書き込み
信号WE_cを共通にすることができ、時変型データRD₁と時
不変型データRD₂を１つのRAM25に混在させることが可能
となる。

次に、第１図において特には図示しないCPUが、RAM25
内の所望のチャネルECの時変型データ又は時不変型デー
タを読み出す場合は、従来例の場合とほぼ同様の動作が
実行される。すなわち、任意のチャネルの区間Q2におい
て、第２図の如く、RAM25へのアドレスRA_cがECとなり、
同時に読み出し信号OC_cがアクティブとなることによ
り、チャネルECの為の時変型データRD₁及び時不変型デ
ータRD₂がRAM25から出力される。そして、このうち時変
型データRD₁については、例えばチャネルｎ−１の区間Q
2においてセット信号CF₁がローレベルに立ち下がるタイ
ミングでＤ−F/F39にセットされ、確定データFO₁として
CPUに出力される（第２図S8）。一方、時不変型データR
D₂については、例えばチャネルｎの区間Q2においてセッ
ト信号CF₂がローレベルに立ち下がるタイミングでＤ−F
/F40にセットされ、確定データFO₂としてCPUに出力され
る（第２図S9）。

ところで、区間Q2で読み出し信号OC_cがアクティブ
（ローレベル）になることにより、RAM25から読み出さ
れた任意チャネルECの時変型データRD₁(EC)及びRD₂(EC)
は、区間Q2の後半のタイミングでアクティブとなるゲー
ト信号L2によってラッチ29及び34に各々ラッチされる。
該各ラッチの出力は各チャネルの区間Q3からローレベル
となる選択信号PCによってセレクタ30及び35で選択さ
れ、そのとき同時に選択信号CW₁及びCW₂がローレベルで
あることより、更にセレクタ31及び36で選択されて出力
される。そして、上記区間Q3で、RAM25へのアドレスRA_c
がECであると共に、読み出し信号OC_cがインアクティブ
（ハイレベル）となり、更に、書き込み信号WE_cがアク
ティブ（ハイレベル）となることにより、上述のセレク
タ31及び36から出力されているチャネルECのデータが、
３ステートバッファ37及び38を介してRAM25への時変型
データRD₁(n)及びRD₂(n)として対応する記憶領域に書き
込まれる。

この状態で、特には図示しないCPUが、RAM25内の所望
のチャネルECに所定のデータWDを書き込む場合は、以下
の動作が実行される。すなわち、上述の区間Q3での処理
において、選択信号CW₁又はCW₂がCPUの制御でハイレベ
ルとされることにより、セレクタ31又は36のいずれか一
方で、CPUからのデータWDが選択される。これにより、
データWDのRAM25内のチャネルECへの書き込みが実行さ
れる。第２図のチャネルｎ＋１では、選択信号CW₁がハ
イレベルとなっており、これによりセレクタ31でデータ
WDが選択され、時変型データRD₁としてRAM25の所望のチ
ャネルECに書き込まれる（第２図S10）。

以上の実施例では、任意チャネルECの時変型データ及
び時不変型データは、各チャネルの区間Q2で読み出した
後、区間Q3ですぐにRAM25の同じチャネルECのアドレス
に書き戻しているが、第２図において、各チャネルの区
間Q3において、書き込み信号WE_cが常にアクティブとな
るようにはしないで、選択信号CW₁又はCW₂のいずれか一
方がアクティブとなったときのみアクティブとなるよう
に制御すれば、上記各データを書き戻す必要がなくな
り、ラッチ29、34及びセレクタ30、35等は不要になる。

〔発明の効果〕

本発明によれば、同一の記憶手段から同一のタイミン
グで読み出された各時分割チャネル毎の時変型データ及
び時不変型データにおいて、時変型データに対して演算
処理が行われている間、時不変型データを保持手段で保
持しておくことにより、各時分割チャネル毎の時変型デ
ータ及び時不変型データを同一のタイミングで記憶手段
に書き込むことができる。これにより、時変型データと
時不変型データ間のタイミングのずれをなくすことがで
き、両データを同一の記憶手段に混在させることが可能
となる。

従って、時変型データと時不変型データを記憶するた
めのメモリを同一のLSIとしてチップ化することが可能
となり、チップ数の削減による電子楽器の小型化、低コ
スト化及び高信頼化が可能となる。

なお、時分割処理による発音動作と並行して、任意チ
ャネル制御手段が、記憶手段内の任意の時分割チャネル
に対応するアドレスに対して時変型データ又は時不変型
データの読み出し又は書き込みを行うようにすれば、時
分割処理以外の非同期なデータ制御、例えば任意の発音
チャネルの時不変型データであるピッチデータを演奏操
作に応じて随時変更する等の制御を行うことが可能とな
る。

【図面の簡単な説明】

第１図は、本発明の実施例の構成図、 第２図は、本実施例の動作タイミングチャート、 第３図は、アドレスジェネレータのブロック図、 第４図は、時変型データ処理回路の従来例の構成図、 第５図は、時不変型データ処理回路の従来例の構成図、 第６図は、従来例の動作タイミングチャートである。 25……RAM、26、32、39、40……Ｄ−F/F、27……演算
器、28、29、33、34……ラッチ、30、31、35、36……セ
レクタ、37、38……３ステートバッファ、RA_c……アド
レス、OC_c……読み出し信号、WE_c……書き込み信号、RD
₁……時変型データ、RD₂……時不変型データ、OD₁……
時変型データの確定出力、OD₂……時不変型データの確
定出力、WD……CPUからの書き込みデータ、Q1、Q2、Q
3、Q4、L2、L4……ゲート信号、PC、CW₁、CW₂……選択
信号、CF₁、CF₂……セット信号．

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】時分割処理で複数の楽音を並列して発音
   し、各時分割チャネル毎に、その処理時間の経過に対し
   同期して変化し得る時変型データと非同期に変化する時
   不変型データとで該時分割チャネルに対応する楽音の発
   音制御を行う電子楽器の音源装置において、 前記各時分割チャネルに対応するアドレスのデータ領域
   に該時分割チャネルに対応する時変型データ及び時不変
   型データを混在させて記憶する記憶手段と、 前記各時分割チャネルの処理時間毎に、前記記憶手段内
   の現時分割チャネルに対応するアドレスから前記時変型
   データ及び時不変型データを同時に読み出す読出手段
   と、 前記処理時間毎に、前記読出手段で読み出された時変型
   データに対し演算を行う演算手段と、 前記処理時間毎に、前記演算手段が前記時変型データの
   演算を行っている間、前記読出手段で読み出された時不
   変型データを保持する保持手段と、 前記処理時間毎に、前記演算手段で演算された時変型デ
   ータと前記保持手段に保持された時不変型データを前記
   記憶手段内の現時分割チャネルに対応するアドレスに同
   時に書き込む書込手段と、 を有することを特徴とする電子楽器の音源装置。
2. 【請求項２】前記各時分割チャネルの処理時間毎に、前
   記記憶手段内の任意の時分割チャネルに対応するアドレ
   スに対し、時変型データ又は時不変型データの読み出し
   又は書き込みを行う任意チャネル制御手段を有すること
   を特徴とする請求項１記載の電子楽器の音源装置。