JP2595992B2 - 電子楽器 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割チャンネルに対しデータの書き込み
処理を改良した電子楽器に関するものである。
処理を改良した電子楽器に関するものである。
従来、時分割波形情報の処理手段を有する電子楽器に
おいて、データレジスタとしてシフトレジスタを用いて
いた。
おいて、データレジスタとしてシフトレジスタを用いて
いた。
第６図は、このような従来の電子楽器の波形メモリか
ら波形情報を読み出すためのアドレス発生回路の基本的
な構成を示したブロック図である。同図において、アド
レス発生回路は、それぞれカレントアドレス、ピッチデ
ータ、再生フラグが格納されるカレントアドレスレジス
タ１、ピッチデータレジスタ２、再生フラグレジスタ３
を有する。そして、これらのレジスタ1,2,3に所定のデ
ータを時分割チャンネルに書き込むために、図示しない
制御部からスタートアドレスデータ、ピッチデータ、セ
ット／リセット等のデータWB、選択信号WCA,WPT及びセ
ット／リセット制御信号FSRが与えられる。図示しない
制御部から与えられるピッチデータとピッチデータレジ
スタ２の出力はセレクタ４に入力され、選択信号WPTに
より選択されて、ピッチデータレジスタ２に入力する。
セレクタ４は、選択信号WPTが「０」のときＡ入力、
「１」のときＢ入力を選択する。セット／リセットのデ
ータとフラグレジスタ３の出力は、セット／リセット回
路５に与えられ、セット／リセット制御信号FSRの制御
のもとに、再生フラグレジスタ３に入力する。セット／
リセット回路５は、セット／リセット信号FSRが「１」
のときにのみ指定のビットにセットまたはリセットを行
う。ピッチデータレジスタ２と再生フラグレジスタ３の
出力はアンドゲート６に入力され、このアンドゲート６
の出力とカレントアドレスレジスタ１の出力は、全加算
器７で加算される。図示しない制御部から与えられるス
タートアドレス等のデータWBと全加算器７の出力は、セ
レクタ８に入力され、選択信号WCAに選択されて、カレ
ントアドレスレジスタ１に入力する。セレクタ８は、選
択信号WCAが「０」のときＡ入力、「１」のときＢ入力
を選択する。カレントアドレスレジスタ１の出力は、読
み出しアドレスデータCAとして、図示しない波形メモリ
に出力される。
ら波形情報を読み出すためのアドレス発生回路の基本的
な構成を示したブロック図である。同図において、アド
レス発生回路は、それぞれカレントアドレス、ピッチデ
ータ、再生フラグが格納されるカレントアドレスレジス
タ１、ピッチデータレジスタ２、再生フラグレジスタ３
を有する。そして、これらのレジスタ1,2,3に所定のデ
ータを時分割チャンネルに書き込むために、図示しない
制御部からスタートアドレスデータ、ピッチデータ、セ
ット／リセット等のデータWB、選択信号WCA,WPT及びセ
ット／リセット制御信号FSRが与えられる。図示しない
制御部から与えられるピッチデータとピッチデータレジ
スタ２の出力はセレクタ４に入力され、選択信号WPTに
より選択されて、ピッチデータレジスタ２に入力する。
セレクタ４は、選択信号WPTが「０」のときＡ入力、
「１」のときＢ入力を選択する。セット／リセットのデ
ータとフラグレジスタ３の出力は、セット／リセット回
路５に与えられ、セット／リセット制御信号FSRの制御
のもとに、再生フラグレジスタ３に入力する。セット／
リセット回路５は、セット／リセット信号FSRが「１」
のときにのみ指定のビットにセットまたはリセットを行
う。ピッチデータレジスタ２と再生フラグレジスタ３の
出力はアンドゲート６に入力され、このアンドゲート６
の出力とカレントアドレスレジスタ１の出力は、全加算
器７で加算される。図示しない制御部から与えられるス
タートアドレス等のデータWBと全加算器７の出力は、セ
レクタ８に入力され、選択信号WCAに選択されて、カレ
ントアドレスレジスタ１に入力する。セレクタ８は、選
択信号WCAが「０」のときＡ入力、「１」のときＢ入力
を選択する。カレントアドレスレジスタ１の出力は、読
み出しアドレスデータCAとして、図示しない波形メモリ
に出力される。
このような従来の電子楽器のアドレス発生回路では、
データWBの書き込みを行わない場合には、カレントアド
レスレジスタ１の出力は、全加算器７で再生フラグレジ
スア３の所定のタイミングで開くアンドゲート６から出
力されるピッチデータレジスタ２からのピッチデータと
加算された後、通常選択信号WCAが「０」でＡ入力が選
択されているセレクタ８を通ってカレントアドレスレジ
スタ１に入力される。従って、アンドゲート６の出力が
「０」でないときには、カレントアドレスは該アンドゲ
ート６の出力値（ピッチデータ）だけずつ歩進する。一
方、カレントアドレスを新たに書き込む場合には、デー
タWBを用意した後、所望の時分割チャンネルのタイミン
グで選択信号WCAを「１」にすることにより、セレクタ
８のＢ入力を選択し、用意したデータWBがカレントアド
レスレジスタ１に入力される。また、ピッチデータレジ
スタ２の出力は、通常選択信号WPTが「０」でＡ入力が
選択されているセレクタ４を通ってピッチデータレジス
タ２に入力されており、ピッチデータ値は保持されてい
る。ピッチデータを新たに書き込みたい場合には、デー
タWB（ピッチデータ）を用意した後、所望の時分割チャ
ンネルのタイミングで選択信号WPTを「１」にすること
により、セレクタ４のＢ入力を選択し、用意したデータ
WBがピッチデータレジスタ２に入力される。さらに、再
生フラグレジスタ３の出力は、セット／リセット回路５
に入力されており、通常このセット／リセット回路５
は、再生フラグレジスタ３に入力している。セット／リ
セット回路５は、データWBのあるビット（例えばビット
０）をリセット指定ビット、他のあるビット（例えばビ
ット１）をセット指定ビットとし、セット／リセット制
御信号FRSが「１」となったときのみセット指定ビット
及びリセット指定ビットを参照して、入力された再生フ
ラグデータをセットあるいはリセットする。再生フラグ
レジスタ３に格納されている再生フラグをセットあるい
はリセットしたい場合には、データWBのセット指定ビッ
ト、リセット指定ビットにてセットあるいはリセットを
指定し、所望の時分割チャンネルのタイミングで、セッ
ト／リセット制御信号FSRを「１」にすることにより、
再生フラグがセットまたはリセットされる。
データWBの書き込みを行わない場合には、カレントアド
レスレジスタ１の出力は、全加算器７で再生フラグレジ
スア３の所定のタイミングで開くアンドゲート６から出
力されるピッチデータレジスタ２からのピッチデータと
加算された後、通常選択信号WCAが「０」でＡ入力が選
択されているセレクタ８を通ってカレントアドレスレジ
スタ１に入力される。従って、アンドゲート６の出力が
「０」でないときには、カレントアドレスは該アンドゲ
ート６の出力値（ピッチデータ）だけずつ歩進する。一
方、カレントアドレスを新たに書き込む場合には、デー
タWBを用意した後、所望の時分割チャンネルのタイミン
グで選択信号WCAを「１」にすることにより、セレクタ
８のＢ入力を選択し、用意したデータWBがカレントアド
レスレジスタ１に入力される。また、ピッチデータレジ
スタ２の出力は、通常選択信号WPTが「０」でＡ入力が
選択されているセレクタ４を通ってピッチデータレジス
タ２に入力されており、ピッチデータ値は保持されてい
る。ピッチデータを新たに書き込みたい場合には、デー
タWB（ピッチデータ）を用意した後、所望の時分割チャ
ンネルのタイミングで選択信号WPTを「１」にすること
により、セレクタ４のＢ入力を選択し、用意したデータ
WBがピッチデータレジスタ２に入力される。さらに、再
生フラグレジスタ３の出力は、セット／リセット回路５
に入力されており、通常このセット／リセット回路５
は、再生フラグレジスタ３に入力している。セット／リ
セット回路５は、データWBのあるビット（例えばビット
０）をリセット指定ビット、他のあるビット（例えばビ
ット１）をセット指定ビットとし、セット／リセット制
御信号FRSが「１」となったときのみセット指定ビット
及びリセット指定ビットを参照して、入力された再生フ
ラグデータをセットあるいはリセットする。再生フラグ
レジスタ３に格納されている再生フラグをセットあるい
はリセットしたい場合には、データWBのセット指定ビッ
ト、リセット指定ビットにてセットあるいはリセットを
指定し、所望の時分割チャンネルのタイミングで、セッ
ト／リセット制御信号FSRを「１」にすることにより、
再生フラグがセットまたはリセットされる。
上記のような従来の電子楽器の波形情報を読み出すた
めのアドレス発生回路では、カレントアドレスレジスタ
１、ピッチデータレジスタ２に新たにデータを書き込ん
だり、再生フラグレジスタ３の再生フラグをセット／リ
セットする場合には、所望の時分割チャンネルのタイミ
ングを待つ必要があり、命令実行のための時間が長くな
る。このため、カレントアドレスが所望の動作を開始す
るまでの時間が長くなり、楽器としての応答時間の面で
不具合を生じる問題があった。
めのアドレス発生回路では、カレントアドレスレジスタ
１、ピッチデータレジスタ２に新たにデータを書き込ん
だり、再生フラグレジスタ３の再生フラグをセット／リ
セットする場合には、所望の時分割チャンネルのタイミ
ングを待つ必要があり、命令実行のための時間が長くな
る。このため、カレントアドレスが所望の動作を開始す
るまでの時間が長くなり、楽器としての応答時間の面で
不具合を生じる問題があった。
本発明の課題は、電子楽器において演奏に対する応答
時間を短くし、良好な演奏条件を提供できるようにする
ことにある。
時間を短くし、良好な演奏条件を提供できるようにする
ことにある。
本発明の手段は、複数の時分割チャンネルで動作する
波形情報処理手段を備えた電子楽器において、波形情報
処理手段は、データを記憶するデータレジスタとして任
意の記憶場所に読み書きができる例えばRAM等の記憶手
段を有し、この記憶手段を１つの時分割チャンネル内で
書き込む区間と読み出す区間とを少なくとも１つずつ設
定すると共に、データの処理内容に応じて最適なアドレ
ス制御によりRAMをアクセスするものである。
波形情報処理手段を備えた電子楽器において、波形情報
処理手段は、データを記憶するデータレジスタとして任
意の記憶場所に読み書きができる例えばRAM等の記憶手
段を有し、この記憶手段を１つの時分割チャンネル内で
書き込む区間と読み出す区間とを少なくとも１つずつ設
定すると共に、データの処理内容に応じて最適なアドレ
ス制御によりRAMをアクセスするものである。
本発明の手段の作用は次の通りである。波形情報処理
手段のRAM等の記憶手段にデータの種類、処理時間に応
じて最適なアドレス信号及び他の制御信号を与えること
により、任意の時分割チャンネルにデータの書き込みを
行うことができ、データの書き込みの実行時間が短縮さ
れる。
手段のRAM等の記憶手段にデータの種類、処理時間に応
じて最適なアドレス信号及び他の制御信号を与えること
により、任意の時分割チャンネルにデータの書き込みを
行うことができ、データの書き込みの実行時間が短縮さ
れる。
以下、本発明の実施例について、図面を参照しながら
詳細に説明する。
詳細に説明する。
第１図は、シフトレジスタの機能をRAMを用いて実現
した電子楽器の波形情報処理部のブロック図である。同
図において、RAM（Random Access Memory）11は、シフ
トレジスタの機能を実現するために用いられるものであ
り、任意の記憶場所に読み書きができる記憶手段であ
る。このRAM11のアドレス入力信号の端子には、図示し
ない中央制御部（CPU）からアドレスデータが供給さ
れ、チップセレクト信号（▲▼）の端子は接地され
ている。図示しないCPUからの制御信号WCK、WRTは、ナ
ンドゲート12に入力され、このナンドゲート12の出力
は、RAM11のライトイネーブル信号（WE）の入力端子に
入力されている。また、上記制御信号WRTは、RAM11の出
力イネーブル信号（▲▼）の端子及びインバータ13
に入力されている。このインバータ13の出力は、トライ
ステートバッファ14の制御端子に入力されている。この
トライステートバッファ14は、制御端子に「０」（ロー
レベル）信号が与えられて入力信号を出力し、「１」
（ハイレベル）信号が与えられてハイインピーダンス状
態を持つゲートである。RAM11のデータ入出力端子から
は、出力データが後述する所定のタイミングで出力デー
タ用フリップフロップ15に与えられ、該フリップフロッ
プ15に与えらえるクロックCLKに同期してデータ（DATA
OUT）が出力される。入力データ（DATA IN）は、入
力データ用フリップフロップ16に入力され、該フリップ
フロップ16に与えられる所定のクロックCLKまたは演算
終了の割り込み信号等に同期してトライステートバッフ
ァ14を介してRAM11のデータ入出力端子に入力される。
した電子楽器の波形情報処理部のブロック図である。同
図において、RAM（Random Access Memory）11は、シフ
トレジスタの機能を実現するために用いられるものであ
り、任意の記憶場所に読み書きができる記憶手段であ
る。このRAM11のアドレス入力信号の端子には、図示し
ない中央制御部（CPU）からアドレスデータが供給さ
れ、チップセレクト信号（▲▼）の端子は接地され
ている。図示しないCPUからの制御信号WCK、WRTは、ナ
ンドゲート12に入力され、このナンドゲート12の出力
は、RAM11のライトイネーブル信号（WE）の入力端子に
入力されている。また、上記制御信号WRTは、RAM11の出
力イネーブル信号（▲▼）の端子及びインバータ13
に入力されている。このインバータ13の出力は、トライ
ステートバッファ14の制御端子に入力されている。この
トライステートバッファ14は、制御端子に「０」（ロー
レベル）信号が与えられて入力信号を出力し、「１」
（ハイレベル）信号が与えられてハイインピーダンス状
態を持つゲートである。RAM11のデータ入出力端子から
は、出力データが後述する所定のタイミングで出力デー
タ用フリップフロップ15に与えられ、該フリップフロッ
プ15に与えらえるクロックCLKに同期してデータ（DATA
OUT）が出力される。入力データ（DATA IN）は、入
力データ用フリップフロップ16に入力され、該フリップ
フロップ16に与えられる所定のクロックCLKまたは演算
終了の割り込み信号等に同期してトライステートバッフ
ァ14を介してRAM11のデータ入出力端子に入力される。
上記構成の電子楽器の波形情報処理部の動作例を説明
する。この波形情報処理部は、取り扱うデータをAX型、
AY型、AZ型のように分類し、それぞれのデータごとに異
なる動作で処理を実行する。ここで、AX型は書き直し
（読み出し→演算→書き込み）が行われないデータであ
り、AY型は演算による書き直しが行われ、演算時間が比
較的短いデータであり、AZ型は演算による書き直しが行
われ、演算時間が比較的長いデータである。以下に、AX
型、AY型、AZ型の各々の制御方法及び動作を第２図乃至
第４図を用いて説明する。なお、これらの図において
は、時分割チャンネル“n"に対する動作を太線で表わし
ている。また、時分割チャンネルの前半は書き込み（WR
ITE）、後半は読み出し（READ）の動作にあり割りあて
ている。
する。この波形情報処理部は、取り扱うデータをAX型、
AY型、AZ型のように分類し、それぞれのデータごとに異
なる動作で処理を実行する。ここで、AX型は書き直し
（読み出し→演算→書き込み）が行われないデータであ
り、AY型は演算による書き直しが行われ、演算時間が比
較的短いデータであり、AZ型は演算による書き直しが行
われ、演算時間が比較的長いデータである。以下に、AX
型、AY型、AZ型の各々の制御方法及び動作を第２図乃至
第４図を用いて説明する。なお、これらの図において
は、時分割チャンネル“n"に対する動作を太線で表わし
ている。また、時分割チャンネルの前半は書き込み（WR
ITE）、後半は読み出し（READ）の動作にあり割りあて
ている。
第２図はAX型データの処理動作を示すタイミングチャ
ートである。時分割チャンネルは、クロックCLKの立ち
上がりから次の立ち上がりの間に割りあてられて、制御
信号WCKは各時分割チャンネルの前半及び後半のほぼ中
央で「１」になる信号で、制御信号WRTは書き込み時を
除き通常「０」となる信号である。第２図において、ま
ず読み出すときには時分割チャンネル“ｎ−1"の後半で
アドレスデータ「ｎ」がRAM11に与えられており、この
ときWRTが「０」で▲▼信号が「１」、▲▼信
号が「０」となり、I/OからRAM11のアクセス時間だけ遅
延してデータが確定する。このI/O信号は出力データ用
フリップフロップ15に与えられ、クロックCLKに同期し
てDATA OUT信号として出力される。このとき、トライ
ステートバッファ14は、制御端子に「１」が与えられハ
イインピーダンス状態になっている。次に、新たにデー
タを書き込む場合には、アドレス信号の時分割チャンネ
ル前半に与えられるデータWAの値を所望の時分割チャン
ネル値に確定させ、また、所望のデータWBをDATA IN信
号とし与えておき、任意の時分割チャンネルの前半でWR
T信号を「１」にすればよい。第２図では、WRT信号を時
分割チャンネル“n"の前半で「１」としている場合を示
している。これによりWCK信号が「１」のとき▲▼
信号が「１」、▲▼信号が「１」となり、トライス
テートバッファ14が開き、RAM11にデータWBが書き込ま
れる。この制御方法によれば、データWBを書き込む際所
望の時分割チャンネルのタイミングまで書き込む実行を
持つ必要はなく、任意の時分割チャンネルにおいて書き
込み実行が可能である。一般的には、書き込み実行時間
の短縮のため、書き込み実行指令後、時間的に最も先に
巡ってる時分割チャンネルにおいて書き込み実行を行
う。
ートである。時分割チャンネルは、クロックCLKの立ち
上がりから次の立ち上がりの間に割りあてられて、制御
信号WCKは各時分割チャンネルの前半及び後半のほぼ中
央で「１」になる信号で、制御信号WRTは書き込み時を
除き通常「０」となる信号である。第２図において、ま
ず読み出すときには時分割チャンネル“ｎ−1"の後半で
アドレスデータ「ｎ」がRAM11に与えられており、この
ときWRTが「０」で▲▼信号が「１」、▲▼信
号が「０」となり、I/OからRAM11のアクセス時間だけ遅
延してデータが確定する。このI/O信号は出力データ用
フリップフロップ15に与えられ、クロックCLKに同期し
てDATA OUT信号として出力される。このとき、トライ
ステートバッファ14は、制御端子に「１」が与えられハ
イインピーダンス状態になっている。次に、新たにデー
タを書き込む場合には、アドレス信号の時分割チャンネ
ル前半に与えられるデータWAの値を所望の時分割チャン
ネル値に確定させ、また、所望のデータWBをDATA IN信
号とし与えておき、任意の時分割チャンネルの前半でWR
T信号を「１」にすればよい。第２図では、WRT信号を時
分割チャンネル“n"の前半で「１」としている場合を示
している。これによりWCK信号が「１」のとき▲▼
信号が「１」、▲▼信号が「１」となり、トライス
テートバッファ14が開き、RAM11にデータWBが書き込ま
れる。この制御方法によれば、データWBを書き込む際所
望の時分割チャンネルのタイミングまで書き込む実行を
持つ必要はなく、任意の時分割チャンネルにおいて書き
込み実行が可能である。一般的には、書き込み実行時間
の短縮のため、書き込み実行指令後、時間的に最も先に
巡ってる時分割チャンネルにおいて書き込み実行を行
う。
第３図はAY型データの処理動作を示すタイミングチャ
ートである。この処理では演算時間が比較的短く、同図
に示す如く時分割チャンネル前半で▲▼信号が
「０」となる間に終了するものである。読み出し動作に
ついては、AX型と同様であるので説明を省略する。演算
によるデータの書き直しを行う場合には、まず、DATA
OUT信号は、時分割チャンネル中確定しており、同様に
時分割チャンネル中確定している他のデータとの演算を
行い、演算結果を同じRAM11に再び書き込む。このAY型
のデータの書き直しを行うため、WRT信号は毎時分割チ
ャンネルの前半で「１」となる周期的な信号となる。従
って、▲信号もWCK信号及びWRT信号がともに「１」
である区間「０」となる周期信号となり、▲信号の
立ち上がり時点ですでに演算が終了し確定している演算
結果がデータが入力データ用フリップフロップ16からト
ライステートバッファ14を通り再びRAM11に書き込まれ
る。新たにデータを書き込む場合には、書き込みたいデ
ータを用意し、所望の時分割チャンネルを待って、演算
結果のかわりに用意されたデータが選択されるようにす
ることで書き込みが実行される。
ートである。この処理では演算時間が比較的短く、同図
に示す如く時分割チャンネル前半で▲▼信号が
「０」となる間に終了するものである。読み出し動作に
ついては、AX型と同様であるので説明を省略する。演算
によるデータの書き直しを行う場合には、まず、DATA
OUT信号は、時分割チャンネル中確定しており、同様に
時分割チャンネル中確定している他のデータとの演算を
行い、演算結果を同じRAM11に再び書き込む。このAY型
のデータの書き直しを行うため、WRT信号は毎時分割チ
ャンネルの前半で「１」となる周期的な信号となる。従
って、▲信号もWCK信号及びWRT信号がともに「１」
である区間「０」となる周期信号となり、▲信号の
立ち上がり時点ですでに演算が終了し確定している演算
結果がデータが入力データ用フリップフロップ16からト
ライステートバッファ14を通り再びRAM11に書き込まれ
る。新たにデータを書き込む場合には、書き込みたいデ
ータを用意し、所望の時分割チャンネルを待って、演算
結果のかわりに用意されたデータが選択されるようにす
ることで書き込みが実行される。
第４図はAZ型データの処理動作を示すタイミングチャ
ートである。この処理では演算時間が比較的長く、同図
に示す如く時分割チャンネルの後半で終了するものであ
る。読み出し動作については、AX型、AY型と同様であ
り、また、新たにデータを書き込む動作に関しては、AY
型と同様であるので説明を省略する。演算によるデータ
の書き直しを行う場合には、AZ型のデータの演算時間が
比較的長く、AY型のように時分割チャンネル内で書き込
みが行えないため、演算結果をクロックCLK信号とする
入力データ用フリップフロップ16に一旦受け、これをDA
TA IN信号とする。時分割チャンネル“n"に対する演算
結果がDATA IN信号として確定するのは時分割チャンネ
ル“ｎ＋1"であるから、この時分割チャンネル“ｎ＋1"
の前半においてアドレス信号値には「ｎ」が与えられ、
データの書き込みが行われる。
ートである。この処理では演算時間が比較的長く、同図
に示す如く時分割チャンネルの後半で終了するものであ
る。読み出し動作については、AX型、AY型と同様であ
り、また、新たにデータを書き込む動作に関しては、AY
型と同様であるので説明を省略する。演算によるデータ
の書き直しを行う場合には、AZ型のデータの演算時間が
比較的長く、AY型のように時分割チャンネル内で書き込
みが行えないため、演算結果をクロックCLK信号とする
入力データ用フリップフロップ16に一旦受け、これをDA
TA IN信号とする。時分割チャンネル“n"に対する演算
結果がDATA IN信号として確定するのは時分割チャンネ
ル“ｎ＋1"であるから、この時分割チャンネル“ｎ＋1"
の前半においてアドレス信号値には「ｎ」が与えられ、
データの書き込みが行われる。
尚、上記動作例では、AX型、AY型、AZ型の３種類につ
いて示しているが、AZ型よりも更に演算時間が長い場合
にも、演算結果がDATA IN信号として確定する時分割チ
ャンネルにアドレス信号値を与えることにより同様の制
御が可能となる。
いて示しているが、AZ型よりも更に演算時間が長い場合
にも、演算結果がDATA IN信号として確定する時分割チ
ャンネルにアドレス信号値を与えることにより同様の制
御が可能となる。
第５図は電子楽器の波形情報処理部の他の動作例を示
すタイミングチャートである。上記第２図乃至第４図の
動作例においては、AX型データを新たに書き込む場合の
実行時間は短縮されたが、AY型データ、AZ型データの場
合においては、所望の時分割チャンネルのタイミングを
待たなければならなかった。第５図の動作例は、これを
AX型データと同様にタイミングを待たずに行えるように
したものである。
すタイミングチャートである。上記第２図乃至第４図の
動作例においては、AX型データを新たに書き込む場合の
実行時間は短縮されたが、AY型データ、AZ型データの場
合においては、所望の時分割チャンネルのタイミングを
待たなければならなかった。第５図の動作例は、これを
AX型データと同様にタイミングを待たずに行えるように
したものである。
まず、時分割チャンネルを３乃至それ以上に分割し、
周期的な読み出し、書き込みの他に命令による書き込み
を行う区間を設ける。第５図の例では、時分割チャンネ
ルを３つに分割し、１番目の区間は演算結果による周期
的な開き込み、２番目の区間は命令による書き込み、３
番目の区間は周期的な読み出しに割りあてられる。新た
にデータを書き込む場合には、所望のデータをDATA IN
信号に与え、所望の時分割チャンネル値をWA信号に与
え、任意の時分割チャンネルの２番目の区間でWRT信号
を「１」にすればよい。周期的な読み出し及び書き込み
は、前記例と同様である。
周期的な読み出し、書き込みの他に命令による書き込み
を行う区間を設ける。第５図の例では、時分割チャンネ
ルを３つに分割し、１番目の区間は演算結果による周期
的な開き込み、２番目の区間は命令による書き込み、３
番目の区間は周期的な読み出しに割りあてられる。新た
にデータを書き込む場合には、所望のデータをDATA IN
信号に与え、所望の時分割チャンネル値をWA信号に与
え、任意の時分割チャンネルの２番目の区間でWRT信号
を「１」にすればよい。周期的な読み出し及び書き込み
は、前記例と同様である。
以上のように本実施例では、回路を集積回路で構成す
る場合、シフトレジストよりもRAMの方が単位記憶容量
あたりの回路規模が小さいため、LIS等の回路規模が小
さくなる。また、データの処理方法に依存することな
く、所望のデータを所望の時分割チャンネルにタイミン
グを待つことなく直ちに書き込むことができるため、デ
ータの書き込みに要する実行時間が大幅に短縮される。
る場合、シフトレジストよりもRAMの方が単位記憶容量
あたりの回路規模が小さいため、LIS等の回路規模が小
さくなる。また、データの処理方法に依存することな
く、所望のデータを所望の時分割チャンネルにタイミン
グを待つことなく直ちに書き込むことができるため、デ
ータの書き込みに要する実行時間が大幅に短縮される。
尚、本発明においては、時分割チャンネルを複数に分
割し、各区間で読み出し、書き込みを行う区間を設けれ
ばよく、実施例に限定されない。また、入力用データフ
リップフロップ16に与えられるクロックCLKは十分に速
いクロックまたは演算終了の割り込み信号であってもよ
い。
割し、各区間で読み出し、書き込みを行う区間を設けれ
ばよく、実施例に限定されない。また、入力用データフ
リップフロップ16に与えられるクロックCLKは十分に速
いクロックまたは演算終了の割り込み信号であってもよ
い。
以上説明したように本発明によれば、データレジスタ
をRAMで構成し、データを使用方法、演算演算処理時間
で分類し、データレジスタを構成するRAMにアドレス信
号及びその他の制御信号を与えることにより、データの
書き込みの実行時間を短縮することができ、電子楽器の
演奏に対する応答時間を短くできるため、良好な演奏条
件を提供することができる。
をRAMで構成し、データを使用方法、演算演算処理時間
で分類し、データレジスタを構成するRAMにアドレス信
号及びその他の制御信号を与えることにより、データの
書き込みの実行時間を短縮することができ、電子楽器の
演奏に対する応答時間を短くできるため、良好な演奏条
件を提供することができる。
第１図は本発明の一実施例に係る電子楽器の波形情報処
理部のブロック図、 第２図は本発明の一実施例に係るAX型データの処理動作
を示すタイミングチャート、 第３図は本発明の一実施例に係るAY型データの処理動作
を示すタイミングチャート、 第４図は本発明の一実施例に係るAZ型データの処理動作
を示すタイミングチャート、 第５図は本発明の他の実施例に係るデータの処理動作を
示すタイミングチャート、 第６図は従来の電子楽器の波形情報を読み出すためのア
ドレス発生回路のブロック図である。 11……RAM、 12……ナンドゲート、 13……インバータ、 14……トライステートバッファ、 15……出力データ用フリップフロップ、 16……入力データ用フリップフロップ．
理部のブロック図、 第２図は本発明の一実施例に係るAX型データの処理動作
を示すタイミングチャート、 第３図は本発明の一実施例に係るAY型データの処理動作
を示すタイミングチャート、 第４図は本発明の一実施例に係るAZ型データの処理動作
を示すタイミングチャート、 第５図は本発明の他の実施例に係るデータの処理動作を
示すタイミングチャート、 第６図は従来の電子楽器の波形情報を読み出すためのア
ドレス発生回路のブロック図である。 11……RAM、 12……ナンドゲート、 13……インバータ、 14……トライステートバッファ、 15……出力データ用フリップフロップ、 16……入力データ用フリップフロップ．
Claims (1)
- 【請求項１】複数の時分割チャンネルで動作する波形情
報処理手段を備えた電子楽器において、 データを各チャンネルと対応して一時的にランダムアク
セス可能に記憶する記憶手段と、 複数のチャンネルに対して順次、そのチャンネルにおけ
る処理時間としてのチャンネル時間を時分割で割当てる
割当手段と、 該割当手段にて割当てられた各チャンネル時間を複数区
間に分割し、該複数区間の少なくとも１つの区間におい
て、上記記憶手段から上記割当手段にて割当てられてい
るチャンネルに対応するデータを読出し、更に、他の区
間にて、上記割当手段にて割当てられているチャンネル
に対応するデータの演算結果を上記記憶手段の上記チャ
ンネルに対応する箇所に書込む読書制御手段と、 データの種類に応じて上記読書制御手段を制御して、上
記記憶手段からデータを読出すタイミングと、この読出
されたデータに基づいて演算したデータを上記記憶手段
へ書込むタイミングとを指定するタイミング指定手段
と、 を具備したことを特徴とする電子楽器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253233A JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62253233A JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194393A JPH0194393A (ja) | 1989-04-13 |
| JP2595992B2 true JP2595992B2 (ja) | 1997-04-02 |
Family
ID=17248418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62253233A Expired - Fee Related JP2595992B2 (ja) | 1987-10-07 | 1987-10-07 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595992B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3090453B2 (ja) * | 1989-07-10 | 2000-09-18 | 株式会社日立製作所 | 厚膜薄膜積層基板およびそれを用いた電子回路装置 |
| JP5809057B2 (ja) | 2009-09-15 | 2015-11-10 | 株式会社カネカ | 水溶性長鎖分子を付加した修飾エリスロポエチン |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5827438Y2 (ja) * | 1978-07-18 | 1983-06-14 | エヌ・テ−・エヌ東洋ベアリング株式会社 | シフトレジスタ |
| JPS55134898A (en) * | 1979-04-05 | 1980-10-21 | Sony Corp | Digital waveform gneration circuit |
| JPS5821796A (ja) * | 1981-07-31 | 1983-02-08 | ヤマハ株式会社 | 電子楽器 |
-
1987
- 1987-10-07 JP JP62253233A patent/JP2595992B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0194393A (ja) | 1989-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |