JPH03152796A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
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- JPH03152796A JPH03152796A JP1292777A JP29277789A JPH03152796A JP H03152796 A JPH03152796 A JP H03152796A JP 1292777 A JP1292777 A JP 1292777A JP 29277789 A JP29277789 A JP 29277789A JP H03152796 A JPH03152796 A JP H03152796A
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- 238000001514 detection method Methods 0.000 claims abstract description 13
- 210000004027 cell Anatomy 0.000 description 24
- 230000004044 response Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 210000005056 cell body Anatomy 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
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- 210000001747 pupil Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、アドレスの上位部でメモリセルの１列を選択
し、アドレスの下位部で前記選択された１列のメモリセ
ルのうちの１組のデータを選択する形式のＩＣメモリに
関する。 ［従来の技術］ 従来、この種のＩＣメモリは、第４図に示すように、ア
ドレスの上位部を入力するための端子群４０１と、アド
レスの下位部を入力するための端子群４０２と、データ
の入出力を行うためのデータ端子群４０３と、データの
入出力の動作を指定するための制御信号端子群４０４と
、メモリ部４０６と、端子群４０１と制御信号端子群４
０４からの信号を入力としメモリ要求がある場合メモリ
部４０６のメモリセルの１列を選択するアドレスデコー
ド回路４０５と、端子群４０２と制御信号端子群４０４
からの信号を入力としメモリ要求がある場合アドレスデ
コード回路４０５で選択された１列のメモリセルのうち
の１組のデータを選択しデータ端子群４０３との間で入
力または出力制御を行うデータセレクト回路４０７で構
成されている。 以上の構成によりＩＣメモリへのデータの書込みは、外
部からのアドレス値をアドレス端子群４０１および４０
２へ入力し、データ値をデータ端子群４０３へ入力し、
制御信号端子群４０４に書込み動作を指定することによ
り行い、読出しは、外部からのアドレス値をアドレス信
号群４０１および４０２へ入力し、制御信号端子群４０
１に読出し動作を指定して、データ端子４０３からのデ
ータ値を読出すことにより可能となる。この場合、メモ
リ内容の入出力に要する時間はアドレスデコード回路４
０５の動作に要する時間と、メモリ部４０６自身の動作
に要する時間と、データセレクト回路４０７の動作に要
する時間の総和となる。
し、アドレスの下位部で前記選択された１列のメモリセ
ルのうちの１組のデータを選択する形式のＩＣメモリに
関する。 ［従来の技術］ 従来、この種のＩＣメモリは、第４図に示すように、ア
ドレスの上位部を入力するための端子群４０１と、アド
レスの下位部を入力するための端子群４０２と、データ
の入出力を行うためのデータ端子群４０３と、データの
入出力の動作を指定するための制御信号端子群４０４と
、メモリ部４０６と、端子群４０１と制御信号端子群４
０４からの信号を入力としメモリ要求がある場合メモリ
部４０６のメモリセルの１列を選択するアドレスデコー
ド回路４０５と、端子群４０２と制御信号端子群４０４
からの信号を入力としメモリ要求がある場合アドレスデ
コード回路４０５で選択された１列のメモリセルのうち
の１組のデータを選択しデータ端子群４０３との間で入
力または出力制御を行うデータセレクト回路４０７で構
成されている。 以上の構成によりＩＣメモリへのデータの書込みは、外
部からのアドレス値をアドレス端子群４０１および４０
２へ入力し、データ値をデータ端子群４０３へ入力し、
制御信号端子群４０４に書込み動作を指定することによ
り行い、読出しは、外部からのアドレス値をアドレス信
号群４０１および４０２へ入力し、制御信号端子群４０
１に読出し動作を指定して、データ端子４０３からのデ
ータ値を読出すことにより可能となる。この場合、メモ
リ内容の入出力に要する時間はアドレスデコード回路４
０５の動作に要する時間と、メモリ部４０６自身の動作
に要する時間と、データセレクト回路４０７の動作に要
する時間の総和となる。
上述した従来のメモリＩＣは、１回のメモリ入出力動作
ごとに全回路が動作するため、高速化のためには内部の
全ての回路の高速化を実現しなければ実現できず、その
ため高速なメモリＩＣは低容量、大消費電流にならざる
を得なかった。 本発明の目的は、一連のメモリ読出し動作の効率化を図
ったＩＣメモリを提供することである。
ごとに全回路が動作するため、高速化のためには内部の
全ての回路の高速化を実現しなければ実現できず、その
ため高速なメモリＩＣは低容量、大消費電流にならざる
を得なかった。 本発明の目的は、一連のメモリ読出し動作の効率化を図
ったＩＣメモリを提供することである。
本発明のメモリＩＣは、前回のメモリへの読出し動作時
のアドレスの上位部の内容を保持するアドレス保持回路
と、前記アドレス保持回路の出力と現時点の読出し動作
時のアドレスの上位部との一致を検出する一致検出回路
と、１列のメモリセルの内容を保持するデータ保持回路
と、メモリ読出し動作時に前記一致検出回路から一致信
号が出力されない場合前記データ保持回路に現在読出し
中の１列のメモリセルの内容を書込み、一致信号が出力
された場合メモリセルの内容の代わりにデータ保持回路
の内容をメモリのデータ入出力端子に出力する制御回路
を有する。
のアドレスの上位部の内容を保持するアドレス保持回路
と、前記アドレス保持回路の出力と現時点の読出し動作
時のアドレスの上位部との一致を検出する一致検出回路
と、１列のメモリセルの内容を保持するデータ保持回路
と、メモリ読出し動作時に前記一致検出回路から一致信
号が出力されない場合前記データ保持回路に現在読出し
中の１列のメモリセルの内容を書込み、一致信号が出力
された場合メモリセルの内容の代わりにデータ保持回路
の内容をメモリのデータ入出力端子に出力する制御回路
を有する。
以前に読出されたデータの１組を高速な保持回路に保持
するので、同−組のデータをデータの再度の読出し時に
メモリセル本体を動作させることなく高速に外部に取り
出すことができ、−遼のメモリ読出し動作の効率化を図
ることができる。
するので、同−組のデータをデータの再度の読出し時に
メモリセル本体を動作させることなく高速に外部に取り
出すことができ、−遼のメモリ読出し動作の効率化を図
ることができる。
次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の一実施例のＩＣメモリのブロック図で
ある。 本実施例は、アドレスの上位部を入力するアドレス上位
入力端子群１０１と、アドレスの下位部を入力するアド
レス下位入力端子群１０２と、データの入出力を行うデ
ータ入出力端子群１０３と、データの入出力の動作を指
定する制御端子群１０４と、メモリ部１０６と、アドレ
ス上位入力端子群１０１と制御信号端子群１０４からの
信号を入力としてメモリ要求がある場合メモリセルの１
列を選択するアドレスデコード回路１０５と、アドレス
下位入力端子群１０２の内容を制御信号端子群１０４の
制御により保持するアドレス保持回路１０８と、アドレ
ス保持回路１０８の出力とアドレス上位入力端子群１０
１の一致検出を行なう一致検出回路１０９と、後述する
制御回路１０７からの信号の制御によりメモリ部１０６
の１列のデータ内容を保持するデータ保持回路１１０と
、アドレス下位入力端子群１０２と制御信号端子群１０
４からの信号と一致検出回路１０９の出力を入力としメ
モリ要求がある場合アドレスデコード回路１０５で選択
された１列のメモリセルのうちの１組のデータまたはデ
ータ保持回路１１０の内容のうちの一組のデータを選択
し、データ入出力端子群１０３との間で入力または出力
制御を行うと同時にデータ保持回路１１０に対し１列の
メモリセルの内容を書込む制御信号を出力する制御回路
１０７で構成されている。 次に、本実施例のＩＣメモリの動作を説明する。 通常、本ＩＣメモリに対して外部より入出力を行う場合
アドレス信号をアドレス上位入力端子群１０１とアドレ
ス下位入力端子群１０２に加え制御信号端子群１０４に
メモリへの書込みまたは読出しのいずれかの指定と動作
の実行を指定する信号を加える。その時点でメモリへの
書込み時にはデータ入出力端子群１０３に書込みたいデ
ータ値を加え、読出し時には一定時間後データ入出力端
子群１０３にデータが出力されるのを待ちその値を読出
す、この一連の動作中において本ＩＣメモリは、書込み
動作中においては、外部からみて通常のメモリＩＣと同
じに動作する０次に、読出し動作時においては、読出し
動作の初期にアドレス保持回路１０８の値とアドレス上
位入力端子群１０１の値が比較され、一致していなけれ
ば、制御回路１０７は従来のデータセレクト回路４０７
と同じ動作で選択された１列のメモリセルの内容のうち
アドレス下位入力端子群１０２で指定されたデータの１
組を選択してデータ入出力端子群１０３に出力する。さ
らに、この時点で同時にデータ保持回路１１０に１列分
のメモリセルの内容を書込む、そして読出し動作の完了
時点でアドレス保持回路１１０の内容を現在読出し動作
を行ったアドレスに更新する０以上の場合の一連の動作
においても外部からみて従来のメモリＩＣへの読出しと
同じに動作する。しかし２度目以降の読出し動作でアド
レス保持回路１０Ｂの値とアドレス上位入力端子群１０
１の値とが比較され一致していれば、１つ前のメモリ読
出し動作ですでにメモリセルより希望するデータがデー
タ保持回路１１０の中に保持されていることを示してい
るため、制御回路１０７はメモリ部１０６よりデータを
取りだすことなく、データ保持回路１１０の中からアド
レス下位入力信号群１０２で指定された目的のデータの
１組をデータ入出力端子群１０３へ出力する。このとき
読出しに要する時間は一致検出に要する時間と制御回路
１０７の動作に要する時間の総和だけとなり、通常のメ
モリ読出し動作よりはるかに高速にデータを出力できる
。また、コンピュータのプログラムがメモリ内容のよう
な場合は、一連の読出し動作が連続したアドレスの場合
が多く、この場合データ保持回路１１０のデータを読出
す確率は非常に大きく、全体的な効率は飛躍的に向上す
る。 第２図は、本発明の具体的な実施例として、アドレスの
上位部が８本、下位部が７本、データの１組が８本、制
御信号端子として論理レベル０の時メモリ読出し要求、
論理レベル１の時メモリ読出し非要求を意味する１本の
メモリ要求信号を持つ読出し専用メモリの場合を示す。 本実施例では第１図の各構成要素はアドレス上位端子群
１０１が８本のアドレス上位入力端子２０１、アドレス
下位入力端子群１０２が７本のアドレス下位入力端子２
０２、データ入出力端子群１０３が８本のデータ入出力
端子２０３、制御信号端子群１０４が読出し要求信号端
子２０４、アドレスデコード回路１０５は８→２５６デ
コ一ダ回路２０５、メモリ部１０６は２５６Ｘ １０２
４ビットＲＯＭセル２０６、アドレス保持回路１０８は
８本のアドレス上位信号をデータ入力とし読出し要求信
号をその論理レベル１への変化時に書込むクロック入力
とする８ビツトエツジタイプフリツプフロツプ２０８ａ
と、電源投入後の最初の読出し要求時のみ強制的に不一
致信号を出力する強制不一致回路２０８ｂ、−数枚出回
路１０９は強制不一致回路２０８ｂからの出力が強制不
一致状態でなく、かつ８ビツトエツジタイプフリツプフ
ロツプ２０８ａと８本のアドレス上位入力端子２０１の
内容が一致したとき論理レベル１を出力しそれ以外では
論理レベル０を出力する８ビツトコンパレータ２０９、
データ保持回路１１０は１０２４個の１列分のメモリセ
ルの内容を後述するＮＯＲ回路２０７ｂが論理レベルｌ
の場合そのまま出力へ送り論理レベル０の場合その直前
の内容を保持する１０２４ビツトラツチ回路２１０、制
御回路１０７は８個の１２８−１セレクタ２０７ａと８
ビツトコンパレータ２０９の出力と読出し要求信号を入
力とし共に論理レベル０の時のみ１０２４ビットラッチ
回路２１０へ論理レベル１を出力するＮＯＲ回路２０７
ｂとに対応している。 本実施例の特徴の第１は、データ保持回路１１０を制御
クロックが論理レベル１の場合入力信号を出力へそのま
ま出力するラッチ回路２１０とすることによりデータ保
持回路１１０とメモリセルからの信号のセレクタを制御
回路１０７から省略していることである。これは読出し
専用メモリの場合に可能となる。また、第２の特徴とし
て、電源投入後の最初の読出し動作時にデータ保持回路
１１０の内容と最初のアドレスの上位が偶然に一致する
場合を考慮してデータ保持回路１１０に最初の読出し動
作時のみ一致と見なさないように一致検出回路１０９へ
強制不一致指定信号を付加したことである。 本実施例の動作は前述した第１図の実施例で記述した内
容から書込み動作に関する部分を取り除いたものと等価
である。 第３図は第２図の実施例と同じ容量の読み書き両用のメ
モリの例を示している０本実施例では、第１図の各構成
要素はアドレス上位入力端子群１０１が８本のアドレス
上位入力端子３０１、アドレス下位入力端子群１０２が
７本のアドレス下位入力端子３０２、データ入出力端子
群１０３が８本のデータ入出力端子３０３、制御信号端
子群１０４が入出力選択信号（論理レベルＯの場合読出
し動作、論理レベル１の場合書込み動作と見なす）３０
４ａと動作要求信号（論理レベルＯの門人出力動作要求
、論理レベル１の場合動作非要求と見なす）３０４ｂの
２本の信号、アドレスデコード回路１０５は８−２５６
デコ一ダ回路３０５、メモリ部１０６は２５６ｘ１０２
４ビットＲＡＭセル３０６、アドレス保持回路１０８は
８本のアドレス上位信号をデータ入力とし入出力選択信
号端子３０４ａが論理レベルＯで、かつ動作要求信号端
子３０４ｂが論理レベル０から論理レベル１へ変化する
時にデータを書込む８ビツトエツジタイプフリツプフロ
ツプ３０８、一致検出回路１０９は８ビツトエツジタイ
プフリツプフロツプ３０８と８本のアドレス上位入力端
子３０１の内容が一致した時論理レベル１を出力しそれ
以外では論理レベル０を出力する８ビツトコンパレータ
３０９、データ保持回路１１０は１０２４個の１列分の
メモリセルの内容を後述するＮＯＲ回路３０７ｃが論理
レベルｌの場合そのまま出力に送り、論理レベルＯの場
合その直前の内容を保持する１０２４ビツトラツチ回路
３１０、制御回路１０７はデータの読出し時に使用され
る８個の１２８−１セレクタ３０７ａと書込み時に使用
される８個のｌ→１２８セレクタ３０７ｂと８ビツトコ
ンパレータ３０９の出力と入出力選択信号３０４ａと動
作要求信号３０４ｂの全ての信号が論理レベル０の時に
論理レベルｌを１０２４ビツトラツチ回路３１０へ出力
するＮＯＲ回路３０７Ｃに対応する。さらに、本実施例
では前記構成要件に加え入力選択信号３０４ａと動作要
求信号３０４ｂと８ビツトコンパレータ３０９の出力を
入力とし応答信号を発生する応答信号発生回路３１１と
、応答信号発生回路３１１から出力される応答信号を外
部に出力する応答信号端子３１２を持っている。 本実施例の動作は第１図の実施例で記述した内容と同様
である。さらに、本実施例では応答信号端子３１２を監
視することにより、外部のメモリ要求装置は本ＩＣメモ
リの高速動作時と通常動作時の動作に対応して最適な動
作をすることができる０本実施例の場合、第２図の実施
例と異なり電源投入後の最初の読出し動作において書込
み可能のメモリは初期状態が不定であることが一般的で
あるので強制不一致回路は不用である。 本発明ではさらに前述した実施例を拡張して任意の容量
および任意の入出力データ幅のＩＣメモリに適用するこ
とが可能である。
。 第１図は本発明の一実施例のＩＣメモリのブロック図で
ある。 本実施例は、アドレスの上位部を入力するアドレス上位
入力端子群１０１と、アドレスの下位部を入力するアド
レス下位入力端子群１０２と、データの入出力を行うデ
ータ入出力端子群１０３と、データの入出力の動作を指
定する制御端子群１０４と、メモリ部１０６と、アドレ
ス上位入力端子群１０１と制御信号端子群１０４からの
信号を入力としてメモリ要求がある場合メモリセルの１
列を選択するアドレスデコード回路１０５と、アドレス
下位入力端子群１０２の内容を制御信号端子群１０４の
制御により保持するアドレス保持回路１０８と、アドレ
ス保持回路１０８の出力とアドレス上位入力端子群１０
１の一致検出を行なう一致検出回路１０９と、後述する
制御回路１０７からの信号の制御によりメモリ部１０６
の１列のデータ内容を保持するデータ保持回路１１０と
、アドレス下位入力端子群１０２と制御信号端子群１０
４からの信号と一致検出回路１０９の出力を入力としメ
モリ要求がある場合アドレスデコード回路１０５で選択
された１列のメモリセルのうちの１組のデータまたはデ
ータ保持回路１１０の内容のうちの一組のデータを選択
し、データ入出力端子群１０３との間で入力または出力
制御を行うと同時にデータ保持回路１１０に対し１列の
メモリセルの内容を書込む制御信号を出力する制御回路
１０７で構成されている。 次に、本実施例のＩＣメモリの動作を説明する。 通常、本ＩＣメモリに対して外部より入出力を行う場合
アドレス信号をアドレス上位入力端子群１０１とアドレ
ス下位入力端子群１０２に加え制御信号端子群１０４に
メモリへの書込みまたは読出しのいずれかの指定と動作
の実行を指定する信号を加える。その時点でメモリへの
書込み時にはデータ入出力端子群１０３に書込みたいデ
ータ値を加え、読出し時には一定時間後データ入出力端
子群１０３にデータが出力されるのを待ちその値を読出
す、この一連の動作中において本ＩＣメモリは、書込み
動作中においては、外部からみて通常のメモリＩＣと同
じに動作する０次に、読出し動作時においては、読出し
動作の初期にアドレス保持回路１０８の値とアドレス上
位入力端子群１０１の値が比較され、一致していなけれ
ば、制御回路１０７は従来のデータセレクト回路４０７
と同じ動作で選択された１列のメモリセルの内容のうち
アドレス下位入力端子群１０２で指定されたデータの１
組を選択してデータ入出力端子群１０３に出力する。さ
らに、この時点で同時にデータ保持回路１１０に１列分
のメモリセルの内容を書込む、そして読出し動作の完了
時点でアドレス保持回路１１０の内容を現在読出し動作
を行ったアドレスに更新する０以上の場合の一連の動作
においても外部からみて従来のメモリＩＣへの読出しと
同じに動作する。しかし２度目以降の読出し動作でアド
レス保持回路１０Ｂの値とアドレス上位入力端子群１０
１の値とが比較され一致していれば、１つ前のメモリ読
出し動作ですでにメモリセルより希望するデータがデー
タ保持回路１１０の中に保持されていることを示してい
るため、制御回路１０７はメモリ部１０６よりデータを
取りだすことなく、データ保持回路１１０の中からアド
レス下位入力信号群１０２で指定された目的のデータの
１組をデータ入出力端子群１０３へ出力する。このとき
読出しに要する時間は一致検出に要する時間と制御回路
１０７の動作に要する時間の総和だけとなり、通常のメ
モリ読出し動作よりはるかに高速にデータを出力できる
。また、コンピュータのプログラムがメモリ内容のよう
な場合は、一連の読出し動作が連続したアドレスの場合
が多く、この場合データ保持回路１１０のデータを読出
す確率は非常に大きく、全体的な効率は飛躍的に向上す
る。 第２図は、本発明の具体的な実施例として、アドレスの
上位部が８本、下位部が７本、データの１組が８本、制
御信号端子として論理レベル０の時メモリ読出し要求、
論理レベル１の時メモリ読出し非要求を意味する１本の
メモリ要求信号を持つ読出し専用メモリの場合を示す。 本実施例では第１図の各構成要素はアドレス上位端子群
１０１が８本のアドレス上位入力端子２０１、アドレス
下位入力端子群１０２が７本のアドレス下位入力端子２
０２、データ入出力端子群１０３が８本のデータ入出力
端子２０３、制御信号端子群１０４が読出し要求信号端
子２０４、アドレスデコード回路１０５は８→２５６デ
コ一ダ回路２０５、メモリ部１０６は２５６Ｘ １０２
４ビットＲＯＭセル２０６、アドレス保持回路１０８は
８本のアドレス上位信号をデータ入力とし読出し要求信
号をその論理レベル１への変化時に書込むクロック入力
とする８ビツトエツジタイプフリツプフロツプ２０８ａ
と、電源投入後の最初の読出し要求時のみ強制的に不一
致信号を出力する強制不一致回路２０８ｂ、−数枚出回
路１０９は強制不一致回路２０８ｂからの出力が強制不
一致状態でなく、かつ８ビツトエツジタイプフリツプフ
ロツプ２０８ａと８本のアドレス上位入力端子２０１の
内容が一致したとき論理レベル１を出力しそれ以外では
論理レベル０を出力する８ビツトコンパレータ２０９、
データ保持回路１１０は１０２４個の１列分のメモリセ
ルの内容を後述するＮＯＲ回路２０７ｂが論理レベルｌ
の場合そのまま出力へ送り論理レベル０の場合その直前
の内容を保持する１０２４ビツトラツチ回路２１０、制
御回路１０７は８個の１２８−１セレクタ２０７ａと８
ビツトコンパレータ２０９の出力と読出し要求信号を入
力とし共に論理レベル０の時のみ１０２４ビットラッチ
回路２１０へ論理レベル１を出力するＮＯＲ回路２０７
ｂとに対応している。 本実施例の特徴の第１は、データ保持回路１１０を制御
クロックが論理レベル１の場合入力信号を出力へそのま
ま出力するラッチ回路２１０とすることによりデータ保
持回路１１０とメモリセルからの信号のセレクタを制御
回路１０７から省略していることである。これは読出し
専用メモリの場合に可能となる。また、第２の特徴とし
て、電源投入後の最初の読出し動作時にデータ保持回路
１１０の内容と最初のアドレスの上位が偶然に一致する
場合を考慮してデータ保持回路１１０に最初の読出し動
作時のみ一致と見なさないように一致検出回路１０９へ
強制不一致指定信号を付加したことである。 本実施例の動作は前述した第１図の実施例で記述した内
容から書込み動作に関する部分を取り除いたものと等価
である。 第３図は第２図の実施例と同じ容量の読み書き両用のメ
モリの例を示している０本実施例では、第１図の各構成
要素はアドレス上位入力端子群１０１が８本のアドレス
上位入力端子３０１、アドレス下位入力端子群１０２が
７本のアドレス下位入力端子３０２、データ入出力端子
群１０３が８本のデータ入出力端子３０３、制御信号端
子群１０４が入出力選択信号（論理レベルＯの場合読出
し動作、論理レベル１の場合書込み動作と見なす）３０
４ａと動作要求信号（論理レベルＯの門人出力動作要求
、論理レベル１の場合動作非要求と見なす）３０４ｂの
２本の信号、アドレスデコード回路１０５は８−２５６
デコ一ダ回路３０５、メモリ部１０６は２５６ｘ１０２
４ビットＲＡＭセル３０６、アドレス保持回路１０８は
８本のアドレス上位信号をデータ入力とし入出力選択信
号端子３０４ａが論理レベルＯで、かつ動作要求信号端
子３０４ｂが論理レベル０から論理レベル１へ変化する
時にデータを書込む８ビツトエツジタイプフリツプフロ
ツプ３０８、一致検出回路１０９は８ビツトエツジタイ
プフリツプフロツプ３０８と８本のアドレス上位入力端
子３０１の内容が一致した時論理レベル１を出力しそれ
以外では論理レベル０を出力する８ビツトコンパレータ
３０９、データ保持回路１１０は１０２４個の１列分の
メモリセルの内容を後述するＮＯＲ回路３０７ｃが論理
レベルｌの場合そのまま出力に送り、論理レベルＯの場
合その直前の内容を保持する１０２４ビツトラツチ回路
３１０、制御回路１０７はデータの読出し時に使用され
る８個の１２８−１セレクタ３０７ａと書込み時に使用
される８個のｌ→１２８セレクタ３０７ｂと８ビツトコ
ンパレータ３０９の出力と入出力選択信号３０４ａと動
作要求信号３０４ｂの全ての信号が論理レベル０の時に
論理レベルｌを１０２４ビツトラツチ回路３１０へ出力
するＮＯＲ回路３０７Ｃに対応する。さらに、本実施例
では前記構成要件に加え入力選択信号３０４ａと動作要
求信号３０４ｂと８ビツトコンパレータ３０９の出力を
入力とし応答信号を発生する応答信号発生回路３１１と
、応答信号発生回路３１１から出力される応答信号を外
部に出力する応答信号端子３１２を持っている。 本実施例の動作は第１図の実施例で記述した内容と同様
である。さらに、本実施例では応答信号端子３１２を監
視することにより、外部のメモリ要求装置は本ＩＣメモ
リの高速動作時と通常動作時の動作に対応して最適な動
作をすることができる０本実施例の場合、第２図の実施
例と異なり電源投入後の最初の読出し動作において書込
み可能のメモリは初期状態が不定であることが一般的で
あるので強制不一致回路は不用である。 本発明ではさらに前述した実施例を拡張して任意の容量
および任意の入出力データ幅のＩＣメモリに適用するこ
とが可能である。
以上説明したように本発明は、ＩＣメモリのうち特に大
容量低速なメモリの読出し動作において以前に読出され
たデータの１組を高速な保持回路に保持することにより
、同−組のデータをデータの再度読出し時にメモリセル
本体を動作させることなく高速に外部に取り出すことが
でき、一連のメモリ読出し動作の効率化を図ることがで
きる効果がある。
容量低速なメモリの読出し動作において以前に読出され
たデータの１組を高速な保持回路に保持することにより
、同−組のデータをデータの再度読出し時にメモリセル
本体を動作させることなく高速に外部に取り出すことが
でき、一連のメモリ読出し動作の効率化を図ることがで
きる効果がある。
第１図〜第３図はそれぞれ本発明の第１．第２、第３の
実施例のＩＣメモリのブロック図、第４図は従来例のブ
ロック図である。 １０１・・・アドレス上位入力端子群、１０２・・・ア
ドレス下位入力端子群、１０３・・・データ入出力端子
群、 １０４・・・制御信号端子群、 １０５・・・アドレスデコード回路、 １０６・・・メモリ部、 １０７・・・制御回路、 １０８・・・アドレス保持回路、 １０９・・・一致検出回路、 １１０・・・データ保持回路、 ２０１・・・８本のアドレス上位入力端子、２０２・・
・７本のアドレス下位入力端子、２０３・・・８本のデ
ータ入出力端子、２０４・・・読出し要求信号端子、 ２０５・・・８−２５６デコ一ド回路、２０６ ・ ・ ２０７ａ ・ ２０７ｂ ・ ２０８ａ ・ ２０８ｂ ・ ２０９ ・ ・ ２１０ ・ ・ ３０１ ・ ・ ３０２ ・ ・ ３０３ ・ ・ ３０４ａ ・ ３０４ｂ ・ ３０５ ・ ・ ３０６ ・ ・ ３０７ａ ・ ３０７ｂ ・ ３０７ｃ ・ ・２５６ｘ １０２４ビットＲＯＭセ ル、 ・８個の１２８→１セレクタ、 ・ＮＯＲ回路、 ・８ビツトエツジタイプフリツプ フロップ、 ・強制不一致回路、 ・８ビツトコンパレータ、 ・１０２４ビツトラツチ回路、 ・８本のアドレス上位入力端子、 ・７本のアドレス下位入力端子、 ・８本のデータ入出力端子、 ・入出力選択信号端子、 ・動作要求信号端子、 ・８−２５６デコ一ド回路、 ・２５６ｘ１０２４ビットＲＡＭセ ル、 ・８個の１２８→１セレクタ回路、 ・８個のｌ→１２８セレクタ回路、 ・ＮＯＲ回路、 ３０８ ・ ・ ３０９ ・ ・ ３１０ ・ ・ ３１１ ・ ・ ３１２ ・ ・ ４０１ ・ ・ ４０２ ・ ・ ４０３ ・ ・ ４０４ ・ ・ ４０５ ・ ・ ４０６ ・ ・ ４０７ ・ ・ ・８ビツトエツジタイプフリツプフ フロツプ、 ・８ビツトコンパレータ、 ・１０２４ビツトラツチ回路、 ・応答信号発生回路、 ・応答信号端子、 ・アドレス上位入力端子群、 ・アドレス下位入力端子群、 ・データ入出力端子群、 ・制御信号端子群、 ・アドレスデコード回路、 ・メモリ部、 ・データセレクト回路。
実施例のＩＣメモリのブロック図、第４図は従来例のブ
ロック図である。 １０１・・・アドレス上位入力端子群、１０２・・・ア
ドレス下位入力端子群、１０３・・・データ入出力端子
群、 １０４・・・制御信号端子群、 １０５・・・アドレスデコード回路、 １０６・・・メモリ部、 １０７・・・制御回路、 １０８・・・アドレス保持回路、 １０９・・・一致検出回路、 １１０・・・データ保持回路、 ２０１・・・８本のアドレス上位入力端子、２０２・・
・７本のアドレス下位入力端子、２０３・・・８本のデ
ータ入出力端子、２０４・・・読出し要求信号端子、 ２０５・・・８−２５６デコ一ド回路、２０６ ・ ・ ２０７ａ ・ ２０７ｂ ・ ２０８ａ ・ ２０８ｂ ・ ２０９ ・ ・ ２１０ ・ ・ ３０１ ・ ・ ３０２ ・ ・ ３０３ ・ ・ ３０４ａ ・ ３０４ｂ ・ ３０５ ・ ・ ３０６ ・ ・ ３０７ａ ・ ３０７ｂ ・ ３０７ｃ ・ ・２５６ｘ １０２４ビットＲＯＭセ ル、 ・８個の１２８→１セレクタ、 ・ＮＯＲ回路、 ・８ビツトエツジタイプフリツプ フロップ、 ・強制不一致回路、 ・８ビツトコンパレータ、 ・１０２４ビツトラツチ回路、 ・８本のアドレス上位入力端子、 ・７本のアドレス下位入力端子、 ・８本のデータ入出力端子、 ・入出力選択信号端子、 ・動作要求信号端子、 ・８−２５６デコ一ド回路、 ・２５６ｘ１０２４ビットＲＡＭセ ル、 ・８個の１２８→１セレクタ回路、 ・８個のｌ→１２８セレクタ回路、 ・ＮＯＲ回路、 ３０８ ・ ・ ３０９ ・ ・ ３１０ ・ ・ ３１１ ・ ・ ３１２ ・ ・ ４０１ ・ ・ ４０２ ・ ・ ４０３ ・ ・ ４０４ ・ ・ ４０５ ・ ・ ４０６ ・ ・ ４０７ ・ ・ ・８ビツトエツジタイプフリツプフ フロツプ、 ・８ビツトコンパレータ、 ・１０２４ビツトラツチ回路、 ・応答信号発生回路、 ・応答信号端子、 ・アドレス上位入力端子群、 ・アドレス下位入力端子群、 ・データ入出力端子群、 ・制御信号端子群、 ・アドレスデコード回路、 ・メモリ部、 ・データセレクト回路。
Claims (1)
- 【特許請求の範囲】 １、アドレスの上位部でメモリセルの１列を選択し、ア
ドレスの下位部で前記選択された１列のメモリセルのう
ちの１組のデータを選択する形式のＩＣメモリにおいて
、 前回のメモリへの読出し動作時のアドレスの上位部の内
容を保持するアドレス保持回路と、前記アドレス保持回
路の出力と現時点の読出し動作時のアドレスの上位部と
の一致を検出する一致検出回路と、 １列のメモリセルの内容を保持するデータ保持回路と、 メモリ読出し動作時に前記一致検出回路から一致信号が
出力されない場合前記データ保持回路に現在読出し中の
１列のメモリセルの内容を書込み、一致信号が出力され
た場合メモリセルの内容の一致信号が出力された場合メ
モリセルの内容の代わりにデータ保持回路の内容をメモ
リのデータ入出力用端子に出力する制御回路を有するこ
とを特徴とするＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292777A JPH03152796A (ja) | 1989-11-09 | 1989-11-09 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292777A JPH03152796A (ja) | 1989-11-09 | 1989-11-09 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152796A true JPH03152796A (ja) | 1991-06-28 |
Family
ID=17786201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292777A Pending JPH03152796A (ja) | 1989-11-09 | 1989-11-09 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03152796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
-
1989
- 1989-11-09 JP JP1292777A patent/JPH03152796A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004055112A (ja) * | 2002-07-19 | 2004-02-19 | Hynix Semiconductor Inc | 高速データアクセスのためのｄｒａｍ |
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