JPH04131948A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はメモリ制御に関し、特にビットマツプイメージ
のメモリのアドレス制御に関する。

従来の技術 近年、メモリが広く活用されるが、その処理速度は重要
課題の一つである。

従来のメモリ回路は、第４図に示すように、一つのアド
レスに対して８ビツト、１６ビツトなどの複数ビットの
データ（１ワード）が対応しており、ワード単位のアク
セス方式が採られている。

発明が解決しようとする課題 このような従来のメモリ回路では、例えば、ビットマツ
プイメージのメモリに応用した場合などでビット単位で
読み書きしたいときは、アドレス値が分散、複数ビット
のアドレスをそれぞれ計算し、ワード単位のアクセスを
した上でビット操作をしなければならないため、処理速
度が遅くなっていた。

本発明は上記課題を解決するもので、アドレスの下位桁
でメモリのビット単位まで指定できるようにし、ワード
単位とビット単位の両方のアクセスの可能なメモリ回路
を提供することを目的としている。

課題を解決するための手段 本発明は上記の目的を達成するために、アドレス信号を
入力してメモリ空間の所望の領域を選択するメモリセレ
クト信号を出力するアドレスデコーダと、前記アドレス
信号を入力してその所定上位のアドレス値を前記領域に
おけるワード指定のメモリアドレスとして出力するアド
レス制御部と、前記アドレス信号を入力して前記所定上
位を除く下位のアドレス値を前記ワード内のビット位置
を指定するデータに変換して出力するアドレス／データ
対応部と、前記データに対応するビット位置のメモリデ
ータだけ入出力制御するものとするデータ制御部とを備
えたメモリ制御装置とする。

作　　　用 本発明は上記した構成により、請求項１記載の手段にお
いて、アドレス制御部が入力アドレス信号の所定上位ア
ドレスによシワードのメモリアドレスを指定し、アドレ
ス／データ対応部が前記所定上位を除く下位アドレスを
前記ワードにおけるビット位置に対応するデータを出力
する。データ制御部は前記ワードに対応するビットのメ
モリデータの入出力制御を行なう。請求項２記載の手段
において、制御信号が通常のワード単位の入出力制御と
請求項１記載の制御とを切り換える。

実施例 以下、本発明の請求項２記載の手段の一実施例のメモリ
装置について、図面を参照しながら説明する。なお、請
求項１記載の手段の動作は前記２の手段の動作の一部に
同じであり、説明は省略する。

第１図は本発明の一実施例のメモリ制御回路の構成を示
すブロック図であって、８ビツト幅のワード単位のメモ
リに対し、ビット単位でもアクセスする回路を例示する
ものである。図において、１はアドレスデコーダ、２は
アドレス制御部、３はアドレス／データ対応部、４はデ
ータ制御部である。

上記構成要素の接続と動作を説明すると、アドレスデコ
ーダ１は、アドレス信号をメモリ空間に合わせてデコー
ドし、メモリのセレクト信号トシて出力する。

アドレス制御部２は、動作しない場合は通常のアドレス
信号を出力しているが、制御信号６に応動してアドレス
信号の接続を切り替え、下位方向に３ビツトずらしてメ
モリに接続し、上位６ビツトをメモリアドレスとして供
給する。この結果、上位６ビツトを同じくする８通りの
アドレス信号に対して同一のワード（８ピ゛ツト）が対
応する。

アドレス／データ対応部３は、前記アドレス制御部２で
接続されない下位３ビツトのアドレス信号を８本にデコ
ードし、前記ワードにおける各ビット位置を対応させる
。

データ制御部４は、データ読みだし時には、前記アドレ
ス／データ対応部で得られたメモリデータのビットがオ
ンかオフかでメモリデータバスの特定の１ビツトをデー
タバスにオンまたはオフする。また、データ書き込み時
には、データバスの特定の１ビツトがオンかオフかでメ
モリの対応ビットのみをオンまたはオフする。

また、前記データ制御部で８ピツト中アドレス対応ビツ
トの１ビツトだけ書き換える手段は、１ビット書き換え
る場合のみ第２図のタイミングチャートに示すようなタ
イミングでメモリからデータを読み出してラッチし、下
位３ビツトで指定された位置の１ビツトだけ変更して書
き込む。または、ビットごとにデータを書き込み可能な
ＲＡＭを使用し、書き換えビットを指定しデータを与え
ることにより、実現できる。

このように本発明の実施例のメモリ制御装置によれば、
アドレス制御部により入力アドレス信号の所定上位アド
レスでワードを指定し、所定下位アドレスでワードのビ
ット位置を指定し、データ制御部でビット位置のメモリ
データを制御することによシ、ワード単位でデータが入
出力されるメモリ素子を用いながら、ワードのビット単
位でデータの入出力制御が高速にできる。また、制御信
号によシ、通常のワード単位の処理と、ビット単位の処
理が切り換えてでき、使用目的に対応して処理できる。

発明の効果 以上の実施例から明らかなように、本発明はアドレス信
号を入力してメモリ空間における所望の領域を選択する
メモリセレクト信号を出力するアドレス信号ダと、前記
アドレス信号を入力してその所定上位のアドレス値を前
記領域におけるワード指定のメモリアドレスとして出力
するアドレス制御部と、前記アドレス信号を入力して前
記所定上位を除く下位のアドレス値を前記ワード内のビ
ット位置を指定するデータに変換して出力するアドレス
／データ対応部と、前記データに対応するビット位置の
メモリデータだけ入出力制御するものとするデータ制御
部とを備えたメモリ制御装置とすることにより、ワード
単位でデータが入出力されるメモリ素子を用いながら、
ワードのビット単位でデータの入出力制御ができ、また
、ビット単位の処理が高速にできる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリ制御装置の構成を示
すブロック図、第２図は同実施例のメモリ制御装置にお
ける書き込み動作を示すタイミングチャート、第３図は
本発明におけるメモリの構成を示す模式図、第４図は従
来のメモリ制御装置におけるメモリの構成を示す模式図
である。 １・・・・・・アドレスデコーダ、２・・・・・・アド
レス制御部、３・・・・・・アドレス／データ対応部、
４パ・・・・データ制御部、５・・・・・・制御信号、
６・・・・・・アドレス信号。 代理人の氏名　弁理士　小鍜治　　明　ほか２６第 図 ！ アドレスデコーダ ７　Ｋ　Ｌｌ　ｕｉｆｌＪｕｌ アトし：２／９−９対応部 チータ初Ｉｌｐ部 制御１ｆｍｉ号 アにレヌ嬉号 第　２　図 ライト メモリリード ＣＰＵウェイト ラッチヂータ

Claims (2)

【特許請求の範囲】
1. （１）アドレス信号を入力してメモリ空間の所望の領域
   を選択するメモリセレクト信号を出力するアドレスデコ
   ーダと、前記アドレス信号を入力してその所定上位のア
   ドレス値を前記領域におけるワード指定のメモリアドレ
   スとして出力するアドレス制御部と、前記アドレス信号
   を入力して前記所定上位を除く下位のアドレス値を前記
   ワード内のビット位置を指定するデータに変換して出力
   するアドレス／データ対応部と、前記データに対応する
   ビット位置のメモリデータだけ入出力制御するものとす
   るデータ制御部とを備えたメモリ制御装置。
2. （２）請求項１記載のメモリ制御装置におけるアドレス
   制御部およびデータ制御部に動作モードを切り換える制
   御信号入力手段を設け、アドレス制御部はメモリアドレ
   スに入力アドレス信号または所定上位アドレスを前記制
   御信号で切り換えて出力するものとし、データ制御部は
   ワード単位のデータ入出力制御またはワードのビット単
   位のデータ入出力制御を前記制御信号で切り換えて動作
   するようにしてなるメモリ制御装置。