JPS62209639A - メモリモデイフアイライト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリへのデータの書込み時に、ホストか
らの書込みデータとメモリからの読み出しデータとの間
でモディファイを行ない、この結果得られたデータをメ
モリへ書込むためのメモリモディファイライト回路に関
する。

［発明の概要］ この発明では、各種の論理演算を行なうための複数の論
理演算回路を設け、ＣＰＩＪからの書込み信号を見てメ
モリからデータを読み出し、このＣＰＬＩからの書込み
データとメモリからの読み出しデータとの間で上記各種
論理演算回路の中力臼う選択した論理回路で論理演算を
行ない、この演算結果を虐込みデータとしてメモリに書
込むようにしており、データの特定ピットのみの書換え
、置換等のビット操作を１つのステップで行なえるよう
にしている。

［従来の技術］ 従来、メモリからの読み出しデータをモディファイする
ための回路は、例えば第６図に示すように構成されてい
る。同図において、１１はｃｐｕ。

１２はアドレスバスＡＳに供給されたローアドレスとカ
ラムアドレスを切換えるためのアドレスマルチプレクサ
、１３はメモリ、１４はこのメモリ１３および上記アド
レスマルチプレクサ１２をコントロールするためのＲＡ
Ｍコントローラ、１５はデータバスＤＢを介して上記Ｃ
ＰＵ１１とメモリ１３との間でデータの授受を行なうた
めの双方向のメモリデータバスバッファである。

上記のような構成において、ＣＰＵ１１がメモリ１３か
らデータを読出す場合には、ＣＰｔＪｌｌからのリード
信号ＲＤがＲＡＭコントローラ１４に供給され、アドレ
ス信号ＡＤＲがアドレスバスＡＢを介してアドレスマル
チプレクサ１２の入力端に供給される。上記ＣＰ　Ｕ　
１１からのリード信号ＲＤの供給により、上記ＲＡＭコ
ントローラ１４から上記メモリ１３にローアドレススト
ローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡ
Ｓが供給されるとともに、アドレスマルチプレクサ１２
にローアドレスとカラムアドレスを切換えるための切換
タイミング信号ＣＨＧが供給される。そして、このアド
レスマルチプレクサ１２からメモリ１３にローアドレス
、カラムアドレスが与えられ、選択されたアドレスに記
憶されたデータが読出し信号ＤＯｔＪＴとして出力され
る。メモリ１３から出力されたデータＤＯＵＴは、メモ
リデータバスバッファ１５およびデータバスＤＢをそれ
ぞれ介してＣＰ　Ｕ　１１に読込まれる。

一方、ＣＰＵ１１からメモリ１３にデータを書込む場合
には、ＣＰ　Ｕ　１１からＲＡＭコントローラ１４にラ
イト信号ＷＲが供給され、アドレス信号ＡＤＲがアドレ
スバスＡＳを介してアドレスマルチプレクサ１２の入力
端に供給される。上記ライト信号ＷＲの供給により、Ｒ
ＡＭコントローラ１４からメモリ１３にローアドレスス
トローブ信号ＲＡＳ、カラムアドレスストローブ信号Ｃ
ＡＳ、およびライトイネーブル信号ＷＥが供給され、ア
ドレスマルチプレクサ１２にはローアドレスとカラムア
ドレスを切換えるための切換タイミング信号ＣＨＧが供
給される。上記切換タイミング信＠ＣＨＧによるアドレ
スマルチプレクサ１２の制御に基づいて、このアドレス
マルチプレクサ１２の出力端からメモリ１３にローアド
レスおよびカラムアドレスが供給される。上記ＣＰ　Ｕ
　１１からの書込みデータＤＡＴＡはデータバスＤＢに
出力され、メモリデータバスバッフＦ１５を介してメモ
リ１３のデータ入力端に書込みデータＤＩＮとして供給
される。上記書込みデータＤＩＮは、ＲＡＭコントロー
ラ１４からメモリ１３に供給されたライトイネーブル信
号Ｗ下により、上記アドレスマルチプレクサ１２によっ
て指定された目的のアドレスに書込まれ、書込み前にあ
ったデータは新たに書込んだデータに置換えられる。

上記のような構成において、書込み前にあったデータと
これから書込もうとするデータとの間でなんらかの処理
を行ないたい場合には、前述した読込み動作により、こ
れからデータを書込もうとするメモリ１３のアドレスか
らＣＰＵ１１へ−Ｈデータを読込み、ＣＰ　Ｕ　１１の
内部でこれから書込もうとするデータとの間で処理を行
なう。そして、この処理によって得られた結果を前述し
た書込み動作によりメモリ１３の目的のアドレスに書込
む。

上述した動作を第７図（ａ）〜（Ｃ）に示すＯＲオペレ
ーションを例に取って説明する。まず、（ａ）図に示す
ように、ＣＰ　Ｕ　１１にメモリ１３の選択されたアド
レスに記憶されているデータ゛０１１００１０１″が読
込まれる。次に、（ｂ）図に示すように、ＣＰ　Ｌｌ　
１１に予め設定されている書込みデータ゛’１１００１
０００”と上記メモリ１３カーら読込まれたデータ“０
１１００１　Ｑ　１　”との間で論理和演算が行われる
。これによって（ｑられたオペレーション結果”　１１
１０１１０１°′が（Ｃ）図に示すように書込みデータ
としてメモリ１３の元のアドレスに書込まれる。

［発明が解決しようとする問題点］ このように、従来のリードモディファイライト方法では
、メモリからＣＰＵへのデータの読込み、ＣＰＬＩの内
部での処理、およびＣＰＵからメモリへのデータの書込
みという三段南のステップを踏まなければならない。こ
のため、演算処理の効率が悪く、画像データメモリ等の
大容量のデータでは処理速度が低下する欠点がある。

従って、この発明は、目的のアドレスに書込まれている
データとこれから書込もうとするデータとの間で複数の
ビット演算を行ない、その結果をメモリの目的のアドレ
スに書込む動作を１回の操作（ステップ）で実施でき、
大容量フレームメモリに対するアクセス効率を上げるこ
とができるリードモディファイライト回路を提供するこ
とを目的としている。

〔問題点を解決するための手段］ 第１図は、この発明のブロック図である。同図において
、１６はランダムアクセスが可能なメモリ、１７はこの
メモリ１６にアドレスバスＡＢを介して供給されるアド
レス信号を所定のタイミングで切換えるアドレスマルチ
プレクサ、１８は上記メモリ１６およびアドレスマルチ
プレクサ１１の動作をコントロールするＲＡＭコントロ
ーラ、１９．２０は互いに独立した読込み用メモリデー
タバスＲＤＢと書込み用メモリデータバスＷＤＢとを切
離すための第１、第２のゲートバッファ、２１はシステ
ムデータバスＤＢと上記読込み用データバスＲＯＢ、！
込み用データバスＷＤ８との接続を制御するトランスフ
ァゲート、２２はライトモードを決定するためのコマン
ドデコーダ、２３は上記メモリ１６からの出力データと
ホスト側の書込みデータとの間で、上記コマンドデコー
ダ２２で決定されたライトモードに従ってモディファイ
を行なうための各種オペレート回路である。

［作用コ この発明の作用について説明すると、コマンドデコーダ
２２には、ホスト側からシステムデータバスＤＢを介し
て、どのようなオペレーションを実行するかを決めるた
めの信号が供給され、このコマンドデコーダ２２の出力
により各種オペレート回路２３の中の１つが選択される
。そして、アドレスマルチプレクサ１７から供給された
ローアドレス。

カラムアドレスによって選択されたメモリ１６の所定の
アドレスから読出されたデータは、選択されたオペレー
ト回路２３の一方の入力端に供給され、ホスト側からの
書込みデータは選択されたオペレート回路２３の他方の
入力端に供給される。これによって得られたオペレート
回路２３の出力は、上記メモリ１６の元のアドレスに供
給されて書込まれる。

［実施例］ （１）、実施例の構成 以下、この発明の一実施例について図面を参照して説明
する。

第２図は、この発明の一実施例を示すブロック図である
。図中、１６はランダムアクセスが可能なダイナミック
メモリ、１７は口承しないＣＰＵからアドレスバスＡＢ
を介して供給されるアドレス信号をローアドレスとカラ
ムアドレスとに切換えて上記メモリ１６に供給するため
のアドレスマルチプレクサ、１８は上記アドレスマルチ
プレクサ１７にアドレス切換のタイミングを示す信号Ｃ
ＨＧを供給し、上記メモリ１６にローアドレスを取込む
タイミングを示す信号ＲＡＳ、カラムアドレスを取込む
タイミング信号を示す信号ＣＡＳ、およびモディファイ
されたデータを書込むタイミングを示す信号ＷＥを生成
するＲＡＭコントローラ、２４はＣＰＵから出力された
データを本回路に取込む、あるいはメモリ１６から出力
されたデータをデータバスＤＢに供給するトランスファ
ゲートとして動くメモリデータバスバッフ？、２５は上
記メモリ１６から読出されたデータを読出しデータ専用
のメモリデータバスＲＤＢを介して上記メモリデータバ
スバッフ１２４に供給するためのリードバッファ、２６
は上記メモリデータバスバッフ？２４を介して供給され
るＣＰＵからの書込みデータを履込みデータ専用のメモ
リデータバスＷＤＢに供給するためのライトバッファで
あり、上記リードバッフ？２５と上記ライトバッファ２
６とにより、読込み専用メモリデータバスＲＤＢと書込
み専用メモリデータバスＷＤＢとが互いに分離されてい
る。２２はｃ　ｐ　ｕ　ｈｔら出力されるコマンドデー
タをデコードして複数種のオペレート回路２８〜３４の
中の１つを選択するだめのコマンドデコーダ、２７はＣ
ＰＵからのコマンドデータをデータバスＤＢから取込み
、上記コマンドデコーダ２２に入力するためのＩ１０デ
ータバスバッファである。上記オペレート回路２８〜３
４はこの実施例では７個用意されている。２８はＣＰＵ
からの書込みデータとは無関係にメモリ１６からの出力
データをそのまま再書込みするためのＭＲＥＰオペレー
タ、２９はＣＰＵからの自込みデータとは無関係にメモ
リ１６からの出力データを反転して書込むＭＮＯＴオペ
レータ、３０はメモリ１６からの出力データとは無関係
にＣＰＵからの層込みデータをメモリ１６にそのまま書
込むＣＲＥＰオペレータ、３１はメモリ１６からの出力
データとは無関係にＣＰＵからの書込みデータを反転し
てメモリ１６に書込むＣＮ０Ｔオペレータ、３２はＣＰ
Ｕからの書込みデータとメモリ１６からの出力データと
の間でＡＮＤオペレーションを行ない、得られた結果を
メモリ１６に書込むＡＮＤオペレータ、３３はＣＰＵか
らの宙込みデータとメモリ１６からの出力データとの間
でＯＲオペレーションを行ない、得られた結果をメモリ
１６に書込むＯＲオペレータ、３４はＣＰＵからの書込
みデータとメモリ１Ｇからの出力データとの間でＸＯＲ
オペレーションを行ない、得られた結果をメモリ１６に
書込むＸＯＲオペレータである。

上述した各オペレーションとＣＰＵからの書込みデータ
およびこれから書込もうとするアドレスに１かれている
メモリからのデータとの関係を、ＭＲＥＰオペレーショ
ン、ＣＮ０Ｔオペレーシヨン、およびＸＯＲオペレーシ
ョンを例に取って、第３図（ａ）〜（Ｃ）に示す。（ａ
）図に示す如く、ＭＲＥＰオペレーションでは、メモリ
１６からの読出しデータＤＯｔＪＴがＣＰＵからの書込
みデータＤＡＴＡとは無関係に、書込みデータＯ（Ｎと
してメモリ１６の所定のアドレスに書込まれる。

（ｂ）図に示すＣＮ０Ｔオペレーシヨンでは、ＣＰＵか
らの書込みデータＤＡＴＡがメモリ１Ｇからの読出しデ
ータとは無関係に、書込みデータＤｒＮとしてメモリ１
６の所定のアドレスに書込まれる。

また、ＸＯＲオペレーションでは、ＣＰｔＪからの書込
みデータＤＡＴＡとメモリ１６からの読出しデータＤＯ
ＵＴとのエクスクル−シブオア（排他的論理和）が取ら
れ、この演算結果が書込みデータＤＩＮとしてメモリ１
６の所定のアドレスに書込まれる。なお、（ａ）図〜（
Ｃ）図において、×は１４１　ＩＴあるいは°Ｏ°′の
いずれでも良い状態を示している。

上記のような構成において動作を説明する。ＣＰＵから
メモリーらにデータを−込む場合には、まず、書込みデ
ータとこれから書込もうとするメモリ１６のアドレスに
既に書込まれている読出しデータとの間で行なうオペレ
ーションをコマンドデコーダ２２に設定する。コマンド
デコーダ２２は、与えられたオペレーションに従って７
つのオペレート回路２８〜３４の中から一つを選択する
。今、ＯＲオペレータ３３を選択したものとすると、Ｃ
ＰｔＪからＲＡＭコントローラー８およびライトバッフ
ァ２６へのライト信号ＷＲの供給によって、ＲＡＭコン
トローラー８からローアドレスストローブ信号ＲＡＳが
メモリ１Ｇに供給されるとともにライトバッファ２６が
開かれ、ＣＰＵからの書込みデータがメモリデータバス
バッファ２４．ライトバッファ２Ｇをそれぞれ介してＯ
Ｒオペレータ３３の一方の入力端に供給される。この時
、ＲＡＭコントローラ１８から出力されるカラムアドレ
スストローブ信号ＣＡＳにより、メモリ１６の選択され
たアドレスから読出されたデータＤＯＵＴがＯＲオペレ
ータ３３の他方の入力端に供給される。ＯＲオペレータ
３３の演算結果は、メモリ１Ｂへの書込みデータＤＩＮ
としてデータ入力端に供給され、ＲＡＭコントローラ１
８からメモリ１６へ供給されるライトイネーブル信号Ｗ
Ｅに同期してメモリ１Ｇに書込まれる。

一方、メモリ１６からＣＰＵヘデータを読出す場合には
、ＣＰＵからのリード信＠ＲＤがＲＡＭコントローラ１
８およびリードバッファ２５に供給され、ＲＡＭコント
ローラ１８からメモリ１６にローアドレスストローブ信
号ＲＡＳが供給されるとともにリードバッファ°２５が
開かれる。また、ＲＡＭコントローラ１８からのカラム
アドレスストローブ信＠Ｃ“Ａｓによって上記メモリ１
６からデータが出力され、リードバッファ２５．メモリ
データバスバッファ２４、およびデータバスＤＢをそれ
ぞれ介してＣＰＵへデータが転送される。なお、データ
のリード／ライ１−のどちらの場合でもＣＰＵから出力
されるアドレスはアドレスマルチプレクサ１７に供給さ
れ、ＲＡＭコントローラ１８から出力される切換タイミ
ング信号ＣＨＧによってローアドレス、カラムアドレス
に切換えられ、メモリ１６にアドレスデータが供給され
るようになっている。

上述した動作における各信号のタイミングチャートを第
４図に示す。

このような構成によれば、ＣＰＵからの書込みデータと
メモリの目的アドレスに書込まれている読出しデータと
の間で演算を行ない、メモリに１回の書込みサイクルで
演算結果を書込めるので、ある特定ビットの１換え、あ
るいは特定ビットのビット操作といったことが１回のラ
イトサイクルで行なえるため、画像用フレームメモリ等
の大容量メモリのデータ処理を高速に一括して行なうこ
とができる。

なお、上記実施例は、比較的多くのデータを同じオペレ
ーションでまとめてメモリへ書込む場合には有効である
が、１バイ１〜毎に異なるオペレーションでメモリへデ
ータを書込む場合には、その度毎にコマンドデコーダ２
２へＣＰＵからコマンドを設定しなければならず効率の
低下につながる。

そこで、前記第２図におけるコマンドデコーダ２２の入
力部に第５図に示すような付加回路を設ければ、複数の
オペレート回路を１バイトのデータ書込み毎に選択する
ことができる。すなわち、１６ワード×４ビツトのＲＡ
　Ｍ　３５を用いて１６ステツプのオペレータを選択す
るためのコマンドを設定するようにしており、ＣＰＵか
らメモリ１６ヘデータの書込みを行なう毎にこのＲＡＭ
３５からコマンドデータが出力されてコマンドデコーダ
２２に入力される。上記ＲＡＭ３５を動作させるために
、４ビツトのカウンタ３６をクリアコマンドＣＬＲによ
りクリアし、上記ＲＡ　Ｍ　３５に連続して１６ステツ
プのオペレータコマンドを書込み、書込みが終了すると
再度クリアコマンドＣＬＲにより４ビツトのカウンタ３
６をクリアする。そして、上記実施例と同様の動作でＣ
ＰＵからメモリ１６にデータを書込む。ＣＰＵからライ
ト信＠ＷＲが出力される毎に４ビツトのカウンタ３６が
インクリメントされ、この出力が１６ワード×４ビツト
のアドレスとして入力される。これによって、ＲＡＭ３
５内のオペレートコマンドが順次出力され、コマンドデ
コーダでデコードされて各種オペレート回路が自動的に
選択される。従って、１バイト毎に異なるオペレーショ
ンでＣＰＵからのデータをメモリ１６に書込むことがで
き、効率の低下を防ぐことができる。

［発明の効果］ 以上説明したようにこの発明によれば、目的のアドレス
に書込まれているデータとこれから書込もうとするデー
タとの間で複数のビット演算を行ない、その結果をメモ
リの目的のアドレスに書込む動作を１回の操作（ステッ
プ）で実施でき、大容量フレームメモリに対するアクセ
ス効率を上げることができるリードモディファイライト
回路を提供できる。

【図面の簡単な説明】

ト回路を示すブロック図、第３図は上記第２図の回路の
動作を説明するための図、第４図は上記第２図の回路に
おける各信号のタイミングチャート、第５図はこの発明
の他の実施例を説明するための図、第６図および第７図
はそれぞれ従来のメモリモディファイライト回路につい
て説明するための図である。 １６・・・メモリ、１７・・・アドレスマルチプレクサ
、１８・・・ＲＡＭコントローラ、１９．２０・・・ゲ
ートバッファ、２１・・・トランスファゲート、２２・
・・コマンドデコーダ、２３・・・各種オペレート回路
、ＡＳ・・・アドレスバス、ＤＢ・・・システムデータ
バス、ＲＤＢ・・・読出し用メモリデータバス、ＷＤＢ
・・・書込み用メモリデータバス。

Claims (1)

【特許請求の範囲】
1. ランダムアクセスが可能なメモリに供給するアドレス情
   報を所定のタイミングで切換えるアドレスマルチプレク
   サと、このアドレスマルチプレクサおよび上記メモリを
   コントロールするＲＡＭコントローラと、上記メモリの
   データ出力端に一端が接続される読出し用メモリデータ
   バスと、上記読出し用メモリデータバスの他端に接続さ
   れる第１のゲートバッファと、上記メモリのデータ出力
   端に一方の入力端が接続される各種オペレート回路と、
   この各種オペレート回路の他方の入力端に一端が接続さ
   れる書込み用メモリデータバスと、この書込み用メモリ
   データバスの他端に接続される第２のゲートバッファと
   、上記各種オペレート回路の中の１つを選択するコマン
   ドデコーダと、上記第１、第２のゲートバッファとシス
   テムデータバス間に設けられるトランスファゲートとを
   具備し、選択したオペレート回路の出力をメモリに書込
   むことを特徴とするメモリモディファイライト回路。