JPH02171941A - メモリのアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 一連のデータ群（フレームデータ）を半導体メモリに読
み書きするアクセス方法に関し、１回のリード／ライト
勺イクルで多聞のデータの読み書きを行なうことを目的
とし、 マイクロプロセッサユニット及びチップ・ゲート選択回
路の出力信号で指定されたメモリアドレスにデータの書
き込み又は読み出しを行なうメモリのアクセス方法にお
いて、メモリを複数個のメモリブロックに分割すると共
に、前記マイクロプロセッサユニットに対して順次デー
タの入力保持又は保持したデータの出力をし、かつ、該
複数個のメモリブロックに対して夫々同時に一括してデ
ータの入力保持又は保持したデータの出力をする第１及
び第２のラッチメモリバッファと、該複数個のメモリブ
ロックの夫々に対して同時にアドレス信号を入力すると
共に該第１及び第２のラッチメモリバッファの動作を制
御する制御回路とを設け、前記制御回路の出力信号に基
づいて、前記第１及び第２のラッチメモリバッファのう
ち一方がその容量−杯にまでデータをラッチする期間は
他方がラッチしたデータを出力すると共に、データのラ
ッチとラッチしたデータの出力とを並行して行ない、入
力信号の場合は、前記第１及び第２のラッチメモリバッ
ファのうち一方に一括してメモリーデータをラップし、
その後、順次読み出しをしている期間に、他方は並行し
てメモリデータの一括ラッチをするように構成する。

〔産業上の利用分野〕

本発明はメモリのアクセス方法に係り、１ｑに一連のデ
ータ群（フレームデータ）を半導体メモリに読み古きす
るアクセス方法に関する。

近年のコンピュータシステムにおける？イクロブロセッ
リコニット（ＭＰｔＪ）部分は極めて高速になっている
が、メモリ部分のアクセス速度はあまり速くなっていな
いため、特に５子のデータ転送を行なう場合にデータ■
に比例して処理時間がかかる。このため、多聞データ転
送時の処理効率向上が必要とされる。

〔従来の技術〕

第７図は従来方法の一例の説明用ブロック図を示す。同
図中、１１はマイクロプロセッサユニット（ＭＰＵ）、
１２は周辺回路、１３はチップ・ゲート選択回路である
。周辺回路１２はＭＰＬｌｌｌの所定の処理動作を可能
にするためのプログラム格納用メモリその他からなる。

チップ・ゲート選択回路１３はＭＰｔＪｌｌからの制御
（２７号により動作可能となる１゜ また、１４はメモリブロック、１５はデータ信号線、１
６はアドレス信号線、１７はチップゲート選択及びコン
トロール信号線である。メモリブロック１４は複数個あ
り、１つのメモリブロックの記憶容昂は例えば１Ｍビッ
トである。

このような構成において、従来のメモリアクセス方法に
おいては、チップ・グー１−選択回路１３からのチップ
ゲート選択及びコントロール信号により、複数個のメモ
リブロック１４の任意の１個を選択し、ＭＰＬＪｌｌか
らの７ドレス信号により所定のアドレスに入力データを
みき込むか、又指定アドレスから記憶データを読み出す
ようにしている。

〔発明が解決しようとする課題〕

従来のメモリのアクセス方法は、単一データのリード／
ライトを対象としている。このため、メモリに対して多
聞のデータの７クセスを行なう場合は、メモリの大容量
化、アクセス時間の短縮化の進歩はしているものの、メ
モリのり一ド／ライトに若干の時間を必要とすることか
ら、データ吊に比例して処理時間が長くなっていた１゜
この処理時間の増大はシステムバスの専有時間を増大さ
せるため、ＭＰｔＪｌｌが関与しないダイレクト・メモ
リ・アクセス（ＤＭＡ）転送を用いたとしても、システ
ム効率の低下が避けられず、ＭＰＵの処理速度の高速化
がシステムの性能向上に必ずしも結びつかなかった。。

本発明は上記の点に鑑みてなされたちので、１回のリー
ド／ライトサイクルで多聞のデータの読み粛きを行なう
ことができるメモリのアクセス方法を提供することを目
的とする。

〔課題を解決するだめの手段〕

第１図は本発明の原理説明用ブロック図を丞す。

同図中、２１はＭＰＵ、２２は周辺回路、２３はデツプ
・グー１−選択回路である。チップ・ゲート選択回路２
３はＭＰＵ２１からの制御信号により動作可能となる。

２４１〜２４　Ｔ１１はｍ個のメモリブロックで並列に
配置されている。２５は制御回路で、メモリブロック２
４１〜２４ｍに対し、チップ・ゲート選択回路２３を通
してＭＰＵ２１から入力される制御信号に基づいて、同
じアドレス番号を発行し、またメモリブロック２４＋〜
２４ｍの動性を制御する。

２６ａ及び２６ｂは夫々第１及び第２のラッチメモリバ
ッファで、ＭＰＵ２１に対して順次データを入出力し、
Ｍ個のメモリブロック２４１〜２４ｍに対しては同時に
一括してデータを入力又は出力すると共に、チップ・ゲ
ート選択回路２３の出力（ｆｆｉ号に基づいて第１及び
第２のラッチメモリバッファ２６ａ及び２６ｂの一方が
ＭＰＵ２１に対してデータの入力又は出）Ｊを行なうと
きは、他方がメモリブロック２４１〜２４ｍに対してデ
ータの出力又は入力を行なう。

また、２７は双方向のデータ入出力信号線。

２８はアドレス信号線である。

〔４用〕 本発明では、メモリアクセスは２通りのサイクルが存る
し、従来と同じ１アドレス毎のリード／ライト（読み出
し／書き込み）と、本発明の特徴である複数メモリブロ
ック（１フレーム）の−括り一ド／ライトである。

複数メモリブロックの一括す−ド／ライトの動作につい
て説明するに、−括り−ド／ライト時のいずれの場合も
、ＭＰＩＪ　２１の出力アドレス信号を一時保持するア
ドレスタグレジスタを有する制御回路２５に設定された
アドレス値が、制御回路２５よりメモリブロック２４＋
・”２４ｔｎの夫々に同時に設定される。従って、メモ
リブ［１ツク２４１〜２４ｍの夫々は同一のアドレスを
指定されることになる。

一方、第１及び第２のラッチメモリバック７２６ａ、２
６ｂは、−括リード時と一括ライト時とで動作が異なる
。そこで、まデー括ライト時の動作について説明するに
、このときはＭＰＵ２１からデータ入出力信号、線２７
を介して第１のラッチメモリバッフ７２６ａに順次にデ
ータがラッチ及びシフトされ、その容洛−杯にデータが
ラッチし終ると、チップ・ゲート選択回路２３の出７）
信号により第２のラッチメモリバッフ／１２６ｂに、上
記のＭＰＵ２１からのデータが順次にラッチ及びシフト
されるように切換えられる。。

また、この第２のラッチメモリバッファ２６ｂへのデー
タ入力期間内には、第１のラッチメモリバッファ２６ａ
に直航に人力保持されているデータが一括して読み出さ
れてメモリブロック２４＋〜２４ｍに夫々同時に転送さ
れ、ここで館記指定アドレスに書き込まれる。

第２のラッチメモリバッファ２６ｂの容重−杯にデータ
がラッチし終ると、チップ・ゲート選択回路２３の出力
信号により再び第１のラッチメモリバッフ７２６ａがデ
ータのラッチ動作を行なうように切換えられ、かつ、第
２のラッチメモリバッファ２６ｂにラップされているデ
ータが一括して読み出されてメモリブロック２４１・〜
２４１ｎに夫々同時に供給され、アドレスタグレジスタ
２５からの次の指定アドレスに占き込まれる。以下、上
記と同様の動作が繰り返される。従って、メモリブロッ
ク２４１〜２４１ｎへのデータ内き込み時間による待ち
時間は発生しない。

次に一括リード時の動作について説明するに、このとき
は制御回路２５からメモリブ［１ツク２４〜２４ｍへメ
モリリードが発行されると、メモリブロック２４１〜２
４狽の夫々の指定アドレスよりデータが読み出され、全
部で複数個分（１フレ一ム分）のデータが第１のラップ
メモリバッフ１２６ａに一括してラッチされる。

次に第１のラップメモリバッフ？２６ａは一括してラッ
チした上記のデータを順次ＭＰＵ２１へ転送を開始する
が、この転送期間内に次のリードアドレスに対し同様の
処理をもう−ｈの第２のラッチメモリバック？２６ｂに
対して行ない、メモリブロック２４１〜２４ｔｎからの
次の１７ｉノ一ム分のデータのラッチを−括して行なわ
せる。以下、上記と同様の動作が繰り返される。従って
、メモリブロック２４１〜２４１ｎの読み出し時間によ
る待ち時間は発生しない。

なお、通常の１アドレス毎のリード／ライト時には、制
御回路２５にアドレス設定後、リード／ライトするべき
メモリブロック２４１〜２４１ｎのどれか−のメモリブ
ロックに対応するラッチメモリバッファ２６ａ又は２６
ｂのラッチ回路部分に対しデータを入力又は出力させ、
残りのラッチ回路部分はリード時はハイインピーダンス
状態に、ライト時はデータスルーの状態にしてデータ転
送を行なう。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付しであ
る。本実施例はメモリブロック数ｍ＝４の場合で、３０
＋　、３０２．３０３及び３０４は夫々前記メモリブロ
ック２４１〜２４Ｔｌ＋に相当する１Ｍバイトのダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であ
る。また、制御回路２５は２４ビツト艮構成のデータラ
ッチであるアドレスタグレジスタ３１と、データラッチ
コントロール回路３２とからなる。

ラッチメモリバッファ２６ａ及び２６ｂは後）ホする如
く、夫々ラッチ回路とゲート回路とからなり、またラッ
チ回路はＲ６−Ｒ３で示す読み出し用ラッチ回路と、Ｗ
ｏ〜Ｗ３で示ず書き込み用ラップ回路とその他のゲート
回路とからなる。

また３３ａ及び３３ｂは夫々リード／ライト用ラツヂシ
ーケンス回路うッこれらはラッチメモリバツ゛ノア２６
ａ及び２６ｂのコントロール回路である。

更に、３４ａ及び３４ｂはＭＰＬＩ　（図示せｆ）のデ
ータ入出力端子とラッチメモリバッファ２６ａ及び２６
ｂとの間に設けられたメモリゲート回路、３５１〜３５
４は夫々ＲＡＭ３１＋〜３１４のデータ入出力端子とラ
ッチメモリバッファ２６ａ及び２６ｂとの間に設けられ
たメモリゲート回路である。

３６はＲＡＭ／ＲＯＭバンクセレクト回路で、ＲＡ　Ｍ
　３０　＋〜３０４に対し−括り−ド／ライトを行なう
ときはすべて選択としくメモリブロック３０＋〜３０４
をすべてＲＡＭとして動作させ）、１アドレス毎のり−
ド／ライト動作を行なうときは、リード／ライトするメ
モリブロックのみＲＡＭとして動作させ、他のメモリブ
ロックは履き替え禁止（すなわちＲＯＭ）に切換える。

第１及び第２のラッチメモリバッファ２６８及び２６ｂ
のより詳細な構成を第３図に示す。同図中、第２図と同
一構成部分には同一符号を付し、その説明を省略する。

第３図において、データはｎピットパラレルで伝送され
るが、第２図ではｎ＝１６としている。

第３図において、ラッチメモリバッフ戸２６ａ及び２６
１）の各々は読み出し用ラッチ回路Ｒ０〜Ｒ３と、出き
込み用ラッチ回路Ｗ。〜Ｗ３と、ゲート回路４０１〜４
０４とからなり、更にラッチメモリバッファ２６ｂには
ゲート回路４１１〜４１４が設けられている。上記のラ
ッチ回路Ｒ６”−Ｒ３及びＷｏ”・Ｗ＋＋の夫々は例え
ば７４八５５７３なる型番のＴＴＬ　　ＩＣを用いて構
成され、ゲート回路４０１〜４０．＋及び４１１〜４１
４の夫々には例えば７４ＡＳ２５７なる型番のＴＴＬ　
　ＩＧを用いて構成されている。

ラッチ回路Ｒｏ”−Ｒｚ及びＷ。〜Ｗ３は各々−時保持
できるデータ数がメモリに比べはるかに少ないが、メモ
リが１つのアドレスへのデータアクセスに最低限２５０
ｎｓ必要であるのに対し、アクセス時間は例えば１０〜
３０ｎｓという極めて高速度であるという特長がある。

またラッチ回路Ｒｏ”−Ｒｉ及びＷ　ｏ　”−Ｗ　３は
前記したリード／ライト用ラッチシーケンス回路３３ａ
、３３ｂから、４本の信号線３３　ａ　−１−３３ａ−
４，３３ｂ−１〜３３ｂ−４を介して入力される１ビツ
トの制御信号がハイレベルの期間は入力信号をスルーと
し、ハイレベルからローレベルへの立上りで入力信号を
ラッチする構成とされている。

ただし、ラッチ回路ＲＯ−Ｒ３及びＷ。〜Ｗ３はデータ
ラッチコントロール回路３２からのゲートコントロール
信号が、ローレベルの期間のみ上記の制御信号による動
作を行なうが、ゲートコントロール信号がハイレベルの
期間はハイインピーダンス状態となり制！１１信号によ
る制御動作が無効となる構成とされている。

ゲート回路４０１〜４０４及び４１１〜４１４は面間し
たデータラッチコントロール回路３２よりのゲート選択
信号により、入力端子Ａ及び８のうち選択された方の入
力端ｆの入力信号を選択出力する。

次に本実施例の動作について説明する。

■二五二ヱ上皇１ まず、初期設定が行なわれる。この初期設定はアドレス
タグレジスタ３１にメモリアドレス初期値の設定を行な
うことと、ＲＡＭ／ＲＯＭバンクセレクト回路３６をメ
モリブロック３０１〜３０４が夫々ＲＡＭとして動作す
るような選択設定を行なうことからなる。

次に、ラッチメモリバッファ２６ａに入力されルクート
コン１−ロール信号が第４図（Ａ）にａで示す如く、ロ
ーレベルとなった後、ラッチメモリバッファ２６ｂに入
力されるゲートコントロール信号が同図（１３）にｂで
示す如くローレベルとなり、ラッチメモリバッファ２６
ａ及び２６ｂが有効状態に設定される。

続いて、ラッチシーケンス回路３３ａから前記信号線３
３ａ−１〜３３ａ−４を介して第４図（Ｄ）、（Ｅ）、
（Ｆ）及び（Ｇ）にｄ＋　、ｄ２゜ｄ３及びｄ４で示す
制御信号がラッチメモリバッファ２６ａ内のラッチ回路
Ｗｏ＝Ｗ３に供給されると共に、ラッチシーケンス回路
３３ｂから前記信号ね３３ｔ）−１〜３３ｂ−４を介し
て第４図（Ｋ）、（Ｌ）、（Ｍ）及び（Ｎ）にｈ＋　、
　ｈｚ。

ｈ３及びｈ４で示す制御信号がラッチメモリバッファ２
６ｂ内のラッチ回路Ｗ０〜Ｗ３に供給される。

これにより、ＭＰＬＪからの１６ビツトパラレルデータ
は第２図に示したメモリゲート回路３４ａ及び３４ｂを
夫々通してラッチメモリバッファ２６ａ及び２６ｂに夫
々供給されるが、第４図（Ａ）、（Ｂ）に示したように
、最初にラッチメモリバッフ７２６ａの方が自効となり
、また前記制御信号ｄ１〜ｄ４は最初はすべてハイレベ
ルであるので、最初の１６ビツトパラレルデータはラッ
チメモリバッファ２６ａ内のラッチ回路Ｗ３→Ｗ２→Ｗ
１→Ｗｏの順で伝送され、制ｍ信号ｄ１がローレベルと
なった時点でラッチ回路Ｗｏのみにラッチされる。

２番目の１６ビツトパラレルデータは次に制御信号ｄ２
がローレベルとなるまでにラッチメモリバック？２６ａ
内のラッチ回路Ｗ３→Ｗ２−→Ｗ＋の順で伝送されてＷ
３．Ｗ２及びＷｌに入力された状態となっているが、！
ＩＪ　ｔｌｌ信号ｄ２がローレベルとなることによって
ラッチ回路Ｗ１のみにラッチされる。

以下、上記と同様にして、３番目と４番目の１６ビツト
パラレルデータはラッチメモリバッファ２６ａ内のラッ
チ回路Ｗｚ　、Ｗ３に順次ラッチされる。従って、第４
図に１１で示すあり御信号ｄ　、＋がローレベルとなっ
た時刻で、第１のラッチメモリバッファ２６ａ内のすべ
てのラッチ回路Ｗ　ｏ　＝　Ｗ　２の夫々に１６ビツト
パラレルデータが如き込まれた状態となる。

続いて、第４図に示す如く、前記ゲートコン１−ロール
信＠　ｂ　ｆｆｉ　Ｄ−レベルとなり、またルリ御信号
ｈ＋　、ｈｚ　、Ｆ１３及びｈ４が順次にローレベルと
なるのに対し、ｔ、ＩＩ　１２０信号ｄ、−ｄ、はすべ
でローレベルであるので、５番目から８番目の１６ビツ
トパラレルデータは上記の説明から明らかに類推できる
ように、第２図に示したメモリゲート回路３４ｂを通過
して、第２のラッチメモリバッファ２６ｂに供給され、
その内部のラップ回路Ｗｏ。

Ｗｌ、Ｗ２及びＷ３に順次にラッチされる１゜この第２
のラップメモリバッファ２６ｂへのラッチ動作期間〈時
刻１．−１２）中は、ゲート回路４１１〜４１４を制御
するゲート選択信号ｆが第４図（Ｈに示す如くハイレベ
ルであるため、ゲート回路４１１〜４１４は入力端子Ａ
の入力信号を選択出力するように制御され、第１のラッ
チメモリバッファ２６ａにラッチされている前記１番目
から４番目のデータが対応するゲート回路４１＋〜４１
４を夫々並列に通過してメモリゲート回路３５１〜３５
４に供給され、更に、第４図（Ｊ）に示すゲート選択信
号ｑがハイレベルになった期間内でｍ記ＲＡＭ３０＋〜
３０４へ４個分のデータが一括して入力され潔き込まれ
る。

なお、この占き込み時の直前におい、て、アドレスタグ
レジスタ３１には初期アドレス値が既に転送されている
。その後の書き込み時にはライトサイクルの発生毎にア
ドレスカウンタが自動的に動き、アドレス値が順次更新
される。

同様にして、第２のラッチメモリバッファ２６ｂへの４
１１ａ分のデータのラッチが終了後、第１のラッチメモ
リバッフ７２６ａへのラッチが行なわれている期間中に
、第２のラッチメモリバッファ２６ｂのラップデータが
メｔリブロック３０１〜３０４へ一括してよき込まれる
。

このようにして、ＲＡＭ３０＋〜３０４には第４図（０
）に模式的に示す如く書き込みが行なわれる。なお、第
４図（０）中１’ＲＡＭ、Ｗ、ＩＪはＲＡＭ３０＋〜３
０４への第１のラッチメモリバッファ２６ａからのデー
タ書き込み、［ＲＡＭ。

Ｗ　２．１は第２のラッチメモリバッファ２６ｂからの
データ磨き込みを示す。

また、この−括ライト動作時にはゲート回路４０１〜４
０４には信号が入力されないから、ラッチメモリバッノ
７２６ａ内の゛グー８回路４０＋〜４０４のゲート選択
信号Ｃとラッチメモリバッファ２６ｂ内のゲート回路４
０１〜４０４のゲート選択信号ｅとは夫々第４図（Ｃ）
、（１−１＞に示す如く、ハイ、ローいずれのレベルで
も差し支えない。

■−二版里二」シ肱芥 まず、初期設定が行なわれる。１この初期設定は前記−
括ライト動作時と同じである。

次に、前記ゲートコントロール信＠ａ、ｂが第５図（Ａ
）、（Ｂ）に示す如く順次にＯ−レベルとなり、ラッチ
メモリバッフ７２６ａ及び２６ｂが順次有効状態とされ
る。

ここで、ゲートコンｌ−０−ル信号ａがローレベルとな
るも、まだゲートコントロール信号すがローレベルにな
らない期１間において、メモリゲート回路３５１〜３５
４へ入力されるゲート選択信号ｑが第５図Ｌｌ）に示す
如くローレベルであるため、ＲＡＭ３０＋〜３０４から
夫々同時に読み出された全部で４個の１６ピツトパラレ
ルデータが対応（るメモリゲート回路３５＋〜３５４を
通過して２つのラッチメモリバッフ７２６ａ、２６ｂの
各ゲート回路４０＋〜４０４に大々供給される。

この時、ｐｔＪ記したようにラッチメモリバッファ２６
ａのみが有効状態にあるので、ラッチメモリバッフ７２
６ａ内のゲート回路４０１〜４０４のゲート選択信号Ｃ
が第５図（Ｃ）に示す如くローレベルとなると、グー１
−回路４０＋＝４０４を通過して前記ＲＡ　Ｍ　３０１
〜３０４からの４ＷＡの１６ピツトデータが夫々ラッチ
メモリバッファ２６ａ内のラッチ回路Ｒｏ＝Ｒ３に入力
される。

そして、この状態において前記制御信号（ｊ＋□〜ｄ４
が第４図（Ｄ）〜（Ｇ）に示す如く時刻ｔ　１０で同時
にローレベルとなるので、上記のＲＡＭ３０１〜３０４
からの４個の１６ごットヂータの各々はラッチメモリバ
ッファ２６ａ内のラッチ回路ＲＯ”−Ｒ３に夫々−括し
てラッチされる。

次に時刻ｔ　Ｉ＋で前記ゲートコントロール信Ｍ　ｂが
ローレベルとなると、この時点では、前記ゲート選択信
号９が第５図ＬＪ）に示す如くハイレベルとなっており
、また第２のラッチメモリバッファ２６ｂ内のゲート回
路４０１°〜４０４を＄り御するゲート選択信号ｅが第
５図（Ｈ）に示す如くローレベルで、ゲート回路４０１
〜４０４はその入力端子Ｂへの入力信号を選択出力する
状態になっている。

従って、ＲＡ　Ｍ　３０　Ｉ〜３０４から夫々同時に読
み出された次の４個分（５番目から８番目）の１６ビツ
トデータは、対応するメモリゲート回路３５＋”・３５
４とラッチメモリバッファ２６ｂ内のゲート回路４０＋
〜４０４を夫々通過して対応するランデ回路Ｒ６−Ｒ３
に−括して入力されることになる。

この状態において、第５図（Ｋ）〜（Ｎ）に示す如く、
前記した制御信号［１１〜ｈ４が夫々同時に時刻虹１１
でローレベルとなるので、ラッチメモリバッファ２６ｂ
内のラッチ回路ＲＯ”Ｒ３に上記した次の４個分の１６
ピツトパラレルデータが−括してラッチされることにな
る。

一方、第５図（Ｄ）〜（Ｇ）に示すように、この時刻ｔ
　Ｉ＋で前記制御信号ｄ１〜ｄ４のうちｄ４のみがハイ
レベルとなり、以下、ｄ３−→ｄ２→ｄ１の順で各制御
信号が順次ローレベルからハイレベルへと変化するため
、ラッヂメモリバッノ？２６ａ内のラップ回路Ｒ６へ・
Ｒ３にラッチされていた最初の４個分のデータのうち、
ラッチ回路Ｒ３にラップされていた最初の１個のデータ
が読み出され、以下Ｒ２→Ｒ１−→Ｒｏの順で順次にそ
のラッチされていたデータが読み出される。

この０４、前記ゲート選択信号Ｃは第５図（Ｃ）に示す
如くハイレベルであり、ラップメモリバッフ？２６ａ内
のゲート回路４０１〜４０４が夫々その入力端子Ｂの入
力信号を選択出力するように切換えられているため、ラ
ッチメモリバッファ２６ａ内のラッチ回路Ｒ３から読み
出された１６ビツトデータが出力された後、ラッチ回路
Ｒ２から読み出された２ｆｆｌ目の１６ビツトデータが
ゲート回路４０４及びラッチ回路Ｒ３を夫々通過して出
力される。

更にそれに続いてラッチ回路Ｒ１から読み出された３番
目の１６ビツ！−データがグー１ル回路４０３→ラッチ
回路Ｒ２→ゲート回路４０４→ラッチ回路Ｒ３の順で通
過して出力され、最後にラッチ回路Ｒｏから読み出され
た４番目の１６ビツトデータがゲート回路４０２→ラッ
ヂ回路Ｒ１→ゲート回路４０３→ラッチ回路Ｒ２→ゲー
ト回路４０４→ラッチ回路Ｒ３の順に通過して出力され
る。

このようにして、ラッチメモリバッフ戸２６ａから順次
に読み出された１６ビツトデータは、第２図に丞したメ
モリゲート回路３４ａを通してＭＰＵへ転送される。

この転送動作完了後の時刻ｔ　１２になると、第５図（
Ｄ）〜（Ｇ）に示す如く再び制御信号ｄ１〜ｄ　、＋が
すべて同時にローレベルとなると共に第５図（Ｎ）に示
す如＜Ｓ御信号ｈ４がハイレベルとなり、また第５図（
Ｃ）に示す如くゲート制御信号Ｃが臼−レベルとなる。

これにより、今度は再びラッチメモリバッファ２６ａに
４個の１６ビツトデータが−括してラッチされ、またラ
ッチメモリバッファ２６ｂにラッチされていたデータが
上記と同様にして順次に読み出されて前記メモリゲート
回路３４ｂを通してＭＰＵへ転送される。、以下、上記
と同様の動作が繰り返される。

なお、第５図中、［データリード■１はラッチメモリバ
ッファ２６ａからラッチしたＲＡＭ３０〜３０＜の各出
力データを読み出している期間を足し、「データリード
■Ｊはラッチメモリバッファ２６ｂからのデータ読み出
し期間を示す、。

なお、第３図に示すゲート回路４１１〜４１４はラッチ
メモリバッフ７２６ａ、２６ｂからＲＡＭ３０１〜３０
４へのデータ転送制御用のものであるから、−括リード
時は使用せず、よってそのゲート選択信号ｆは第５図（
１＞に斜線を付して示す如く、その論即レベルは不定で
差し支えない。

以上■及び■で説明した−括り−ド／ライト動作時には
４個のデータがラッチメモリバッファ２６ａ、２６ｂに
交互に・−括して占き込み／読み出され、また、ラッチ
回路のラッチ動作が極めて高速であることから多聞デー
タ転送時における転送詩凋を従来に比べて短縮すること
ができる。

例えば、アクセスタイム２５０ｎｓのＤ　ＲＡ　Ｍとセ
ラ１−リングタイム２５ｎｓのラップ回路Ｗｏ〜Ｗ３゜
Ｒｏ〜Ｒ３を用いた場合、最大１０個のラッチ回路を使
用できるため、従来だと１０個のデータは２５００ｎｓ
以上アクセスに必要となるが、本実施例によれば、１０
個のラッチ回路のアクセスタイムが２５０ｎｓであり、
メモリアクセスは２５０ｎｓと同等時間となるが、その
間にもう一方のラッチメモリバラフ？にデータをラッチ
できるので、従来に比べて１０倍の速度向上が可能にな
る。

■　　゛レス　の１−゛　ライト 初期設定を行ない、ＲＡ　Ｍ　／　ＲＯＭバンクセレク
ト回路３６でリード／ライトするバンクを選択し、それ
と同期してラッチメモリバッフｒ２６ａ。

２６ｂの制御を行なう゛。

すなわち、第６図（Ａ）、（８）に示す如く、前記ゲー
トコントロール信号ａをローレベルとし、かつ、前記ゲ
ートコントロール信号すをハイレベルに保持することに
より、第１のラッチメモリバッファ２６ａのみを有効状
態とする。

次にデータライト時は、例えばＲＡＭ　３０２の指定ア
ドレスにＭＰＬＩからのデータを書ぎ込む場合は、前記
制御信号ｄ＋・〜ｄ４を第６図（Ｄ）〜（Ｇ）に示す如
く最初はすべてハイレベルとし、ラッチメモリバッファ
２６ａ内のラッチ回路Ｗ。

〜Ｗ３をすべてデータスルーの状態に制御してＭＰＵか
らのデータをラッチ回路Ｗ　ｏ　−Ｗ　３に入力する。

この状態にＪ３いて、制御信号ｄ２だけを第６図（Ｅ）
に示す如くローレベルとし、ラッチ回路Ｗ１にのみ上記
のデータをラッチさぜる。また、前記ゲート選択信号ｆ
を第６図（１）に示す如くハイレベルとしてゲート回路
４１＋〜４１４を入力端子△の入力信Ｍ　ｚ択状態とし
、かつ、前記ゲート選択信号Ｑを同図（Ｊ）に示す如く
ローレベルとしてメモリゲート回路３５＋〜３５４を夫
々ゲートＩ開」状態とする。

これにより、第３図のラッヂメモリバッノア２６ａのラ
ッチ回路Ｗ１にラップされた上記のデータはゲート回路
４１２及びメモリゲート回路３５２を順次に通過してＲ
ＡＭ３０＋の指定アドレスに書き込まれる。

また１例えばＲＡＭ３０＋から読み出したデータをＭＰ
Ｕへ転送するデータリード時は、第６図（Ｃ）に示す如
く前記ゲート選択信＠Ｃをハイレベルとし、かつ、同図
Ｌｌ）に示す如くゲート選択信号ｑをローレベルとして
メモリゲート回路３５１〜３５Ｉを夫々ゲート［開、１
状態とする。。

これにより、ＲＡ　Ｍ　３０　＋から読み出したデータ
はメモリゲート回路３５及びラッチメモリバッファ２６
ａ内のゲート回路４０１を夫々通過してラップ回路Ｒｏ
に入力され、制御信号ｄ＋−６４のうち制御信号ｄ１の
みが第６図（Ｄ）に示す如く、ローレベルとなっ、た時
点でラッチ回路Ｒ０にラッチされる。

このラッチされたデータは、この時点でゲート回路４０
１〜４０４が入力端子Ａの入力信号を選択出力する状態
となっており、また他のラッチ回路Ｒ１〜Ｒ３がハイレ
ベルの制御信号ｄ２〜ｄ４によりデータスルーの状態と
なっているから、ゲート回路４０２→ラツヂ回路Ｒ＋→
ゲート回路４０３→ラッチ回路Ｒ２→ゲート回路４０ｓ
　　→ラッチ回路Ｒ３の順で転送されてメモリゲート回
路３４ａを通してＭＰＵへ出力される。

このように、１データのリード／ライト動作時には、ラ
ッチ回路Ｒｏ　”Ｒ３，Ｗｏ〜Ｗ３は使用するラップ回
路以外はデータスルーの状態とされているので、従来と
同等の処理時間で済む。

なお、１データのリード／ライト動作時には、ラッチメ
しリバツフ？２６ｂは使用しないから、第６図（Ｈ）に
示す如く、ゲート選択信号ｅは不定でよい。

また、１データのリード／ライト動作時にラッチ回路Ｒ
＋　、Ｒ２又はＲ３にデータをラッチした場合、第３図
中、ラッチしたラッチ回路より左側に図示されているデ
ータ転送上流側のラップ回路は本実施例ではデータスル
ーの状態となる１、この場合でも特に問題はないが、ゲ
ートコント〔１−ル信号を夫々独立してラッチ回路Ｒｏ
＝Ｒｚに大々供給する構成とした場合は、上記のデータ
転送上流側のラッチ回路をハイインピーダンスの状態に
でき、リード動作をより確実にできる。

〔発明の効果〕

上述の如く、本発明によれば、第１及び第２のラッチメ
モリバッファに一括してデータをリード／ライトするよ
うにしたので、複数個のメモリブロックへのデータの古
き込み時間による待ち時間や、複数個のメモリブロック
の読み出し時間による持ち時間は発生しないので、従来
に比べて多量のデータの連続転送の転送時間を短縮する
ことができ、メモリの最大アクセス時間とラッチ回路の
最大セットリングタイムの化だけの速度向上ができ、Ｍ
ＰｔＪの速度向上に対応したシステムの性能同士が可能
となる雪の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理説明用ブロック図、第２図は本発
明の一実施例のブロック図、第３図は第２図の要部の一
実施例のブ［１ツク図、第４図はライト動作説明用タイ
ムチャート、第５図はリード動作説明用タイムチャート
、第６図は１データリード／ライトサイクル説明用タイ
ムチヤート、 第７図は従来の・−例の説明用ブロック図である。 図において、 ２１はマルチプロセッサ〕ニット、 ２２は周辺回路、 ２３はチップ・グー１−選ＩＲ回路、 ２’ｌ＋〜２４ｍはメモリブロック、 ２５はｉｌｌ　ｗＪ回路、 ２６ａは第１のラッチメモリバッファ、２６ｂは第２の
ラッチメモリバッフ７．３０１〜３０４はランダム・ア
クセス・メモリ（ＲＡＭ）、 ３１はアドレスタグレジスタ、 ３２はデータラップコントロール回路、Ｒｏ　〜Ｒｓ　
、　Ｗｏ−Ｗ３はラッチ回路を示す。 特許出願人　富　士　通　株式会社 事４シ嘴の一演オら−めプロヅ２聞 第２図

Claims (1)

1. 【特許請求の範囲】 　マイクロプロセッサユニット（２１）及びチップ・ゲ
   ート選択回路（２３）の出力信号で指定されたメモリア
   ドレスにデータの書き込み又は読み出しを行なうメモリ
   のアクセス方法において、メモリを複数個のメモリブロ
   ック（２４＿１〜２４＿ｍ）に分割すると共に、前記マ
   イクロプロセッサユニット（２１）に対して順次データ
   の入力保持又は保持したデータの出力をし、かつ、該複
   数個のメモリブロック（２４＿１〜２４＿ｍ）に対して
   夫々同時に一括してデータの入力保持又は保持したデー
   タの出力をする第１及び第２のラッチメモリバッファ（
   ２６ａ、２６ｂ）と、該複数個のメモリブロック（２４
   ＿１〜２４＿ｍ）の夫々に対して同時にアドレス信号を
   入力すると共に該第１及び第２のラッチメモリバッファ
   （２６ａ、２６ｂ）の動作を制御する制御回路（２５）
   とを設け、前記制御回路（２５）の出力信号に基づいて
   、前記第１及び第２のラッチメモリバッファ （２６ａ、２６ｂ）のうち一方がその容量一杯にまでデ
   ータをラッチする期間は他方がラッチしたデータを出力
   すると共に、データのラッチとラッチしたデータの出力
   とを並行して行ない、前記制御回路（２５）の入力信号
   の場合は、前記第１及び第２のラッチメモリバッファ（
   ２５ａ、２６ｂ）のうち一方に一括してメモリーデータ
   をラッチし、その後、順次読み出しをしている期間に、
   他方は並行してメモリデータの一括ラッチをすることを
   特徴とするメモリのアクセス方法。