JPH039445A - 記憶素子制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータを使用した装置におけ
る記憶素子制御回路の改良に関する。

〔従来の技術〕

従来、マイクロコンピュータシステムのデータバスのビ
ット数が記憶素子のデータビット数の２倍となる場合、
記憶素子のリード／ライト制御を行う記憶素子制御回路
は第３図に示すように構成されていた。

１は１６ビツトマイクロコンビユータ（図示せず）を有
する１６ビツトマイクロ；ンビュータシステム（以下シ
ステムという）、２および３はシステム１のアドレスバ
スに共通接続された下位バイト記憶素子および上位バイ
ト記憶素子である。

下位バイト記憶素子２はシステム１のデータバスの下位
８ビツト、すなわち下位データバスＤＢＩに接続され、
これに対して上位バイト記憶素子３はシステム１のデー
タバスの上位８ビツト、すなわち上位データバスＤＢ２
　Ｋ接続されている。４はウェイト制御回路であって、
システム１のマイクロコンピュータが下位バイト記憶素
子２および上位バイト記憶素子３に対して記憶素子アク
セス信号Ａを出力してアクセスを行う場合、マイクロコ
ンピュータから入力するアクセスステータス信号Ｓに応
じてマイクロコンピュータに対してウェイト信号Ｗを出
力する。なお、記憶素子アクセス信−ＧＡはマイクロコ
ンピュータのアクセスの対象となる記憶素子に対してア
クセスを要求する信号であシ、アクセスステータス信号
Ｓはマイクロコンピュータが記憶素子とアクセスをして
いるか否かの状態を示す信号であシ、ウェイト信号Ｗは
ウェイト制御回路４がマイクロコンピュータに対してウ
ェイトを要求する信号である。

次にマイクロコンピュータによるアクセス動作について
説明する。

マイクロコンピュータは、下位バイト記憶素子２および
上位バイト記憶素子３をアクセスする場合、アクセス信
号へを下位バイト記憶素子２および上位バイト記憶素子
３に出力するとともにアクセスステータス信号Ｓをウェ
イト制御回路４に出力する。ウェイト制御回路４は、ア
クセスステータス信号Ｓを入力して記憶素子に対するア
クセスが発生したととを認識すると、マイクロコンピュ
ータに対して所定期間ウェイト信号Ｗを出力する。

この所定期間は、上記２個の記憶素子のアクセススピー
ドとマイクロコンピュータのアクセススピードの差に応
じて定まるものでちる。マイクロコンピュータは、ウェ
イト信号Ｗを入力している間、その動作を停止するとと
もに記憶素子アクセス信号入を出力し７ている。この間
、上記２個の記憶素子ではアクセスされるデータの読み
出しまたは書き込みが行われている。そして、所定期間
の後、ウェイト制御回路４からのウェイト信号Ｗの出力
が停止すると、マイクロコンピュータは動作を再開して
アクセスを終了するとともにアクセスステータス信号Ａ
の出力を停止する。

〔発明が解決しようとする課題〕

しかし、上述した従来の記憶素子制御回路では、記憶素
子を上位バイト用および下位バイト用と複数個設けなけ
ればならない。したがって、記憶素子のコストがかかシ
、記憶素子の分だけプリント基板実装面積を必要とする
欠点がある。また、記憶素子がプログラム用記憶素子の
場合、記憶素子の数が増すのに従って書き込み工数が増
える欠点がある。

〔課題を解決するための手段〕

この発明の記憶素子制御回路は次の各手段を有している
。

葎）記憶素子のデータを下位データバスに出力するレジ
スタ、 ら）下位データバスのデータを記憶素子に出力する第１
のバッファ、 （Ｃ）　　上位データバスと記憶素子との間でデータの
入出力を双方向く行う第２のバッファ、（ｄ）レジスタ
、第１のバッファ、および第２のバッファの入出力動作
を制御するとともにマイクロコンピュータの待機動作を
制御してこのマイクロコンピュータと記憶素子との間で
なされるデータのアクセスタイミングを決定するタイミ
ング生成回路。

〔作用〕

レジスタ、第１のバッファ、および第２のバッファの入
出力動作が制御されるとともにマイクロコンピュータの
待機動作が制御されてマイクロコンピュータと記憶素子
との間でなされるデータのアクセスタイミングが決定さ
れる。これによって、従来は行うことのできなかったマ
イクロコンピュータのデータビット数の半分のデータビ
ット数の１個の記憶素子に対するバイト単位およびワー
ド単位でのデータのアクセスを行うことができる。

〔実施例〕 次にこの発明について図面を参照して説明する。

第１図はこの発明の一実施例を示すブロック図である。

５は１６ビツトマイクロコンピユータ（図示せず）を含
むシステムである。６はシステム５のアドレスバスＡＢ
に接続された８ビツトの記憶素子である。７はタイミン
グ生成回路８から入力するマイクロコンピュータウェイ
ト信号ＭＷＩＣ従ってマイクロコンピュータにウェイト
信号Ｗを出力するウェイト制御回路である。

タイミング生成回路８は、マイクロ；ンビュータから入
力するアクセスステータス信号Ａｓに応じてデータ保持
信号ＤＨ，バッファ出カイネーブル信号ＢＥ、バッファ
制御信号ＢＣ，および記憶素子アドレス制御信号ＡＣを
出力する。

なお、アクセスステータス信号Ａｓは、次の情報を示す
信号である。

■　マイクロフンピユータが記憶素子６をアクセスして
いるか否か、 ■　アクセスしている場合、奇数アドレスに対するアク
セスなのか偶数アドレスに対するアクセスなのか、 ■　そのアクセスはバイト単位のデータ（バイトデータ
）に対するものかワード単位のデータ（ワードデータ）
に対するものか。

データ保持信号ＤＨは、レジスタ９に入力したデータを
保持するとともにレジスタ９の出力をオンおよびオフす
るための信号である。バッファ出力イネーブル信号ＢＥ
は、バッファ１０の出力をオンおよびオフするための信
号である。バッファ制御信号ＢＣは、バッファ１１のデ
ータの入出力方向を切シ換えるとともにこのバッファ１
１の出力をオンおよびオフするための信号である。記憶
素子アドレス制御信号ＡＣは、記憶素子６のアドレスを
１つ増加させる信号である。

まＱ、ＤＢは８ビツトのデータバスであって、記憶素子
６とレジスタ９、バッ：ｙア１０，１１を接続している
。ＤＢｌはシステム５とレジスタ９およびバッファ１０
を接続する８ビツトの下位ア）”レス／？スでＪ、？、
ＤＢ２はシステム５とバッファ１１を接続する８ビツト
の上位アドレスバスである。

第２図はこの実施例におけるデータ構成図である。

ＤＯ〜Ｄ７は１バイト（８ビツト）のデータを示ス。ｒ
　０ＯＯＪ　〜ｒｌｌｌＪは各ｆ−夕ＤＯ−Ｄ７のアド
レスであり、下位バイトＬ側は偶数アドレス、すカわち
最下位ビットが「０」であり、上位パイ）Ｈ側は奇数ア
ドレス、すなわち最下位ビットがｒｌＪである。を九、
上位バイトＨと下位バイトＬを合わせると１ワード（１
６ビツト）のデータが構成される。たとえば、偶数アド
レスｒ０１０ＪのバイトデータはデータＤ２を示し、偶
数アドレスｒｏ１０ＪのワードデータはデータＤ２とＤ
Ｂから々る１ワードを示す。これと同様に、奇数アドレ
スｒｏ１１ＪのバイトデータはデータＤ３を示し、奇数
アドレスｒｏ１１ＪのワードデータはデータＤ３とＤ４
からなるデータを示す。

次に動作について説明する。

初めに、バイト単位でデータがリードおよびライトされ
る場合について説明する。

（１）偶数アドレスをバイトリードするとき、マイクロ
コンピュータはアドレスバスＡＢを介して記憶素子６に
所望の偶数アドレスを送出するとともにタイミング生成
回路８に偶数アドレスに対するアクセスの開始を示すア
クセスステータス信号入Ｓを出力する。記憶素子６は、
アドレスバスＡＢを介して入力する偶数アドレスに応じ
た下位バイトのデータをデータバスＤＢを介してレジス
タ９に出力する。一方、アクセスステータス信号＾Ｓを
入力したタイミング生成回路８はレジスタ９にデータ保
持信号ＤＨを出力する。このデータ保持信号ＤＨに従っ
て、レジスタ９はデータバスＤＢを介して入力した下位
バイトのデータを下位データバスＤＢＩ　　を介してシ
ステム１に送出する。

（２）偶数アドレスをバイトライトするとき、マイクロ
コンピュータ紘アドレスバスＡＢを介して記憶素子６に
所望の偶数アドレスを送出すると同時に下位データバス
ＤＢＩ　を介してバッファ１ｏに１バイト分のライトデ
ータを送出する。これとともにマイクロコンピュータは
、タイミング生成回路８に偶数アドレスに対するアクセ
スの開始を示すアクセスステータス信号Ａｓを出力する
。このアクセスステータス信号Ａｓを入力したタイミン
グ生成回路８は、バッファ１０にバッファ出力イネーブ
ル信号Ｂｇを出力する。このバッファ出力イネーブル信
号ＢＥに従って、バッファ１ｏは下位データバスＤＢＩ
から入力した１バイト分のライトデータをデータバスＤ
Ｂを介して記憶素子６に出力する。記憶素子６では、デ
ータバスＤＢから入力する１バイト分のライトデータが
アドレスバスＡＢから入力する偶数アドレスに従って書
き込まれる。

（３）奇数アドレスをバイトリードするとな、マイクロ
コンピュータはアドレスバスＡＢを介して記憶素子６に
所望の奇数アドレスを送出すことともにタイミング生成
回路８に奇数アドレスに対するアクセスの開始を示すア
クセスステータス信号１Ｂを出力する。記憶素子６は、
アドレスバス入Ｂを介して入力する奇数アドレスに応じ
た上位バイトのデータをデータバスＤＢを介してバッフ
ァ１１に出力する。一方、アクセスステータス信号Ａｓ
を入力したタイミング生成回路８はバッファ１１にバッ
ファ制御信号ＢＣを出力する。このバッファ制御信号Ｂ
Ｃに従って、バッファ１１はデータバスＤＢを介して入
力した上位バイトのデータを上位データバスＤＢ２を介
してシステム１に送出する。

（４）奇数アドレスをバイトライトするとき、マイクロ
コンピュータはアドレスバスＡＢを介して記憶素子６に
所望の奇数アドレスを送出すると同時に上位データバス
ＤＢ２を介してバッファ１１に１バイト分のライトデー
タを送出する。これとともにマイクロコンピュータは、
タイミング生成回路８に奇数アドレスに対するアクセス
を示すアクセスステータス信号ＡＳを出力する。このア
クセスステータス信号Ａｓを入力したタイミング生成回
路８は、バッファ１１にバッファ制御信号ＢＣを出力す
る。このバッファ制御信号ＢＣに従って、バッファ１１
は上位データバスＤＢ２から入力した１バイト分のライ
トデータをデータバスＤＢを介して記憶素子６に出力す
る。記憶素子６では、データバスＤＢから入力する１バ
イト分のライトデータがアドレスバスＡＢから入力する
奇数アドレスに従って書き込まれる。

次にワード単位（２バ・イト単位）でデータがリードお
よびライトされる場合について説明する。

（５）奇数アドレスのワードデータをワードリードする
とき、マイクロコンピュータは前述した（３）の奇数ア
ドレスのバイトリードおよび（１）の偶数アドレスのバ
イトリードを連続して行う。第２図で例示すれば、音数
アドレスｒｏｌｌＪの上位パイ）Ｈ側のデータＤ１およ
び偶数アドレスｒ０００Ｊの下位パイ）Ｌ側のデータＤ
Ｏを連続して読み出すことによって、データＤ１および
データＤｏからなるワードデータを読み出すことになる
。

（６）奇数アドレスのワードデータをワードライトする
とき、マイクロコンピュータは前述した（４）の奇数ア
ドレスのバイトライト（２）の偶数アドレスのバイトラ
イトを連続して行う。

（７）偶数アドレスをワードリードするとき、マイクロ
コンピュータはタイミング生成回路８に偶数アドレスの
ワードリードを示すアクセスステータス信号Ａｓを送出
する。このアクセスステータス信号Ａｓを入力したタイ
ミング生成回路８は、ウェイト制御回路７にマイクロコ
ンピュータウェイト信号ＭＷを出力する。このマイクロ
コンピュータウェイト信号ＭＷに従ってウェイト制御回
路７はマイクロコンピュータにウェイト信号Ｗを出力す
る。このウェイト信号Ｗによってマイクロコンピュータ
は待機状態になる。そして、前述した（１）の偶数アド
レスのバイトリードが行われて偶数アドレスのバイトデ
ータがレジスタ９に入力するまでの動作がなされる。こ
の動作が終了すると、タイミング生成回路８は記憶素子
６に記憶素子アドレス制御信号ＡＣを出力してリードア
ドレスを１つ増加させて次アドレス、すなわち奇数アド
レスにする。これに続いて、前述した（３）の奇数アド
レスのバイトリードが行なわれて奇数アドレスのバイト
データがバッファ１１に入力するまでの動作がなされる
。この動作が終了すると、タイミング生成回８８のマイ
クロコンピュータウェイト信号ＭＷが解除され、したが
ってウェイト制御回路Ｔからマイクロコンピュータに出
力されるウェイト信号Ｗが解除されるため、マイクロコ
ンピュータは動作を再開する。一方、タイミング生成回
路８は、バッファ１１にバッファ制御信号ＢＣを出力す
るとともにレジスタ９にデータ保持信号ＤＢを出力する
。これによってマイクロコンピュータは、バッファ１１
から上位データを、レジスタ９から下位データを同時に
読み込み、ワードリードを終了する。

（８）偶数アドレスをワードライトするとき、マイクロ
コンピュータはタイミング生成回路８に値数アドレスの
ワードライトを示すアクセスステータス信号Ａｓを送出
する。このアクセスステータス信号Ａｓを入力したタイ
ミング生成回路８は、上述した（７．’＋の偶数アドレ
スのワードリードのときと同様にウェイト制御回路Ｔに
マイクロコンピュータウェイト信号ＭＷを出力する。こ
のマイクロコンピュータウェイト信号ＭＷに従ってウェ
イト制御回路７はマイクロコンピュータにウェイト信号
Ｗを出力する。このウェイト信号Ｗによってマイクロコ
ンピュータは待機状態となる。そして、マイクロコンピ
ュータによって１ワ一ド分のライトデータのうち下位バ
イト分のデータはバッファ１０に、上位バイト分のデー
タはバッファ１１に出力される。次に、タイミング生成
回路８からバッファ１０にバッファ出力イネーブル信号
ＢＥが出力されることによって、下位バイト分のライト
データがバッファ１０から記憶素子６の偶数アドレスに
書き込まれる。この動作が終了すると、タイミング生成
回路８は記憶素子６に記憶素子アドレス制御信号ＡＣを
出力してライトアドレスを１つ増加させて次アドレス、
すなわち奇数アドレスにする。続いて、タイミング生成
回路８からバッファ１１にバッファ制御信号ＢＣ差：出
力されることによって、上位バイト分のライトデータが
バッファ１１から記憶素子６の奇数アドレスに書き込ま
れる。この動作が終了すると、タイミング生成回路８の
マイクロコンピュータウェイト信号ＭＷが解除され、し
たがってウェイト制御回路Ｔからマイクロコンピュータ
に出力されるウェイト信号Ｗが解除されるため、マイク
ロコンピュータは動作を再開してワードライトを終了す
る。

〔発明の効果〕

以上説明したようにこの発明の記憶素子制御回路によれ
ば、レジスタ、第１のバッファ、および第２のバッファ
の入出力動作が制御されるとともに、マイクロコンピュ
ータの待機動作が制御されてマイクロコンピュータと記
憶素子との間でなされるデータのアクセスタイミングが
決定されるこトニより、マイクロコンピュータのデータ
ビット数の半分のデータビット数の１個の記憶素子に対
してバイト単位およびワード単位のデータのアクセスを
行うことができ、従来と違って記憶素子を上位バイト用
および下位バイト用と複数個設ける必要がない。したが
って、従来に比較して記憶素子数を低減することができ
るので、コストの低減、プリント基板実装面積の縮小、
および部品実装の簡略化を実現することができるという
効果を有する。また、記憶素子がプログラム用記憶素子
の場合、書巻込み工数を減少できるという効果も生ずる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は同実施例におけるデータ構成図、第３図は従来例を示
すブロック図である。 ８６＠１１・タイミング生成回路、９＠・・・レジスタ
、１０・・・・バッファ（第１のバッファ）、１１・・
・・バッファ（第２のバッファ）。

Claims (1)

1. 【特許請求の範囲】 マイクロコンピュータと記憶素子とを有し、マイクロコ
   ンピュータのデータビット数が記憶素子のデータビット
   数の２倍であるマイクロコンピュータシステムにおける
   記憶素子制御回路であつて、記憶素子のデータを下位デ
   ータバスに出力するレジスタと、 下位データバスのデータを記憶素子に出力する第１のバ
   ッファと、 上位データバスと記憶素子との間でデータの入出力を双
   方向に行う第２のバッファと、 レジスタ、第１のバッファ、および第２のバッファの入
   出力動作を制御するとともにマイクロコンピュータの待
   機動作を制御してこのマイクロコンピュータと記憶素子
   との間でなされるデータのアクセスタイミングを決定す
   るタイミング生成回路と を有することを特徴とする記憶素子制御回路。