JPH05143524A - カウンタ制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、カウンタへのアクセスを制御するカ
ウンタ制御方式に関し、ハードウェア量の削減を実現す
ることを目的とする 【構成】カウンタ２に対応付けて備えられるバッファ３
の一部をデータバス４のバス長と同じ長さ削除するとと
もに、この削除部分に対応付けられるカウンタ部分９を
データバス４に直接接続する構成を採り、データを読み
出すときには、非削除部分に対応付けられるカウンタ部
分１１のデータを非削除部分のバッファ部分１０に読み
出すときに、削除部分に対応付けられるカウンタ部分９
のデータを同時にデータバス４を介して読み出していく
よう処理し、データを書き込むときには、非削除部分の
バッファ部分１０に展開したデータを非削除部分に対応
付けられるカウンタ部分１１に転送していくときに、削
除部分に対応付けられるカウンタ部分９に書き込むデー
タを同時に書き込んでいくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カウンタからのデータ
の読み出しと、カウンタへのデータの書き込みを制御す
るカウンタ制御方式に関し、特に、ハードウェア量の削
減を実現するカウンタ制御方式に関するものである。

【０００２】

【従来の技術】タイマーカウンタ等のように、カウンタ
は、逐次更新されていくデータを管理して、このデータ
をデータ処理機能に提供したり、データ処理機能から設
定されるデータを初期値として設定していく処理を実行
する。

【０００３】このようなカウンタに対してアクセスする
場合、カウンタのビット数がデータバスの幅よりも多い
場合には、複数回に分けてカウンタをアクセスしていく
ことになる。このとき、カウンタのデータがアクセス中
に更新されてしまうことが起こると、カウンタから正し
いデータを読み出せなくなり、また、カウンタに所望の
データを書き込めなくなる。

【０００４】これから、従来では、カウンタと同じビッ
ト数を持つリードライトバッファを用意して、データを
書き込むときには、データバスからのデータをリードラ
イトバッファに展開して、このリードライトバッファか
らカウンタに一度にロードしていくように制御するとと
もに、データを読み出すときには、カウンタからデータ
を一度にリードライトバッファに読み出して、このリー
ドライトバッファから順次データバスに転送していくよ
うに制御していた。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、カウンタと同じビット数を持つリー
ドライトバッファを用意する必要がある。これからハー
ドウェア量が多くなり、製品のコストアップをもたらす
とともに、製品の小型化を妨げるという問題点があった
のである。

【０００６】本発明はかかる事情に鑑みてなされたもの
であって、ハードウェア量の削減を実現する新たなカウ
ンタ制御方式の提供を目的とするものである。

【０００７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は本発明を具備するデータ処理装
置、２はアクセス対象となるカウンタ、３はカウンタ２
からの読出データ又はカウンタ２への書込データを一時
的に保持するバッファ、４はデータの転送路となるデー
タバス、５はアドレスデータの転送路となるアドレスバ
ス、６は転送されてくるアドレスデータを解読するアド
レスデコーダ、７はカウンタ２へのアクセス制御を実行
するアクセス制御部である。

【０００８】本発明のバッファ３は、データバス４のバ
ス長と同じ長さのバッファ部分８が削除される構成が採
られ、この削除部分に対応付けられるカウンタ部分９が
データバス４に直接接続される構成が採られる。ここ
で、図中、１０は非削除部分となるバッファ部分、１１
はこのバッファ部分１０に対応付けられるカウンタ部分
である。

【０００９】

【作用】本発明では、アクセス制御部７は、カウンタ２
からデータを読み出すときには、バッファ削除部分に対
応付けられるカウンタ部分９のデータをデータバス４を
介して読み出していくよう制御するとともに、この読出
処理と同時に、バッファ非削除部分に対応付けられるカ
ウンタ部分１１のデータを対応のバッファ部分１０に同
時に転送して、データバス４を介してこのバッファ部分
１０から順次読み出していくように制御する。この制御
処理に従って、カウンタ２と同じビット長を持たないバ
ッファ３を備える場合にあっても、逐次更新されていく
カウンタ２から所望のデータを正確に読み出せるように
なる。

【００１０】一方、カウンタ２にデータを書き込むとき
には、バッファ非削除部分に対応付けられるカウンタ部
分１１に書き込むデータをデータバス４を介して対応の
バッファ部分１０に順次転送して、このバッファ部分１
０からそのカウンタ部分１１に同時に転送していくとと
もに、この転送処理と同時に、バッファ削除部分に対応
付けられるカウンタ部分９に書き込むデータをデータバ
ス４を介してそのカウンタ部分９に同時に書き込んでい
くように制御する。この制御処理に従って、カウンタ２
と同じビット長を持たないバッファ３を備える場合にあ
っても、逐次更新されていくカウンタ２に対して所望の
データを正確に書き込めるようになる。

【００１１】このように、本発明によれば、カウンタ２
に対応付けて備えられるバッファ３のビット長をデータ
バス４のビット長分短くでき、ハードウェア量の削減を
実現できるのである。

【００１２】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の適用されるデータ処理装置１のシ
ステム構成を図示する。図中、２０はＣＰＵ、２１はキ
ャッシュメモリ／アドレス変換部（双方が備えられると
きもあるし、いずれか一方が備えられるときもある）、
２２はＲＡＭ、２３はＲＯＭ、２４は例えば６４ビット
長を持つ高速バス、２５は例えば１６ビット長を持つ中
速バス、２６は例えば８ビット長を持つ低速バス、２７
は高速バス２４と中速バス２５との間のバス変換を実行
するバス変換部、２８は高速バス２４と低速バス２６と
の間のバス変換を実行するバス変換部、２９は中速バス
２５に接続されて入出力制御を実行する高速入出力制御
部、３０は低速バス２６に接続されて入出力制御を実行
する低速入出力制御部、３１は低速バス２６に接続され
て計時処理を実行するタイマーカウンタである。このタ
イマーカウンタ３１は、例えば３２ビットで構成される
というように、低速バス２６のバス長よりも大きなビッ
ト数で構成されることになる。

【００１３】図３に、本発明のタイマーカウンタ３１の
周辺回路の一実施例を図示する。図中、３２はタイマー
カウンタ３１へのアクセス処理のために用意されるリー
ドライトバッファ、３３は転送されてくるアドレスデー
タを解読するアドレスデコーダ３３である。なお、この
実施例では、低速バス２６のバス長を８ビットで想定し
ている。

【００１４】この実施例のタイマーカウンタ３１は、３
２ビットで構成されていて、説明の便宜上、最下位バイ
トをＴＣ０、それに続く上位の１バイトをＴＣ１、それ
に続く上位の１バイトをＴＣ２、それに続く最上位バイ
トをＴＣ３と記述してある。一方、リードライトバッフ
ァ３２は、タイマーカウンタ３１のビット数である３２
ビットよりも低速バス２６のバス長の８ビット分少ない
２４ビットで構成されていて、タイマーカウンタ３１の
ＴＣ１部分に対応付けられる最下位バイトのＲＷＢ１
と、タイマーカウンタ３１のＴＣ２部分に対応付けられ
るＲＷＢ２と、タイマーカウンタ３１のＴＣ３部分に対
応付けられる最上位バイトのＲＷＢ３とから構成される
ものである。そして、リードライトバッファ３２に対応
部分のないタイマーカウンタ３１の最下位バイトである
ＴＣ０は、直接低速バス２６に接続される構成が採られ
ることになる。

【００１５】このように、本発明では、リードライトバ
ッファ３２のバッファ長をタイマーカウンタ３１のビッ
ト数よりも低速バス２６のバス長分小さくなるように構
成して、このリードライトバッファ３２が小さくなるこ
とで受け皿のなくなるタイマーカウンタ３１の例えば最
下位バイトＴＣ０を、直接低速バス２６に接続する構成
を採るものである。

【００１６】図４及び図５に、タイマーカウンタ３１の
具体的な実装例を図示する。この図４（ａ）に示す８ビ
ットカウンタがＴＣ０部分を構成するタイマーカウンタ
部分であって、の接続ラインは低速バス２６からのデ
ータを受け取る信号ラインであり、の接続ラインは低
速バス２６の図示しない入力マルチプレクサにデータを
受け渡す信号ラインである。一方、図４（ｂ）に示す８
ビットカウンタがＴＣ１を構成するタイマーカウンタ部
分であって、の接続ラインはリードライトバッファ３
２からのデータを受け取る信号ラインであり、の接続
ラインはリードライトバッファ３２の図示しないマルチ
プレクサにデータを受け渡す信号ラインである。そし
て、図５（ａ）に示す８ビットカウンタがＴＣ２を構成
するタイマーカウンタ部分であり、図５（ｂ）に示す８
ビットカウンタがＴＣ３を構成するタイマーカウンタ部
分である。上述のように、この図５中のの接続ライン
はリードライトバッファ３２からのデータを受け取る信
号ラインであり、の接続ラインはリードライトバッフ
ァ３２の図示しないマルチプレクサにデータを受け渡す
信号ラインである。

【００１７】次に、本発明のデータ処理装置１がタイマ
ーカウンタ３１へのデータの書き込み時に実行する図６
に示す処理フローと、タイマーカウンタ３１からのデー
タの読み出し時に実行する図７に示す処理フローに従っ
て、このように構成されるカウンタ３１へのアクセス処
理について詳細に説明する。ここで、これらの処理フロ
ーは、アクセス要求元からアクセス要求があるときに起
動されるプログラムに従って、ＣＰＵ２０が実行するこ
とになる。

【００１８】ＣＰＵ２０は、タイマーカウンタ３１への
データの書込要求があると、図６の処理フローに示すよ
うに、先ず最初に、ステップ１で、低速バス２６を介し
て、リードライトバッファ３２のＲＷＢ３部分に書込デ
ータＡを書き込み、次に、ステップ２で、ＲＷＢ２部分
に書込データＢを書き込み、続いて、ステップ３で、Ｒ
ＷＢ１部分に書込データＣを書き込む。そして、続くス
テップ４で、低速バス２６から直接タイマーカウンタ３
１のＴＣ０部分に書込データＤを書き込むとともに、こ
の書込処理と同期させて、リードライトバッファ３２の
ＲＷＢ１部分に展開した書込データＣをタイマーカウン
タ３１のＴＣ１部分に、ＲＷＢ２部分に展開した書込デ
ータＢをＴＣ２部分に、ＲＷＢ３部分に展開した書込デ
ータＡをＴＣ３部分に同時転送して書込処理を終了す
る。

【００１９】このようにして、タイマーカウンタ３１に
データを書き込むときには、リードライトバッファ３２
に展開したデータをタイマーカウンタ３１に転送してい
くときに、リードライトバッファ３２に対応部分を持た
ないタイマーカウンタ３１部分に書き込むデータを同時
にそのカウンタ部分に書き込んでいくよう制御するもの
であることから、タイマーカウンタ３１と同じビット数
を持たないリードライトバッファ３２を備える場合にあ
っても、逐次更新されていくタイマーカウンタ３１に対
して所望の書込データを正確に書き込めるようになるの
である。

【００２０】一方、ＣＰＵ２０は、タイマーカウンタ３
１からのデータの読出要求があると、図７の処理フロー
に示すように、先ず最初に、ステップ１０で、タイマー
カウンタ３１のＴＣ０部分にラッチされている読出デー
タＤを低速バス２６から直接読み出すとともに、この読
出処理と同期させて、タイマーカウンタ３１のＴＣ１部
分にラッチされている読出データＣをリードライトバッ
ファ３２のＲＷＢ１部分に、ＴＣ２部分にラッチされて
いる読出データＢをＲＷＢ２部分に、ＴＣ３部分にラッ
チされている読出データＡをＲＷＢ３部分に同時転送す
る。そして、次に、ステップ１１で、低速バス２６を介
して、リードライトバッファ３２のＲＷＢ１部分から展
開した読出データＣを読み出し、続いて、ステップ１２
で、ＲＷＢ２部分から展開した読出データＢを読み出
し、続いて、ステップ１３で、ＲＷＢ３部分から展開し
た読出データＡを読み出して読出処理を終了する。図８
に、この読出処理のタイムチャートを図示する。

【００２１】このようにして、タイマーカウンタ３１か
らデータを読み出すときには、リードライトバッファ３
２に対応付けられるタイマーカウンタ３１部分のデータ
をリードライトバッファ３２に同時転送していくとき
に、リードライトバッファ３２に対応部分を持たないタ
イマーカウンタ３１部分のラッチデータを同時にそのカ
ウンタ部分から読み出していくよう制御するものである
ことから、タイマーカウンタ３１と同じビット数を持た
ないリードライトバッファ３２を備える場合にあって
も、逐次更新されていくタイマーカウンタ３１から所望
のデータを正確に読み出せるようになるのである。

【００２２】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
タイマーカウンタ３１の最下位バイトを低速バス２６に
接続する構成でもって開示したが、どのバイト部分を低
速バス２６に接続してもよいのである。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
データ処理装置の備えるカウンタのアクセス処理のため
に用意されるバッファのビット長を短くできるので、デ
ータ処理装置のハードウェア量の削減を実現できること
になる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の適用されるデータ処理装置のシステム
構成図である。

【図３】タイマーカウンタの周辺回路の一実施例であ
る。

【図４】タイマーカウンタの具体的な実装例の説明図で
ある。

【図５】タイマーカウンタの具体的な実装例の説明図で
ある。

【図６】タイマーカウンタへのデータの書き込み時に実
行する処理フローの一実施例である。

【図７】タイマーカウンタからのデータの読み出し時に
実行する処理フローの一実施例である。

【図８】読み出し処理時のタイムチャートである。

【符号の説明】

１ データ処理装置 ２ カウンタ ３ バッファ ４ データバス ５ アドレスバス ６ アドレスデコーダ ７ アクセス制御部 ８ バッファ部分 ９ カウンタ部分 １０ バッファ部分 １１ カウンタ部分

Claims (1)

【特許請求の範囲】
1. 【請求項１】 逐次更新されるデータを管理するカウン
   タ(2) と、データバス(4) に接続されて、該カウンタ
   (2) から読み出すデータ又は該カウンタ(2) に書き込む
   データを一時的に保持するバッファ(3) とから構成され
   るカウンタ装置において、 上記バッファ(3) の一部分であって、上記データバス
   (4) のバス長と同じ長さのバッファ部分(8) を削除する
   とともに、該削除部分に対応付けられるカウンタ部分
   (9) を上記データバス(4) に直接接続する構成を採り、 カウンタ(2) からデータを読み出すときには、非削除部
   分のバッファ部分(10)に対応付けられるカウンタ部分(1
   1)のデータを該バッファ部分(10)に読み出すときに、削
   除部分のバッファ部分(8) に対応付けられるカウンタ部
   分(9) のデータを同時にデータバス(4)を介して読み出
   していくよう処理し、 一方、カウンタ(2) にデータを書き込むときには、非削
   除部分のバッファ部分(10)に展開したデータを該非削除
   部分に対応付けられるカウンタ部分(11)に転送していく
   ときに、削除部分のバッファ部分(8)に対応付けられる
   カウンタ部分(9) に書き込むデータを同時に該カウンタ
   部分(9) に書き込んでいくよう処理することを、 特徴とするカウンタ制御方式。