JPH0448358A

JPH0448358A - キャッシュ・メモリ制御方式

Info

Publication number: JPH0448358A
Application number: JP2159148A
Authority: JP
Inventors: Yoshihiro Iwata; 吉弘岩田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-18
Filing date: 1990-06-18
Publication date: 1992-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は書き戻し式のキャッシュ・メモリの制御方式に
関する。

〔従来の技術〕

従来のこの種のキャッシュ・メモリ制御方式は、゛ワー
ド又はブロックごとに変更フラグを持ち、プロセッサか
らのデータ書込み時に変更フラグをセットし、−担セッ
トされた変更フラグは、プロセッサからのアクセスがキ
ャッシュミスを起して、そのワード又はブロックが主記
憶に書き戻され新たなワード又はブロックに置き換わる
まではリセットされないようになっていた。

〔発明が解決しようとする課題〕

上述した従来のキャッシュ・メモリ制御方式は、プロセ
ッサにより書込まれたデータを含むワード又はブロック
は必ず主記憶に書き戻されるので、たとえばそのデータ
がサブルーチン又はプロダラムに一時的・に必要なもの
で、そのデータを使い終り論理的にそのデータが消滅し
た後でも、キャッシュ・メモリ内には残っており主記憶
への書き戻しが行われ、不必要なデータ転送が行われる
という欠点がある。

〔課題を解決するための手段〕

本発明のキャッシュ・メモリ制御装置は、データ読み出
し時にキャッシュの変更フラグをリセットするように指
示できる特定の命令と、キャッシュの変更フラグのリセ
ットを指示する信号線とを持つプロセッサと、ワードご
とに変更フラグを持ち、プロセッサのデータ書込み時に
は、そのワードの変更フラグをセットし、プロセッサか
らのデータ読み出し時に、キャッシュの変更フラグのリ
セットを指示されれば、そのワードの変更フラグをリセ
ットするように制御される書き戻し式のキャッシュメモ
リとを有している。

〔実施例〕

第１図は本発明の一実施例であり、第２図は本実施例が
適用されるコンピュータ装置を示す。

第２図において、１はプロセッサで、キャッシュアクセ
ス時には信号線ａにアドレス、リード又はライト指定、
転送サイズが出力され、信号線すを通してデータの授受
を行い、信号線Ｃから転送終了の通知を受は取る。信号
線ｄはキャッシュの変更フラグのリセットを指示するた
めのもので、特定の命令によるデータ読み出し時にキャ
ッシュの変更フラグのリセットを指示する。

２は書き戻し式のキャッシュメモリで、プロセッサ１と
の間の転送は信号線ａ、ｂ、ｃおよびｄを通して行う、
キャッシュ・メモリ２が主メモリ３をアクセスする場合
は、信号線ｅにアドレス。

リード又はライト指定、転送サイズが出力され、信号Ｉ
ｌｆを通してデータ授受を行い、信号Ｉ！ｇから転送の
終了を受けとる。

３は主メモリであり、キャッシュ・メモリ２との間の転
送は信号線ｅ、ｆ、およびｇを通して行う。

第１図は第２図のキャッシュ・メモリ２の内部ブロック
図であり、２０１はタグ部、２０２は有効フラグ部、２
０３は変更フラグ部、２０４はデータ部を示す、これら
の各部２０１，２０２゜２０３および２０４はエントリ
アドレス線りにより共通にアドレスされる。データ部２
０４は説明のため４ワードで１ブロツクにしている。変
更ビット部２０３はデータ部２０４の１ワードごとに１
ビツトずつ対応している。

２０５は比較器でタグ部２０１の内容と、プロセッサ・
タグアドレス信号線ｉに与えられる値を比較し、その結
果を比較結果信号線１に出力する。比較結果信号線ｊは
有効ビット部２０２の出力であるヒツト情報信号線ｍと
論理積がとられ有効フラグ部入出力信号線ｎにヒツト情
報として出力される。

２０６は変更フラグ制御回路で、信号線ａで与えられた
情報の中でリード又はライトの指定及びブロック内アド
レスを与える信号線ｊと、変更フラグのリセットを指示
する信号線ｄと、を有する有効フラグ入出力信号線ｎと
により変更フラグ部入出力信号線ｐを通して変更フラグ
部２０３の内容を制御する。

２０７はキャッシュ制御回路で、信号ｌ！ｊと有効フラ
グ入出力信号線ｎと変更フラグ部入出力信号線ｐとメモ
リからの転送終了を通知する信号線ｇとにより、アドレ
スバッファ２０９，２１０とデータバッファ２１１，２
１２とプロセッサ１への転送を通知する信号線Ｃ１有効
フラグ部２０２の更新データを与えるヒツト情報信号線
ｍ及びタグ部２０１．有効フラグ部２０２およびデータ
部２０４のリードライト等を制御する。

プロセッサ１からのキャッシュアクセスがヒツトした場
合、キャッシュ制御回路２０７は適当なタイミングで信
号線Ｃを通して転送の終了を通知し、データバッファ２
１１をイネーブルにして信号線すからデータの送受を行
う。変更フラグ制御回路２０６は信号線ｊからライトの
指定をうければ変更フラグ部２０３のうち対応するビッ
トを変更フラグ部入出力信号線ｐを通してセットし、信
号線ｊからリードの指定をうけ信号線ｄから変更フラグ
のリセットを指示されれば変更フラグ部２０３の対応す
るビットを変更フラグ部入出力信号線ｐを通してリセッ
トする。

プロセッサ１からのキャッシュアクセスがミスした場合
、キャッシュ制御回路２０７は有効フラグ部２０２の出
力であるヒツト情報信号線ｍと変更フラグ部２０３の出
力である変更フラグ部入出力信号線Ｐを調べてヒツト情
報信号線ｍがセットされていて、かつ変更フラグ部入出
力信号線ｐのうちどれか１つでもセットされているもの
があればアドレスバッファ２１０とデータバッファ２１
２をイネーブルにし、信号線Ｓからライトの指示及び転
送サイズを出力して、エントリアドレス信号線りによっ
て指定されたデータブロックを主メモリ３に書き込む。

書込みが終わるとアドレスバッファ２０９，２１３をイ
ネーブルにし、信号線Ｓからブロック内アドレスリード
の指示及び転送サイズを出力してプロセッサ１の要求し
ているデータブロックをデータ２０４に読み込み、デー
タバッファ２１１をイネーブルにしてプロセッサｌの要
求するデータアクセスを行う、もし、プロセッサｌのア
クセスがライトならば変更フラグ制御回路２０６はヒツ
ト時と同様に変更フラグ部２０３の対応するビットをセ
ットする。

いま、あるプログラムの断片が第３図のようなものだっ
たとする。処理１，３．５は以上に説明しようとするキ
ャッシュアクセスには関係しない処理とする。ステップ
２の直前でのスタックボンインタＳＰの値を（ｙ＋４）
、即ちスタックは（ｙ＋４）番地からスタックの底まで
が有効であるとする。また、ステップ６でメモリからリ
ードするＸ番地と、ｙ番地はキャッシュ・メモリ２の同
一エントリアドレスＺをもつとする。

これらの仮定のもとで、従来のキャッシュメモリ制御方
式の場合のキャッシュアクセス、メモリアクセス及びエ
ントリアドレスＺのキャッシュ・メモリの内容を第５図
に示す、ここでステップ６の第１行を見ると主メモリア
クセスでｙ番地から４ワードの書込みを行っている。書
込む内容は、ステップ２でブツシュしたレジスタＡ、Ｂ
、Ｃ。

Ｄの内容である。ところがステップ４でレジスタＡ、Ｂ
、Ｃ，Ｄはポツプしであるのでｙ番地からの４ワードは
既にスタックの有効範囲から外れており、プログラムが
参照することは論理的にありえない、従って、ｙ番地か
らの４ワードは書込！なくてもよいので、ここでの主メ
モリへの書込みは不必要である。

本発明のキャッシュ・メモリ制御方式の場合のキャッシ
ュ・アクセス、主メモリ・アクセス及びエントリ・アド
レス２のキャッシュ・メモリ２の内容を第４図に示す、
ここでステップ４で変更フラグのリセットを指示するデ
ータ読出し命令を用いて変更フラグのリセットを行う、
スタックがらポツプした後のデータはプログラムによっ
て参照されることはないからである。これによりステッ
プ６で不必要な主メモリ３への書込みが行われなくなる
。

〔発明の効果〕

以上説明したように本発明は、ソフトウェアにより書戻
し式のキャッシュ・メモリの変更フラグのリセットを制
御する構成としたため、キャッシュ内の変更データの不
必要なメモリへの書戻しを減少することができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例、第２図は本実施例を適用す
るためのコンピュータ装置を示す図、第３図はあるプロ
グラムの断片を示す図、第４図は本発明のキャッシュ・
メモリ制御方式によるキャッシュ・アクセス、主メモリ
・アクセス及びエントリ・アドレスＺのキャッシュ・メ
モリの内容を示す図、第５図は従来のキャッシュ・メモ
リ制御方式によるキャッシュアクセス、主メモリ・アク
セス及びエントリアドレスＺのキャッシュ・メモリの内
容を示す図である。１・・・プロセッサ、２・・・キャッシュ・メモリ、３
・・・主メモリ、２０１・・・タグ部、２０２・・・有
効フラグ部、２０３・・・変更フラグ部、２０４・・・
データ部、２０５・・・比較器、２０６・・・変更フラ
グ制御回路、２０７・・・キャッシュ制御回路、２０８
・・・論理積回路、２０９，２１０，２１３・・・アド
レスバッファ、２１１．２１２・・・データバッファ、
ｈ・・・エントリアドレス信号線、ｉ・・・プロセッサ
・タグアドレス信号線、ｋ・・・タグ入出力信号線、ｇ
・・・比較結果信号線、ｍ・・・ヒツト情報信号線、ｎ
・・・有効フラグ部入出力信号線、ｐ・・・変更フラグ
部入出力信号線。

Claims

【特許請求の範囲】データ読み出し時にキャッシュの変更フラグをリセット
するように指示できる特定の命令と、キャッシュの変更
フラグのリセットを指示する信号線とを持つプロセッサ
と、ワードごとに変更フラグを持ち、プロセッサのデータ書
込み時には、そのワードの変更フラグをセットし、プロ
セッサからのデータ読み出し時に、キャッシュの変更フ
ラグのリセットを指示されれば、そのワードの変更フラ
グをリセットするように制御される書き戻し式のキャッ
シュメモリとで構成され、ソフトウェアによりキャッシュの変更フラグのリセット
を制御することによってキャッシュ内の変更データの不
必要なメモリへの書戻しの量を減少することが可能であ
ることを特徴とするキャッシュ・メモリ制御方式。