JPH0612363A - メモリ制御装置およびマルチプロセッサシステム - Google Patents
メモリ制御装置およびマルチプロセッサシステムInfo
- Publication number
- JPH0612363A JPH0612363A JP4169268A JP16926892A JPH0612363A JP H0612363 A JPH0612363 A JP H0612363A JP 4169268 A JP4169268 A JP 4169268A JP 16926892 A JP16926892 A JP 16926892A JP H0612363 A JPH0612363 A JP H0612363A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- written
- dma
- processor module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】本発明の目的は各プロセッサモジュールがキャ
ッシュメモリを有し、さらに共有メモリに対するＤＭＡ
制御を行なうＤＭＡコントローラを有するマルチプロセ
ッサシステムにおいて、ＤＭＡ要求により共有メモリに
書込まれたデータを、各プロセッサモジュールが高速に
アクセスできることを実現することにある。 【構成】ＤＭＡコントローラ６はレジスタ６ａにセット
された情報に基づいて、ＤＭＡ転送のデータの読出しを
要求したプロセッサモジュール１，２に対してセレクト
Ｓ１，Ｓ２を出力する。キャッシュ制御回路１ｄ，２ｄ
はＤＭＡコントローラ６により転送されたデータが共有
メモリ５に書込まれたときに、そのデータをキャッシュ
メモリ１ｃ，２ｃに格納する。
ッシュメモリを有し、さらに共有メモリに対するＤＭＡ
制御を行なうＤＭＡコントローラを有するマルチプロセ
ッサシステムにおいて、ＤＭＡ要求により共有メモリに
書込まれたデータを、各プロセッサモジュールが高速に
アクセスできることを実現することにある。 【構成】ＤＭＡコントローラ６はレジスタ６ａにセット
された情報に基づいて、ＤＭＡ転送のデータの読出しを
要求したプロセッサモジュール１，２に対してセレクト
Ｓ１，Ｓ２を出力する。キャッシュ制御回路１ｄ，２ｄ
はＤＭＡコントローラ６により転送されたデータが共有
メモリ５に書込まれたときに、そのデータをキャッシュ
メモリ１ｃ，２ｃに格納する。
Description
【０００１】
【産業上の利用分野】本発明は、特に各プロセッサモジ
ュールがキャッシュメモリを有し、さらに共有メモリに
対するＤＭＡ制御を行なうＤＭＡコントローラを有する
マルチプロセッサシステムに使用されるメモリ制御装置
に関する。
ュールがキャッシュメモリを有し、さらに共有メモリに
対するＤＭＡ制御を行なうＤＭＡコントローラを有する
マルチプロセッサシステムに使用されるメモリ制御装置
に関する。
【０００２】
【従来の技術】従来、各プロセッサモジュールがキャッ
シュメモリを有し、共有メモリに対してＤＭＡ制御を行
なうＤＭＡ（ｄｉｒｅｃｔ・ｍｅｍｏｒｙ・ａｃｃｅｓ
ｓ）コントローラを有するマルチプロセッサシステムが
ある。共有メモリは、各プロセッサモジュールの各ＣＰ
Ｕにより共通に使用されるメインメモリである。
シュメモリを有し、共有メモリに対してＤＭＡ制御を行
なうＤＭＡ（ｄｉｒｅｃｔ・ｍｅｍｏｒｙ・ａｃｃｅｓ
ｓ）コントローラを有するマルチプロセッサシステムが
ある。共有メモリは、各プロセッサモジュールの各ＣＰ
Ｕにより共通に使用されるメインメモリである。
【０００３】このようなシステムにおいて、ＣＰＵの介
在なしに、ＤＭＡコントローラにより入出力（Ｉ／Ｏ）
装置と共有メモリ間のデータ転送が実行されて、共有メ
モリに新たなデータが書込まれて、データ更新が発生す
ることがある。このような場合、ＣＰＵはキャッシュメ
モリと共有メモリとの一貫性を保持するために、共有メ
モリに対するデータの書込みを監視している。ＣＰＵ
は、共有メモリに書込まれたデータのアドレスがキャッ
シュメモリでヒットしたときには、キャッシュメモリの
該当するデータを無効にする処理を実行する。
在なしに、ＤＭＡコントローラにより入出力（Ｉ／Ｏ）
装置と共有メモリ間のデータ転送が実行されて、共有メ
モリに新たなデータが書込まれて、データ更新が発生す
ることがある。このような場合、ＣＰＵはキャッシュメ
モリと共有メモリとの一貫性を保持するために、共有メ
モリに対するデータの書込みを監視している。ＣＰＵ
は、共有メモリに書込まれたデータのアドレスがキャッ
シュメモリでヒットしたときには、キャッシュメモリの
該当するデータを無効にする処理を実行する。
【０００４】
【発明が解決しようとする課題】従来では、ＤＭＡ要求
が発生して、ＤＭＡコントローラによりメインメモリの
データ書込みがなされると、ＣＰＵはヒットしたキャッ
シュメモリのデータを無効にする。この後に、ＤＭＡコ
ントローラからシステムバスの使用権を確保して、ＣＰ
Ｕは共有メモリから該当するデータを読出す必要があ
る。したがって、ＤＭＡ要求が発生してから、ＣＰＵが
そのＤＭＡ転送されたデータを実際に使用するまで、か
なりの時間を要することになる。本発明の目的は、ＤＭ
Ａ要求によりメインメモリに書込まれたデータを、ＣＰ
Ｕが高速にアクセスすることを実現したメモリ制御装置
を提供することにある。
が発生して、ＤＭＡコントローラによりメインメモリの
データ書込みがなされると、ＣＰＵはヒットしたキャッ
シュメモリのデータを無効にする。この後に、ＤＭＡコ
ントローラからシステムバスの使用権を確保して、ＣＰ
Ｕは共有メモリから該当するデータを読出す必要があ
る。したがって、ＤＭＡ要求が発生してから、ＣＰＵが
そのＤＭＡ転送されたデータを実際に使用するまで、か
なりの時間を要することになる。本発明の目的は、ＤＭ
Ａ要求によりメインメモリに書込まれたデータを、ＣＰ
Ｕが高速にアクセスすることを実現したメモリ制御装置
を提供することにある。
【０００５】さらに、本発明の目的は、各プロセッサモ
ジュールがキャッシュメモリを有し、さらに共有メモリ
に対するＤＭＡ制御を行なうＤＭＡコントローラを有す
るマルチプロセッサシステムにおいて、ＤＭＡ要求によ
り共有メモリに書込まれたデータを、各プロセッサモジ
ュールが高速にアクセスできることを実現することにあ
る。
ジュールがキャッシュメモリを有し、さらに共有メモリ
に対するＤＭＡ制御を行なうＤＭＡコントローラを有す
るマルチプロセッサシステムにおいて、ＤＭＡ要求によ
り共有メモリに書込まれたデータを、各プロセッサモジ
ュールが高速にアクセスできることを実現することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、ＤＭＡコント
ローラとキャッシュメモリ手段を有するシステムにおい
て、ＤＭＡコントローラの制御により転送された転送デ
ータがメインメモリに書込まれたときに、転送データと
同一のデータをキャッシュメモリ手段に格納するメモリ
制御手段を備えたメモリ制御装置である。
ローラとキャッシュメモリ手段を有するシステムにおい
て、ＤＭＡコントローラの制御により転送された転送デ
ータがメインメモリに書込まれたときに、転送データと
同一のデータをキャッシュメモリ手段に格納するメモリ
制御手段を備えたメモリ制御装置である。
【０００７】さらに、本発明は、各プロセッサモジュー
ルがキャッシュメモリを有し、さらに共有メモリに対す
るＤＭＡ制御を行なうＤＭＡコントローラを有するマル
チプロセッサシステムにおいて、ＤＭＡ転送により共有
メモリに書込まれたデータの読出しを要求したプロセッ
サモジュールを識別するための情報を格納するレジスタ
手段およびＤＭＡ転送により転送されたデータをキャッ
シュメモリ手段に格納するメモリ制御手段を備えたシス
テムである。
ルがキャッシュメモリを有し、さらに共有メモリに対す
るＤＭＡ制御を行なうＤＭＡコントローラを有するマル
チプロセッサシステムにおいて、ＤＭＡ転送により共有
メモリに書込まれたデータの読出しを要求したプロセッ
サモジュールを識別するための情報を格納するレジスタ
手段およびＤＭＡ転送により転送されたデータをキャッ
シュメモリ手段に格納するメモリ制御手段を備えたシス
テムである。
【０００８】
【作用】本発明では、メモリ制御手段はＤＭＡコントロ
ーラの制御により転送されたデータがメインメモリに書
込まれたときに、その同一データをキャッシュメモリ手
段に格納する。ＣＰＵは、ＤＭＡ転送されたデータをキ
ャッシュメモリ手段をアクセスして使用することにな
る。
ーラの制御により転送されたデータがメインメモリに書
込まれたときに、その同一データをキャッシュメモリ手
段に格納する。ＣＰＵは、ＤＭＡ転送されたデータをキ
ャッシュメモリ手段をアクセスして使用することにな
る。
【０００９】さらに、本発明では、メモリ制御手段はＤ
ＭＡコントローラの制御により転送されたデータがメイ
ンメモリに書込まれたときに、レジスタ手段に格納され
た情報に基づいて識別されたプロセッサモジュールのキ
ャッシュメモリ手段に転送データと同一のデータを格納
する。
ＭＡコントローラの制御により転送されたデータがメイ
ンメモリに書込まれたときに、レジスタ手段に格納され
た情報に基づいて識別されたプロセッサモジュールのキ
ャッシュメモリ手段に転送データと同一のデータを格納
する。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は同実施例に係わるマルチプロセッサシステム
の構成を示すブロック図であり、図２は同実施例の動作
を説明するためのフローチャートである。本システム
は、複数のプロセッサモジュール１，２、データバス
３、アドレスバス４、共有メモリ５、ＤＭＡコントロー
ラ６およびＩ／Ｏ装置７を有する。
る。図１は同実施例に係わるマルチプロセッサシステム
の構成を示すブロック図であり、図２は同実施例の動作
を説明するためのフローチャートである。本システム
は、複数のプロセッサモジュール１，２、データバス
３、アドレスバス４、共有メモリ５、ＤＭＡコントロー
ラ６およびＩ／Ｏ装置７を有する。
【００１１】各プロセッサモジュール１，２は、それぞ
れＣＰＵ１ａ，１ｂ、データバッファ１ｂ，２ｂ、キャ
ッシュメモリ１ｃ，２ｃおよびキャッシュ制御回路１
ｄ，２ｄを有する。ＣＰＵ１ａ，１ｂは、予めセットさ
れるプログラムにより各種データ処理を実行する。デー
タバッファ１ｂ，２ｂは、ＣＰＵ１ａ，１ｂがデータバ
ス３を通じて入出力するデータを格納するバッファメモ
リである。
れＣＰＵ１ａ，１ｂ、データバッファ１ｂ，２ｂ、キャ
ッシュメモリ１ｃ，２ｃおよびキャッシュ制御回路１
ｄ，２ｄを有する。ＣＰＵ１ａ，１ｂは、予めセットさ
れるプログラムにより各種データ処理を実行する。デー
タバッファ１ｂ，２ｂは、ＣＰＵ１ａ，１ｂがデータバ
ス３を通じて入出力するデータを格納するバッファメモ
リである。
【００１２】キャッシュメモリ１ｃ，２ｃは、ＣＰＵ１
ａ，１ｂによりアクセスされる高速バッファメモリであ
り、共有メモリ５に格納されたデータの一部を格納す
る。キャッシュ制御回路１ｄ，２ｄは、キャッシュメモ
リ１ｃ，２ｃの動作を制御する回路である。同実施例で
は、キャッシュ制御回路１ｄ，２ｄは、ＤＭＡコントロ
ーラ６から出力されるセレクト信号Ｓ１，Ｓ２に応じ
て、ＤＭＡ転送により共有メモリ５に格納されたデータ
をキャッシュメモリ１ｃ，２ｃに格納する制御を実行す
る。
ａ，１ｂによりアクセスされる高速バッファメモリであ
り、共有メモリ５に格納されたデータの一部を格納す
る。キャッシュ制御回路１ｄ，２ｄは、キャッシュメモ
リ１ｃ，２ｃの動作を制御する回路である。同実施例で
は、キャッシュ制御回路１ｄ，２ｄは、ＤＭＡコントロ
ーラ６から出力されるセレクト信号Ｓ１，Ｓ２に応じ
て、ＤＭＡ転送により共有メモリ５に格納されたデータ
をキャッシュメモリ１ｃ，２ｃに格納する制御を実行す
る。
【００１３】データバス３とアドレスバス４はシステム
の共有バスであり、データおよびアドレスの転送を行な
う。アドレスバス４はアドレス線だけでなく、ＤＭＡ制
御信号等の各種制御信号を転送する制御信号線も含む。
の共有バスであり、データおよびアドレスの転送を行な
う。アドレスバス４はアドレス線だけでなく、ＤＭＡ制
御信号等の各種制御信号を転送する制御信号線も含む。
【００１４】共有メモリ５は、各プロセッサモジュール
１，２が共通に使用するメインメモリである。ＤＭＡコ
ントローラ６は、ＣＰＵ１ａ，１ｂを介在することな
く、共有メモリ５とＩ／Ｏ装置７との間でダイレクトメ
モリアクセス制御を実行するコントローラである。同実
施例のＤＭＡコントローラ６は、キャッシュメモリ１
ｃ，２ｃのデータ更新を要求した各プロセッサモジュー
ル１，２を識別するための情報（モジュール番号）を格
納するためのレジスタ６ａを有する。このレジスタ６ａ
にセットされた情報に基づいて、ＤＭＡコントローラ６
はセレクト信号Ｓ１，Ｓ２を出力する。次に、同実施例
の動作を説明する。
１，２が共通に使用するメインメモリである。ＤＭＡコ
ントローラ６は、ＣＰＵ１ａ，１ｂを介在することな
く、共有メモリ５とＩ／Ｏ装置７との間でダイレクトメ
モリアクセス制御を実行するコントローラである。同実
施例のＤＭＡコントローラ６は、キャッシュメモリ１
ｃ，２ｃのデータ更新を要求した各プロセッサモジュー
ル１，２を識別するための情報（モジュール番号）を格
納するためのレジスタ６ａを有する。このレジスタ６ａ
にセットされた情報に基づいて、ＤＭＡコントローラ６
はセレクト信号Ｓ１，Ｓ２を出力する。次に、同実施例
の動作を説明する。
【００１５】まず、各プロセッサモジュール１，２で
は、ＣＰＵ１ａ，１ｂは共有メモリ５の指定アドレスか
らデータをアクセスする場合に、キャッシュメモリ１
ｃ，２ｃをアクセスし、指定アドレスがヒットすればキ
ャッシュメモリ１ｃ，２ｃから所望のデータを読出す。
ヒットしない場合には、キャッシュ制御回路１ｄ，２ｄ
は、アクセス対象のデータを共有メモリ５から読出し、
キャッシュメモリ１ｃ，２ｃに格納する。
は、ＣＰＵ１ａ，１ｂは共有メモリ５の指定アドレスか
らデータをアクセスする場合に、キャッシュメモリ１
ｃ，２ｃをアクセスし、指定アドレスがヒットすればキ
ャッシュメモリ１ｃ，２ｃから所望のデータを読出す。
ヒットしない場合には、キャッシュ制御回路１ｄ，２ｄ
は、アクセス対象のデータを共有メモリ５から読出し、
キャッシュメモリ１ｃ，２ｃに格納する。
【００１６】ここで、図２のステップＳ１に示すよう
に、Ｉ／Ｏ装置７からデータを転送し、共有メモリ５の
指定アドレスに格納するためのＤＭＡ要求が発生すると
（ステップＳ１）、ＤＭＡコントローラ６は共有バス
３，４の使用権を確保し、Ｉ／Ｏ装置７から共有メモリ
５へデータを転送する（ステップＳ３）。
に、Ｉ／Ｏ装置７からデータを転送し、共有メモリ５の
指定アドレスに格納するためのＤＭＡ要求が発生すると
（ステップＳ１）、ＤＭＡコントローラ６は共有バス
３，４の使用権を確保し、Ｉ／Ｏ装置７から共有メモリ
５へデータを転送する（ステップＳ３）。
【００１７】このとき、ＤＭＡコントローラ６は各プロ
セッサモジュール１，２の中で、ＤＭＡ転送により、共
有メモリ５に書込まれたデータを読出し、キャッシュメ
モリ１ｃ，２ｃにデータを格納することを要求したモジ
ュール１，２の識別情報（モジュール番号）をレジスタ
６ａに格納する（ステップＳ２）。
セッサモジュール１，２の中で、ＤＭＡ転送により、共
有メモリ５に書込まれたデータを読出し、キャッシュメ
モリ１ｃ，２ｃにデータを格納することを要求したモジ
ュール１，２の識別情報（モジュール番号）をレジスタ
６ａに格納する（ステップＳ２）。
【００１８】共有メモリ５に対するデータの書込み動作
が終了すると（ステップＳ４のＹＥＳ）、ＤＭＡコント
ローラ６はレジスタ６ａにセットされた識別情報に基づ
いて、データ更新を要求した例えばプロセッサモジュー
ル１に対してセレクト信号Ｓ１を出力する（ステップＳ
５）。
が終了すると（ステップＳ４のＹＥＳ）、ＤＭＡコント
ローラ６はレジスタ６ａにセットされた識別情報に基づ
いて、データ更新を要求した例えばプロセッサモジュー
ル１に対してセレクト信号Ｓ１を出力する（ステップＳ
５）。
【００１９】プロセッサモジュール１では、キャッシュ
制御回路１ｄはセレクト信号Ｓ１に応じて、ＤＭＡ転送
により共有メモリ５に書込まれたデータをキャッシュメ
モリ１ｃに新たに書込むか又はデータ更新する（ステッ
プＳ６のＹＥＳ，Ｓ８）。
制御回路１ｄはセレクト信号Ｓ１に応じて、ＤＭＡ転送
により共有メモリ５に書込まれたデータをキャッシュメ
モリ１ｃに新たに書込むか又はデータ更新する（ステッ
プＳ６のＹＥＳ，Ｓ８）。
【００２０】一方、レジスタ６ａに識別情報がセットさ
れていないプロセッサモジュール２では、キャッシュ制
御回路２ｄは、共有メモリ５に書込まれた指定アドレス
がヒットした場合に、その指定アドレスのキャッシュメ
モリ２ｃのデータを無効にする処理を行なう（ステップ
Ｓ６のＮＯ，Ｓ７）。この後、ＤＭＡコントローラ６
は、レジスタ６ａの記憶内容をクリアする（ステップＳ
９）。
れていないプロセッサモジュール２では、キャッシュ制
御回路２ｄは、共有メモリ５に書込まれた指定アドレス
がヒットした場合に、その指定アドレスのキャッシュメ
モリ２ｃのデータを無効にする処理を行なう（ステップ
Ｓ６のＮＯ，Ｓ７）。この後、ＤＭＡコントローラ６
は、レジスタ６ａの記憶内容をクリアする（ステップＳ
９）。
【００２１】このようにして、ＤＭＡコントローラ６に
より、Ｉ／Ｏ装置７からデータがＤＭＡ転送されて、共
有メモリ５に書込まれた場合に、そのデータの読出しを
要求したプロセッサモジュール１の識別情報（モジュー
ル番号）がレジスタ６ａにセットされる。このレジスタ
６ａの識別情報に基づいて、共有メモリ５に書込まれた
指定アドレスのデータが、キャッシュメモリ１ｃに新た
に書込まれるか、またはデータ更新される。
より、Ｉ／Ｏ装置７からデータがＤＭＡ転送されて、共
有メモリ５に書込まれた場合に、そのデータの読出しを
要求したプロセッサモジュール１の識別情報（モジュー
ル番号）がレジスタ６ａにセットされる。このレジスタ
６ａの識別情報に基づいて、共有メモリ５に書込まれた
指定アドレスのデータが、キャッシュメモリ１ｃに新た
に書込まれるか、またはデータ更新される。
【００２２】したがって、プロセッサモジュール１のＣ
ＰＵ１ａは、ＤＭＡ転送後に共有バスの使用権を得て共
有メモリ５をアクセスすることなく、ＤＭＡ転送により
共有メモリ５に書込まれたデータを、キャッシュメモリ
１ｃから高速にアクセスすることができる。また、他の
プロセッサモジュール２では、従来のように、指定アド
レスがヒットしたキャッシュメモリ２ｃのデータは無効
となるため、キャッシュメモリ２ｃと共有メモリ５との
一貫性を確保することができる。
ＰＵ１ａは、ＤＭＡ転送後に共有バスの使用権を得て共
有メモリ５をアクセスすることなく、ＤＭＡ転送により
共有メモリ５に書込まれたデータを、キャッシュメモリ
１ｃから高速にアクセスすることができる。また、他の
プロセッサモジュール２では、従来のように、指定アド
レスがヒットしたキャッシュメモリ２ｃのデータは無効
となるため、キャッシュメモリ２ｃと共有メモリ５との
一貫性を確保することができる。
【００２３】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡ転送によりメインメモリに書込まれたデータをキャ
ッシュメモリに格納することができるため、ＣＰＵはキ
ャッシュメモリをアクセスすることにより、ＤＭＡ転送
されたデータを高速に読出すことができる。
ＭＡ転送によりメインメモリに書込まれたデータをキャ
ッシュメモリに格納することができるため、ＣＰＵはキ
ャッシュメモリをアクセスすることにより、ＤＭＡ転送
されたデータを高速に読出すことができる。
【００２４】特に、マルチプロセッサシステムに適用し
た場合に、一方のプロセッサモジュールがＤＭＡ転送に
より共有メモリに書込まれたデータをキャッシュメモリ
から高速に読出すことができる。また、他方のプロセッ
サモジュールでは、データ更新された共有メモリの指定
アドレスに対応するキャッシュメモリのデータを無効に
するため、共有メモリとキャッシュメモリとの一貫性を
確保することができる。
た場合に、一方のプロセッサモジュールがＤＭＡ転送に
より共有メモリに書込まれたデータをキャッシュメモリ
から高速に読出すことができる。また、他方のプロセッ
サモジュールでは、データ更新された共有メモリの指定
アドレスに対応するキャッシュメモリのデータを無効に
するため、共有メモリとキャッシュメモリとの一貫性を
確保することができる。
【図１】本発明の実施例に係わるマルチプロセッサシス
テムの構成を示すブロック図。
テムの構成を示すブロック図。
【図２】同実施例に係わる動作を説明するためのフロー
チャート。
チャート。
１，２…プロセッサモジュール、１ｃ，２ｃ…キャッシ
ュメモリ、１ｄ，２ｄ…キャッシュ制御回路、５…共有
メモリ、６…ＤＭＡコントローラ。
ュメモリ、１ｄ，２ｄ…キャッシュ制御回路、５…共有
メモリ、６…ＤＭＡコントローラ。
Claims (2)
- 【請求項１】 ＣＰＵとは独立してメインメモリに対す
るダイレクト・メモリ・アクセス制御を行なうＤＭＡコ
ントローラと、 前記メインメモリに記憶されたデータの一部を格納し、
前記ＣＰＵによりアクセス制御されるキャッシュメモリ
手段と、 前記ＤＭＡコントローラの制御により転送された転送デ
ータが前記メインメモリに書込まれたときに、前記転送
データと同一のデータを前記キャッシュメモリ手段に格
納するメモリ制御手段とを具備したことを特徴とするメ
モリ制御装置。 - 【請求項２】 ＣＰＵおよびキャッシュメモリ手段を有
するプロセッサモジュールがそれぞれ独立して設けられ
るプロセッサモジュール群と、 この各プロセッサモジュールのそれぞれのメインメモリ
として使用する共有メモリ手段と、 前記各ＣＰＵとは独立して前記共有メモリ手段に対する
ダイレクト・メモリ・アクセス制御を行なうＤＭＡコン
トローラと、 このＤＭＡコントローラにより前記共有メモリにデータ
が書込まれる前に、前記各プロセッサモジュールの中
で、前記共有メモリに書込まれたデータの読出しを要求
したプロセッサモジュールを識別するための情報を格納
するレジスタ手段と、 前記ＤＭＡコントローラの制御により転送された転送デ
ータが前記共有メモリに書込まれたときに、前記レジス
タ手段に格納された情報に基づいて識別された前記プロ
セッサモジュールの前記キャッシュメモリ手段に前記転
送データと同一のデータを格納するメモリ制御手段とを
具備したことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169268A JPH0612363A (ja) | 1992-06-26 | 1992-06-26 | メモリ制御装置およびマルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169268A JPH0612363A (ja) | 1992-06-26 | 1992-06-26 | メモリ制御装置およびマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612363A true JPH0612363A (ja) | 1994-01-21 |
Family
ID=15883361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169268A Withdrawn JPH0612363A (ja) | 1992-06-26 | 1992-06-26 | メモリ制御装置およびマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353656B1 (ko) * | 1999-03-31 | 2002-09-19 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｄｍａ 및 ｌ1/ｌ2 캐시 성능을 향상시키기 위한 방법, 장치 및 컴퓨터 프로그램 기록 매체 |
| US10185673B2 (en) | 2015-11-12 | 2019-01-22 | Samsung Electronics Co., Ltd. | Multi-processor system including memory shared by multi-processor and method thereof |
-
1992
- 1992-06-26 JP JP4169268A patent/JPH0612363A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353656B1 (ko) * | 1999-03-31 | 2002-09-19 | 인터내셔널 비지네스 머신즈 코포레이션 | Ｄｍａ 및 ｌ1/ｌ2 캐시 성능을 향상시키기 위한 방법, 장치 및 컴퓨터 프로그램 기록 매체 |
| US10185673B2 (en) | 2015-11-12 | 2019-01-22 | Samsung Electronics Co., Ltd. | Multi-processor system including memory shared by multi-processor and method thereof |
| US10482042B2 (en) | 2015-11-12 | 2019-11-19 | Samsung Electronics Co., Ltd. | Multi-processor system including memory shared by multi-processor and method thereof |
| US10949364B2 (en) | 2015-11-12 | 2021-03-16 | Samsung Electronics Co., Ltd. | Multi-processor system including memory shared by multi-processor and method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4141067A (en) | Multiprocessor system with cache memory | |
| US5276836A (en) | Data processing device with common memory connecting mechanism | |
| US5893153A (en) | Method and apparatus for preventing a race condition and maintaining cache coherency in a processor with integrated cache memory and input/output control | |
| JPH03127147A (ja) | 情報処理システム | |
| EP0408058A2 (en) | Microprocessor | |
| JPH04306748A (ja) | 情報処理装置 | |
| JP2591502B2 (ja) | 情報処理システムおよびそのバス調停方式 | |
| JPH0612363A (ja) | メモリ制御装置およびマルチプロセッサシステム | |
| JP2580263B2 (ja) | バッファ記憶装置 | |
| US5790892A (en) | Information handling system for modifying coherency response set to allow intervention of a read command so that the intervention is not allowed by the system memory | |
| JP3782178B2 (ja) | 情報処理装置 | |
| JPH06274415A (ja) | 共有メモリシステム | |
| JPH04313134A (ja) | コンピュータシステム | |
| JP2001229074A (ja) | メモリ制御装置と情報処理装置及びメモリ制御チップ | |
| JP2001290790A (ja) | ディスク制御装置 | |
| JPS63217460A (ja) | バツフア制御回路 | |
| JP2000066946A (ja) | メモリコントローラ | |
| JPH05225147A (ja) | マルチプロセッサ型データ処理システム | |
| JPH0322053A (ja) | ムーブ・イン・バッファ制御方式 | |
| JPH0526216B2 (ja) | ||
| JPH02259945A (ja) | ストア処理方式 | |
| JPH04280344A (ja) | メモリ装置 | |
| JPH0236011B2 (ja) | ||
| JPH06309228A (ja) | データ処理装置 | |
| JPH0496155A (ja) | 記憶制御方式およびデータ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |