JPH0496155A - 記憶制御方式およびデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶制御方式に関し、さらに詳細には更新ビ
ットの制御に特徴を有するデータ処理装置に関する。

〔従来の技術〕

従来、情報処理装置において、主記憶装置（ＭＳ　：　
Ｍａｉｎ　Ｓｔｏｒａｇｅ）の更新の記録を目的とじて
設けられている主記憶キーの更新ビット（Ｃビット）は
、第６図に示すように４にバイトを管理単位としている
。このＭＳ４にバイト単位に設けられたＣビットは、Ｍ
Ｓに格納されているデータを補助記憶装置（磁気ディス
ク装置、磁気テープ、装置等）に書き戻す処理（ページ
アウト又はスワップアウト）を行うか否かの判定の際に
利用される。

このＣビットは、最初、補助記憶装置から主記憶装置に
データを転送して格納した時（ページイン、又はスワッ
プイン）は、該格納エリアに対する全Ｃビットを“Ｏ”
にしておく。該当する４にバイトブロックへの命令プロ
セッサまたは入出カプロセッサなどからストア処理があ
った場合には、ハードウェアにより対応するエリアのＣ
ビットがＬＬ　Ｉ　ＩＩにセットされ、ストア処理がな
い場合はＩＩ　ＯＩＴのままとされる。したがって、該
４にバイトブロックを補助記憶装置に書き戻すか否かは
当該Ｃビットを見ればよい。すなわち、ソフトウェアは
このＣビットを見てｒｒ　１　ｕの時はストア処理によ
り主記憶装置の内容が書き換えられたことを意味してい
るので補助記憶装置に書き戻すが、ｔＬ　ＯＩＩの時は
ストア処理がなかったということなので、補助記憶装置
に保持されているデータと主記憶装置にあるデータとは
同じものであり、主記憶装置にあるデータを補助記憶装
置に書き戻す必要がない。これにより主記憶装置内のエ
リアを高速に他のプログラム実行のために渡すことがで
きる。

ところで管理単位が４にバイトと規定された背景として
、ＩＢＭ社の３７０アーキテクチヤが規定された時には
、補助記憶装置とＭＳとのデータバススループットが比
較的低く、またＭＳの容量も現在に比べると、はるかに
小さいものしか実現することができないという制約があ
った。この小さいＭＳを効率良く管理するには、ブロッ
クの大きさを細かくすることが要請された。そこで管理
単位を４にバイトとすることで、システム的に整合のと
れた計算機システムを構成−することができた、という
経緯がある。

また、参照ビット（Ｒｅｆｅｒｅｎｃｅ　ｂｉｔ　：　
Ｒビット）に関しても上記Ｃビットと同様の問題がある
。そもそもＲビットは、主記憶装置の中にとり込まれた
データが有効に使われているかを示すものである。長時
間中央処理装置や入出力処理装置などにより参照されな
いで、ある量のデータが主記憶上にとり込まれているこ
とはシステム性能上極めて問題である。すなわち主記憶
を使う他のプログラムにとって、使われないのにとり込
まれている他の関連のないプログラムのデータエリアの
ために、主記憶の大きさが目減りして見えるからである
。

このようなことを防ぐ手段がＲビットである。しかしＲ
ビットも従来では４にバイト単位であるために、４にバ
イトでしか主記憶の有効利用の度合いを知ることができ
なかった。このため主記憶装置から補助記憶装置への書
き戻し指示も４にバイト単位にしかできなかった。

情報処理装置の高速化に伴う半導体技術等の向上により
、３７０アーキテクチヤが規定された頃に比へて、大容
量のＲＡＭが安価にできＭＳも大容量とすることが可能
となってきた。

ＭＳの大容量化に伴い仮想記憶方式におけるページ（例
えば４ＫＢ）を管理するテーブルの個数が増え、記憶容
量とページ探索時間が増加することに鑑みて、従来より
大きなページサイズの論理ページの概念を導入し、その
際、同−論理ページに含まれる複数のストレージキーの
一貫性を保証するものとして、特開昭６３−３７４４５
号公報に記載の記憶方式がある。この方式は、論理ペー
ジに含まれるすへてのストレージキーに対するアクセス
を、常に同一のストレージキー（代表ストレージキー）
にアクセスするようアドレス変換するものであり、この
アドレス変換は３２ＫＢのバンク対応にエントリを有す
るアドレスマスクレジスタおよび論理積回路により実行
される。

また、ＭＳがある一定容量以上に大容量になった場合に
、Ｒ，Ｃビット格納用メモリの大容量化を防止するため
に、その一定容量以上の領域では。

従来の小容量単位のものが２ｎ個連続する領域からなる
大容量単位にＲ，Ｃビットを用意するようにした主メモ
リ管理方式が、特開昭６４−１７１３８号公報に開示さ
れている。この方式では、アクセスしようとする実７１
−レスが前記一定容量以上の領域の場合、大容量単位の
Ｒ，Ｃビットを用い、一定容量未満の領域であれば小容
量単位のＲ，Ｃビットを用いる。

〔発明が解決しようとする課題〕

ところで、計算機システムを構成する部品であるＬＳＩ
も高密度実装化され、大量のデータバスの設置も可能と
なり、大容量転送が可能になった。

その−例として、大容量の半導体メモリで構成された、
補助記憶装置としての拡張記憶袋ｆｉｌ（ＥＳ：　Ｅｘ
ｔｅｎｄｅｄ　Ｓｔｏｒａｇｅ）が挙げられる。このよ
うに大容量、超高速転送が可能となった現在、ＭＳと補
助記憶装置との４にバイト単位のデータ転送は、短時間
で処理できるようになった。

このように４にバイト単位のデータ転送が、短時間でで
きるようになった場合、４にバイト単位に設けであるＣ
ビットを繰り返しチエツクして補助記憶装置への書き戻
し処理の判断をしていては、転送処理全体の性能を著し
く落としてしまうことになる。

前記代表ストレージキーを設ける特開昭６３−３７４４
５号公報記載の技術では、Ｃビットの参照は大容量単位
に行なうので、Ｃビットの繰返しチエツクは不要となる
が、アドレスマスクレジスタによるハードウェア量が増
加し、また、小容量単位のＣビットが機能しなくなると
いう問題がある。

また、前記一定容量以上の主記憶についてのみ大容量単
位のＲ，Ｃビットを用意する特開昭６４−１７１３８号
公報記載の方式では、主記憶が大容量単位で管理される
領域と、小容量単位で管理される領域とに分割されるの
で、主記憶の使用上、融通性に欠けるという問題がある
。すなわち、前記一定容量未満の領域は大容量単位での
管理ができず、逆に前記一定容量以上の領域は小容量単
位での管理ができない。

更に、技術計算を高速に処理することが可能なベクトル
プロセッサ（Ｖ　Ｐ　：Ｖｅｃｔｏｒ　Ｐｒｏｃｅｓｓ
ｏｒ）はスカラプロセッサ（Ｓ　Ｐ　：　５ｃａｌａｒ
　Ｐｒｏｃｅｓｓｏｒ）に比へ、ＭＳへのリクエストパ
スを何本も並列に持ち、ＭＳスループットが非常に高く
なっている。

したがって、複数のリクエスタが同時にＣビットにアク
セスすることができず、リクエストネックが生じるとい
う問題がある。

なお、Ｒビットについても同様の問題がある。

本発明の目的は、主記憶装置内の大きな単位での補助記
憶装置へのデータエリアの退避・回復処理を高速に効率
よく行うことを可能にする記憶制御方式およびこれを利
用したデータ処理装置を提供することにある。

本発明の他の目的は、主記憶装置への高データスループ
ットを持つスーパーコンピュータ等において、主記憶ア
クセス情報ビットの更新を、主記憶装置へのアクセス性
能を損うことなく、また物理的にコンパクトに実現する
ことにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、アクセス情報テ
ーブル、すなわちＲピントやＣビットの管理テーブルを
従来の管理単位とは別に、従来より大きな管理単位のテ
ーブルも設けたものである。

また、従来の管理単位の大きさのＲビットやＣビットテ
ーブルと、新しい管理単位の大きさのＲビットやＣビッ
トテーブルとを各々実記憶分持ち。

動作するプログラムの論理アドレスにより、使用するＲ
ビットやＣビットテーブルを切り替えて使うことにより
、従来のプログラム管理との互換性を保つものである。

従来の管理単位の小さなＲビットやＣビットテーブルに
対するキー操作命令だけしかないデータ処理装置におい
ても、このようなキー操作命令を発行した場合、複数の
管理単位の大きさが異なるＲビットやＣビットテーブル
相互で、内容を反映させるようにしたものである。

さらには、従来よりは大きな管理単位のＲビットやＣビ
ットに対するキー操作命令を設ける。これによりソフト
ウェア的には従来の小さな管理単位を対象とするキー操
作命令では、何度も実行しなくてはならなかった命令も
、−命令で処理可能となる。

〔作　用〕

ベクトルプロセンサ専用のＲビットやＣビットテーブル
を管理単位が従来と同じ大きさのものと従来のものより
大きな管理単位のものの２種類設け、ベクトルプロセッ
サが発行したＭＳアクセスリクエストで、論理アドレス
が特定の範囲を指示した時のみ従来のものより大きな単
位のＲビットやＣビットの管理テーブルのエントリを、
また。

論理アドレスが上記特定の範囲以外を指示した時は、従
来と同じ大きさの単位のＲビットやＣビットの管理テー
ブルのエントリを更新する。これはベクトルプロセッサ
からの論理アドレスを実アドレスにアドレス変換して、
ＲピントやＣビットテーブル更新部に実アドレスを送出
するベクトルリクエスト制御装置のリクエスタによる情
報で行う。

すなわちアドレス変換前の論理アドレスが特定の範囲を
指示するものであるか否かの情報もＲビットやＣビット
テーブル更新部に送ることにより、ＲビットやＣビット
テーブル更新部は、更新すべきテーブルを選択するので
ある。

また、ベクトルプロセッサで扱うデータは、基本的には
プログラムにおいて論理アドレスで特定範囲に割付ける
ようにする。

ここで、例として具体的な数字をあてはめて説明する。

従来のＲビット／Ｃビット管理テーブルの単位を４にバ
イト、従来のものより大きな管理単位を１Ｍバイト、論
理アドレスの特定の範囲を１６Ｍハイド以上とする。こ
の場合、ベクトルプロセッサからのストアリクエストで
はＲビット／Ｃビット更新は１Ｍバイトに１−回でよく
なり、４にバイト単位であると２５６回の更新や参照を
しなくてはならないことと比較して、更新処理回数が非
常に少なくなる。ここで、ベクトルプロセッサ側の主記
憶装置へのリクエスト制御装置は、主記憶の論理アドレ
スを計算する上で、４にバイト範囲を初めて越すリクエ
ストや、１Ｍバイト範囲を初めて越すリクエストの時に
更新要求を送出するようにしである。

また、同一容量のＭＳエリアに対するＲビット／Ｃビッ
トテーブルは、ＩＭバイト単位のテーブルの方が４にバ
イト単位のテーブルに比−Ａ：２５６分の１の容量で済
む。その結果、リクエストネックを解消するために多く
のリクエストパスを持つベクトルプロセンサの各リクエ
スタにＲビットやＣビットテーブルを設定しても全体と
しての物量を大きくするものではない。また、極めて稀
ではあるが規模の小さなプログラム等では、ベクトルプ
ロセッサで扱うデータが１６Ｍバイト未満に置かれる場
合もある。ベクトルプロセッサから論理アドレスで１６
Ｍバイト未満のデータエリアに対してアクセスしようと
した場合には、４にバイトごとにＲビットやＣビットを
更新する。この場合の更新のスピードは遅いが、更新情
報を正しく処理することが可能である。

一方、ＲビットやＣビットの登録・無効化は、先にも記
した通り特にＩＭバイト単位キー操作命令がない限りＩ
　ＢＭ３７０アーキテクチヤでは４にバイト単位用の命
令で処理されるので、４にバイト単位のテーブルと、Ｉ
Ｍバイト単位のテーブルとを整合しながら処理する。こ
れは、４にバイト単位エリアに対するＲビットやＣビッ
トを読み出す命令の時は、当該エリアに対する４にバイ
ト単位のＲビットやＣビットと、１Ｍバイト単位のＲビ
ットやＣビットとをＯＲすればよく、また書き込む命令
の時は、まずＩＭバイト単位のＲビットやＣビットがＩ
Ｉ　Ｉ　１１であれば、４にバイト単位のＲビット／Ｃ
ビットテーブルの同エリアに含まれる４にバイト単位の
Ｒビット／Ｃビット２５６二ントリ全てにＩＪ　１１＋
を書き込む。その後、所望の書き込みデータを当該４に
バイトエリアのＲピントやＣビットのエントリ唯１つに
書き込み、１Ｍバイト単位のＣビットテーブルの該エン
トリは“Ｏ＋＋にしておけばよい。

さらにＩＭバイト単位を対象とするキー操作命令を設け
れば、主記憶上のある特定の１Ｍバイトの内容が中央処
理装置もしくは入出力処理装置などからアクセスされた
ことを１命令で認識することや、設定することが可能と
なる。１Ｍバイトに対応するＲビットやＣビットを読み
出す場合には、主記憶上のある特定の１Ｍバイトに対応
する、ＩＭバイト単位のＲビットやＣビット管理テーブ
ルの１エントリを読み出し、また４にバイト単位のＲビ
ットやＣビット管理テーブルも、２５Ｃエントリをハー
ドウェアで読み呂して論理和をとることにより行なえる
。２５６回の読み出しはソフトウェアの命令で２５６回
読み出すのと異なり、ハードウェアで行うことによりは
るかに高速なものとなる。一方、１Ｍバイトに対応する
ＲビットやＣビットを設定する場合には、主記憶上のあ
る特定の１Ｍバイトに対応する、ＩＭバイト単位のＲビ
ットやＣビット管理テーブルの１エントリに設定し、ま
た、４にバイト単位のＲビットやＣビット管理テーブル
も、２５６エントリにハードウェアで書き込み処理をす
ることにより行える。この場合も２５６回の書き込みは
ソフトウェアの命令で２５６回行うのとは異なり、ハー
ドウェアで行うことによりはるかに高速なものとなる。

本発明は、特に、拡張記憶装置のような大量のデータを
従来よりはるかに高速にアクセスできる外部記憶装置を
備えた場合に有効である。また。

Ｔ　Ｓ　Ｓ　（Ｔｉｍｅ　Ｓｈａｒｉｎｇ　Ｓｙｓｔｅ
ｍ）で稼働可能なスーパーコンピュータにおいては、従
来より同時に処理すべきユーザの仕事が極端に増加する
ので、ユーザプログラムの、外部記憶としての拡張記憶
と主記憶とのスワップイン・アウトを、効率良く処理し
ていく必要があり、本発明はこのような場合に顕著な効
果を奏する。

Ｃ以下、余白） 〔実施例〕 以下、本発明の実施例を示すが、本実施例では主記憶＠
置アクセス情報テーブルの内容のうち、更新ビット（Ｃ
ビット：　ｃｈａｎｇｅビット）についてのみ説明する
。アクセス情報テーブルのうち他の構成要素である例え
ば参照ビット（Ｒビット、ｒｅｆｅｒｅｎｃｅビット）
などでも更新ピントで示される実施例と同様の手法が有
効である。

第１図は、本発明による情報処理装置の概略構成を示す
ブロック図である。

同図において、１は記憶制御装置（ＳＣ：Ｓｔａｒａｇ
ｅ　Ｃｏｎｔｏｒｏｌｌｅｒ）、２はベクトルリクエス
ト制御装置（ＶＲＣ：Ｖｅｃｔｏｒ　Ｒｅｑｕｅｓｔ　
Ｃｏｎｔｒｏｌｌｅｒ）　、　３はスカラリクエスト制
御装置（Ｓ　ＲＣ：　５ｃａｌａｒ　Ｒｅｑｕｅｓｔ　
Ｃｏｎｔｒｏｌｌｅｒ）　、４は主記憶装置（ＭＳ：Ｍ
ａｉｎ　Ｓ　ｔｏｒａｇｅ）　、　５は拡張記憶装置（
ＥＳ：Ｅｘｔｅｄｅｄ　Ｓ　ｔｏｒａｇｅ）　、６は入
出力処理久方（丁ＯＰ　：　Ｉｎｐｕｔ　０ｕｔｐｕｔ
　Ｐｒｏｃｅｓｓｏｒ）、７はスカラ処理装＠（Ｓ　Ｐ
　：　５ｃａｌａｒ　Ｐｒｏｃｅｓｓｏｒ）　、　８は
ヘクトル処理装置ｉｉ　（Ｖ　Ｐ　：　Ｖｅｃｔｏｒ　
Ｐｒｏｃｅｓｓｏｒ）である・また、１０は５ＲＣ３，
ＶＲＣ２のＰｉ数のリクエスタからのリクエストを制御
するリクエスト制御装置、３１は５ＲＣ３専用に設けた
主記憶キー（Ｋ　Ｓ　：　Ｋｅｙ　Ｓｔｏｒａｇｅ）　
、　２１　Ａ−ＤはＶＲＣ２が持つ複数のりクニスタの
、各々のリクエスタに専用に設けた管理単位の大きなＣ
ビットを持つＫＳ、２２はＶＲＣ２が持つ複数のリクエ
スタ全部が共有して持つ管理単位の小さなＣビットを持
つＫＳ、７０はスカラ命令デコード回路（ＳＤ：Ｓ　ｃ
ａｌａｒ　Ｄｅｃｏｄｅｒ）　、　８０はベクトル命令
デコート回路（ＶＤ　：　Ｖｅｃｔｏｒ　Ｄｅｃｏｄｅ
ｒ）　、３０はＳＲＣが持つリクエスタ、２ＯＡ−Ｄは
ＶＲＣ２が持つ４つのリクエスタである。ここでＫＳは
ＲＡ　Ｍ（Ｒａｎｄｏｍ　Ａ　ｃｃｅｓｓ　Ｍ　ｅｍｏ
ｒｙ　）で構成されることを付記しておく。

第１の実施例を図面を参照しながら説明する。

第１の実施例は、大きな管理単位を対象とするキーに対
するキー操作命令が特別設けられておらず、従来までの
４にバイト単位キーに対するキー操作命令のみで、キー
を操作する場合についての例を示す。第１図において、
ＳＦ３に対しては管理単位を４にバイトとしたＣビット
用ＲＡＭ３１を設けである。一方、Ｖ　Ｐ　８には、管
理単位を１〜１ハイドとしたＣビット用ＲＡＭ２１Ａ＝
Ｄと、４にハイドとしたＣビット用ＲＡ″Ｖ１２２とを
設けである。５Ｐ７０又はＶＰ８０からのストア命令が
発行されると、各々のリクエスタに専用に設けられたＣ
ビット用ＲＡＭであるＫＳＯ，ＫＳＩＯ〜１３、ＫＳ２
にｕ　Ｌ　Ｉ＋が登録される。ＶＲＣ２において４にバ
イト管理単位のＣビット用ＲＡＭ２２は、管理単位が小
さいためにＲＡＭ容量も多く必要となり、４つのリクエ
スタ２０Ａ−Ｄで共用して１セントのみ設ける。一方、
１Ｍバイト管理単位のＣビット用ＲＡＭ２１Ａ−Ｄは、
管理単位が大きいためにＲＡＭ容量もそれ程多く必要と
せず、４つのリクエスタ２ＯＡ−Ｄの各々に１セントず
つ設ける。ベクトルジョブでは大量のデータを使用する
ためＩＭバイト単位に、オペレーティングシステム（Ｏ
８）が実記憶エリアを割り当てるようにすれば、ＶＲＣ
２からの主記憶へのストアリクエストは、４つのリクエ
スタに唯一のセットしかない４にバイト用のＣビット用
ＲＡＭ２２にアクセスして１″′を書き込むのではなく
、全てのリクエスタに各々専用に設けられたＩ　Ｍバイ
ト単位のＣビット用ＲＡ　Ｍに対して１′′を書き込め
ばよいので、ベクトルジョブに適した高速なＣビット更
新を行うことができる。このｖ　ＲＣ２での２種類の管
理テーブルの使い分けは、従来のプログラムに対する互
換性も考えて論理アドレスの値によって判断される。第
５図において判るように論理アドレス１６Ｍバイト以上
では、Ｉ　Ｍバイト単位でＣビットの管理テーブルを全
実記憶エリア分持ち、１６Ｍバイト未満では４にバイト
噴位でＣビットの管理テーブルを全実記憶エリア分持っ
ている。第２図に、リクエスタに入力される論理アドレ
スが１６Ｍバイト以上か未満かで、更新するＣビットの
テーブルを選択する実際の回路を示す。なお、本実施例
では論理アドレスのある７１ヘレスを境にした旧位と下
位とで更新するＣビットのデープルを選択する場合を示
すが、論理アＩ・しスにおけるある一定のアドレス範囲
とその範囲以外とで更新するＣビットのデープルを選択
する場合も同様に実現することかできる。

第２図において、８０はベクトル命令デコート回路、２
０Ａ−Ｄは第１図に示したＶＲＣが持つリクエスタ、２
１Ａ−Ｄは同じく第１図に示したＶＲＣ２の各リクエス
タで使用するＩＭハイド単位のＫＳＪＩＲＡＭ、２２も
同しく第１図に示したｖｐ用の４にバイト単位のＫＳ用
ＲＡ　Ｍ、８００Ａ−Ｄはベクトル命令デコート回路８
０から各リクエスタに対してリクエストを送出する為の
信号線、８０１Ａ−Ｄは各リクエスタに対してリクエス
ト論理アドレスデータを送出する為の信号線、２０ＯＡ
−Ｄは各々のリクエスタを介して送出されたリクエスト
信号を送る為の信号線、２０１Ａ〜Ｄは各々のリクエス
タにおけるベクトル命令デコート回路からの論理アドレ
ス８０１Ａ−Ｄが１６Ｍバイト以上か以下かの判断を送
出する為の信号線、２０２　Ａ　−Ｄは各々のリクエス
タで実アドレスにアドレス変換されたアドレスデータを
送出する為の信号線、２３Ａは４にバイト単位のＫＳ２
に対するリクエストを調停する回路、２３Ｂは選択回路
２３Ａの結果でアドレスを選択する回路である。

ベクトル命令デコード回路８０により、リクエスト信号
８００Ａ−Ｄと論理アドレスデータ８０ＩＡ−Ｄが各リ
クエスタ２ＯＡ−Ｄに振り分けられる。リクエスタ２Ｏ
Ａ−Ｄでは、実アドレスへのアドレス変換を行う前に論
理アドレスが１６Ｍバイト以上か否かの判断がなされる
。そして論理アドレスはアドレス変換により実アドレス
に変換される。リクエストはそのまま２００Ａ−Ｄの信
号線で送出される。論理アドレス１６Ｍバイト以上か否
かの判断結果信号は、２０１Ａ−Ｄの信号線で送出され
る。リクエストと論理アドレス１６Ｍバイト以上である
という信号の両者が有効な場合にＡＮＤが取られると、
１Ｍバイト単位のＫＳ用ＲＡＭへのリクエスト信号が有
効になる。逆にリクエストが有効であるが論理アドレス
１６Ｍバイト以上であるという信号が無効の場合に、Ａ
ＮＤが取られると４にバイト単位のＫＳ用ＲＡ　Ｍへの
信号が有効になる。第２図の場合、４つのリクエスタ２
０Ａ−Ｄに対して、４にパイ）−単位のＫＳ用ＲＡＭは
１つだけであるのでリクエスト選択回路２３　Ａや、実
アドレスデータ選択回路２３Ｂにより、唯一のリクエス
トが選択されてＫ　Ｓ　２２にアクセスする。

このため、４にバイト単位のＣビットテーブルを更新す
るためには、処理スループノｉ〜性能が４分の１−に落
ちでしまうが、ｖＰを使用するプログラムでは巨大空間
を使用する為、論理アドレスでも１６Ｍバイト以上の大
きい空間を使い、４にバイト単位のテーブルはプログラ
ムで使用するデータが論理アドレス１６Ｍバイト以下に
納まる小さいプログラム用のテーブルであり、その使用
はほとんどない。この為、システムに与える影響はほと
んど無視できる。

通常の動作で、新たに補助記憶装置からＭＳ４にデータ
を格納（スワップ・イン）しようとした場合には、格納
しようとしているエリアに対応するＣビットを読み出し
、それまでのプログラムによりデータの書き換えがあっ
た場合、つまりＶＲＣ２又は５ＲＣ３によるストアリク
エストによりＣビットが１１１　Ｉ＋だった場合には、
補助記憶装置に書き戻さなければならない。しかし、Ｃ
ピノｌ−が○″の場合には書き換えがなかったので、補
助記憶装置にあるデータとＭＳ４が格納しているデータ
は同しものである。従ってデータの書き戻し処理は行な
う必要はなく、次に同一エリアに割りつけられた別のデ
ータを新たに主記憶装置に書き込む処理を即座に開始す
ることができる。

次に、４にバイト単位の大きさのＣビット用ＲＡＭの内
容を読み出す命令である、Ｉ　Ｂ　Ｍ社システム３７０
アーキテクチャに規定されているＴｎｓｅｒｔ　Ｓｔｏ
ｒａｇｅ　Ｋｅｙ　Ｅｘｔｅｎｄｅｄ　　（Ｉ　Ｓ　Ｋ
Ｅ）命令と、Ｒｅ５ｅｔ　Ｒｅｆｅｒｅｎｃｅ　Ｂｉｔ
　Ｅｘｔｅｎｄｅｄ　　（ＲＲＢＥ）命令、およびＣビ
ットＲＡＭの内容を書き換える命令であるＳ　ｅｔ　Ｓ
　ｔｏｒａｇｅ　Ｋ　ｅｙ　Ｅ　ｘｔｅｎｄｅｄ（ＳＳ
ＫＥ）命令をＣビットの参照・更新に用いる場合につい
て、第３図を用いて説明する。

第３図において、第１図及び第２図と同一の要素には同
一の参照番号を付しである。２５Ａ−Ｄは各ベクトルリ
クエスタに対応して設けであるリクエストスタック、３
２はＳＰからＫＥＹに対する読み出し・書き込みリクエ
ストを受け、必要な場合ベクトルリクエスト制御装置内
にあるＫＳに対する読み出し・書き込みを指示するＫＥ
Ｙ全体のリクエスト制御装置、３６と２６Ａ−Ｅはリク
エスト制御装置３２からの信号やリクエストスタック２
５Ａ−Ｄからの信号によって、リード（Ｒｅａｄ　）又
はライト（Ｗｒｉｔｅ）処理の判断を行うリードライト
制御袋ｆｉ、２３Ａは■Ｐリクエストの調停回路、２３
Ｂはアドレス選択回路、２７はアドレスカウントアツプ
回路、２８はＩＭバイト単位キーデータの４にバイトデ
ータへの反映を処理するカウントアツプ制御回路、２９
はスカラリクエスト制御装置からのデータを４にバイト
キーに書き込む登録データ制御回路で、これら２７，２
８．２９は５ＳＫＥ命令時にＫＳ２２に対する制御を行
うためのものである。３００はスカラリクエストアドレ
ス信号線、３０１はスカラリクエスト信号線、３０２は
登録データ信号線、３２０はＫＳ○に対するデータセレ
クトの為の信号線、３２１はライト又はリード時にＫＳ
２１Ａ−Ｄ、２２に対する処理のセレクト信号線、８０
０Ａ−Ｄは各ベクトルリクエスタに対するリクエスト信
号線、８０１Ａ−Ｄは各ベクトルリクエスタに対するリ
クエストアドレス信号線、２００Ａ−Ｄは各へクトルリ
クエスタを通過したリクエスト信号線。

２０１Ａ−Ｄはリクエストアドレスが論理アドレスにお
いて１６Ｍバイト以上であったか否かをデータとして送
出する為の信号線、２５１Ａ＝Ｄについては２０ＯＡ−
Ｄと同じくリクエスト信号線、２５０Ａ−Ｄはリクエス
トアドレスが論理アドレス１６Ｍバイト未満だったとい
う信号があった場合に、調停回路２３Ａに対して送出さ
れる信号線、２３１は各スタック２５Ａ−Ｄに対して、
リクエスト送出を止めさせる為の信号線、２３０は論理
アドレス１６Ｍバイト未満リクエストのアドレスデータ
セレクトとＫＳ２２に対する書き込みを指示する信号線
、２１ＯＡ−Ｄはライト又はリート命令時に、各２１Ａ
〜ＤのＫＳより読み出されたデータを送出する為の信号
線、２２０はリート命令時にＫＳ２２より読み出された
データを送出する為の信号線、２２１は■Ｐが持つＫＳ
に対するリート命令結果を５ＲＣ３に対して送出する為
の信号線、３１１は最終的なリード命令結果をＳＰ７に
対して送出する為の信号線、２８０はカウンタ制御信号
の為の信号線、２９０はカウント終了信号を送出する為
の信号線である。

リード処理について説明する。まずＫＥＹ全体に対する
リクエスト制御装置３２に対して、スカラリクエスタ３
０から信号線３０１によりｌ５ＫＥ−ＲＲＢＥ命令リク
エストが送出される。これによりリクエスト制御装置３
２は信号線３２１の信号を１１　Ｈｉｇｈ　Ｉ＋にする
。信号線３２１の信号を”　Ｈｉｇｈ　”にしたことで
ベクトルリクエスト抑止信号２５２Ａ−Ｄが有効となり
、スタック２５Ａ〜Ｄからの通常処理リクエスト・アド
レスデータを抑止し、またＲＡＭ３６，２６Ａ−Ｅへの
り−トライト制御装置にリード処理であることを伝える
。ＫＳに対するリードアドレスデータはスカラリクエス
タ３０から、信号線３００により送出され、各々のＫＳ
が持つアドレスセレクト回路２１００Ａ−Ｄで信号３２
１をセレクト信号としてアドレス３００が選択されアド
レス信号線２０２Ａ〜Ｄによって送出される。ＫＳ２２
に対してもセレクト信号２３０によってアドレス信号線
２０２Ａを選択する。アドレスデータを受は取ったＫＳ
２１Ａ−ＤではＩＭバイト単位でのＣビットを。

ＫＳ３１，２２では４にバイト単位でのＣビットを各々
読み出す。結果は信号線２１０Ａ−ＤをＯＲして信号２
１１を生成し、ベクトルリクエスト制御装置１　（ＶＲ
Ｃ）２内のＣビット結果は信号２１１と信号線２２０と
をＯＲした信号線２２１として生成される。最終的な結
果はスカラリクエ゛スト制御装置ｉ　（ＳＲＣ）３内の
信号線３１０とＯＲされて、信号３１１としてＳＰ７へ
送られる。この結果データをｌ５ＫＥまたはＲＲＢＥ命
令の実行結果とすることにより、当該４にバイトブロツ
りを補助記憶装置に書き戻すか否かが決定されるのであ
る。

次はライト処理について説明する。リード時と同じよう
にスカラリクエスタ３０から信号３０１により５ＳＫＥ
命令のリクエストと、アドレスデータがＶＲＣ２，５Ｒ
ＣＩ、一対して送出され、ＶＲＣ２に対する信号３２１
を“Ｈｉｇｈ”にして通常リクエストを抑止する。ＲＡ
Ｍへのリードライト制御装置３６．２６Ａ−Ｈに対して
は５ＳＫＥ命令であることを伝える。ここでＶＰ用に４
にバイト単位とＩＭバイト単位の２種類のＣビット管理
テーブルを持ち、４にバイト単位のＣビットに対する命
令でその両方のテーブルを管理していることから、整合
をとらなければならない。これは、第７図のフローチャ
ートに示すように以下の手順で行う。第１の処理ではま
ずアドレスデータ３００がアドレスセレクタ２１００Ａ
−Ｄにより選ばれる。そのアドレスデータによりライト
しようとしている４にバイトを含むＩＭバイト単位での
データの書き換えがあったかどうかを調へるため、リー
ドライト制御装置２６Ａ−ＤではＫＳ２１Ａ〜Ｄが持つ
ＩＭバイト単位のＣビットをリードする制御を行う（Ｓ
７１）。この処理は先に述べたり−ト処理と同様の処理
である。各々の結果は信号線２１ＯＡ−Ｄによって送出
され、ＩＭバイト単位のＣビットの結果としては信号２
１１が送出されることになる。第２の処理はリード結果
により次の２つの場合に分けられる（Ｓ７２）。ＩＭバ
イト単位のリード結果がｔ（ＯＱであるとＫＳ２２Ａ−
Ｄには何も操作をせず、ＫＳ２２に対して信号線３０２
からのライトデータを書き込む（Ｓ７３）。一方、リー
ド結果がｔｔ　１　ｊ＋であった場合は、４にバイト単
位である５ＳＫＥ命令のライトデータ３０２をＫＳ２２
のＣビットに登録する前に処理が必要である。すなわち
ＩＭバイト単位のＣビットに対応する２５６エントリの
４にバイト単位のＣビットに、ＩＭバイト単位のＣビッ
トの結果として得られたｌ／　Ｉ　ＩＩを反映させなけ
ればならない。そのためにＫＳ２２は該２５６エントリ
に対してデータセレクト回路２２００で選択されたデー
タＬＬ　Ｉ　ＩＩを登録する（Ｓ７４）。ＩＭバイト単
位のＣビットが“１″であるという情報と。

５ＳＫＥ命令であるという２つの条件でＡＮＤがとられ
ると、ＩＭバイト単位Ｃビットデータの４にバイト単位
Ｃビットデータへの反映を処理する制御回路２８が有効
になる。その信号は信号線２８０のカウントアツプ信号
となって、アドレスカウントアツプ回路２７に対して２
５６回送出される。アドレスカウントアツプ回路２７で
は最初は、５ＳＫＥアドレスデータを登録しようとして
いる４にバイトを含む１Ｍバイトに対応する２５６エン
トリの内の先頭エントリのアドレスに設定しておく。そ
して制御回路２８からのカウントアツプ信号で、アドレ
スを変化させなからＫＳ２２に対しアドレスデータを送
出する。制御回路２８では２５６回の信号送出が終わる
と、５ＲＣ３からのデータを４にバイトキーに書き込む
登録データ制御回路２９に対してトリガー信号を送出す
る。モしてＫＳ２２ではデータ制御回路２９からの信号
線２９０によりデータセレクト回路２２００におぃて、
本来の５ＳＫＥ命令による４にバイト単位のＣビットの
データ３０２が選択され、ＫＳ２２にライト処理を行う
ことになる（Ｓ７３）。

ＩＭバイト単位のＣビットのリート結果がｔｔ　、Ｉ　
ＩＩの場合にはさらに第３の処理が必要で、これは第１
の処理で読み呂した１Ｍバイト単位のＣビットのエント
リデータをパ○″に書き戻しておく処理である（Ｓ　７
５）。というのはこの場合、第２の処理で１Ｍバイト単
位のＣビットデータは４にバイト単位のＣビットテーブ
ルの２５６エントリに反映されているからである。

上記処理はＫＳ２１Ａ−Ｄがライトデータセレクタ２Ｌ
１ＯＡ−Ｄを持つことで実現する。すなわち信号３２１
がＬＩ　Ｈｉｇｈ１７であることにより、ライトデータ
は１００　ＩＴを選択する。ＩＭバイト単位のＣビット
情報の、４にバイト単位のＣビットに対する反映が終わ
り、信号線２９０がＩＩ　ＨｉｇｈＩ＋になることで、
ＲＡＭへのリードライト制御装置２６Ａ〜Ｄはライト処
理であることを判断して制御信号をＫＳ２１Ａ−Ｄに対
して送出する。この結果、データセレクト回路２１１Ｏ
Ａ−Ｄからのデータを第１の処理でリードした時の同一
アドレスに対して書き込むのである。

以上のように４にバイト単位のみでＣビットを管理して
いたものに、ＩＭバイト単位のＣビット管理を導入する
ことにより、以下のような利点がある。まず、複数本あ
るベクトル用リクエスタ各々専用に、Ｃビット用ＲＡＭ
を設けることができる。これは巨大空間を対象とするベ
クトルプログラム用の主記憶エリアに対するものである
ため、粗い大きな単位のＣビットでよく、この為各リク
エスタ用に設けられたＣビット用ＲＡＭも、エントリ数
を抑えることができるので各々のリクエスタ専用に設置
しても、Ｃビット用ＲＡＭの数量を抑えることができ、
計算機を作る上で現実的な実装規模のものとなる。また
、ベクトル用プログラムエリアの補助記憶装置への書き
戻しも、４にバイトでなく１Ｍバイトという大きな単位
で判断ができるので、Ｃビットを調へる回数も減らすこ
とができる。

第２の実施例は、第１の実施例に加えて１〜１バイトの
単位で該二リアに対するＣビットを操作する命令をサポ
ートするケースで、第４図を用いて示す。第４図は基本
的には第１の実施例の中で示した第３図に対して、ＩＭ
バイト単位でＣビットを読み出したり、書き込んだりす
る操作に必要な機能を加えたものである。主な追加機能
は読み出し時では４にバイト単位のＣビットを１Ｍバイ
ト分集計する処理を制御する制御回路３８．４にバイト
単位Ｃビットを２５６回集計する際にアドレスを生成す
るアドレスカウントアツプ回路３７゜２５６回にわたる
データ読み出しの毎回の論理和をとるデータ保持回路２
８００．３８００がある。

書き込み時にはスカラリクエスタが出力する書き込みデ
ータを混ぜ込むためにデータセレクタ２１１０Ａ−Ｅ、
２２００Ｅの機能を拡張し、また読み出し時に使用する
アドレスカウントアツプ回路２７．３７も使用する。以
下、ＩＭバイト単位のＣビットの読み出し、書き込み処
理を示す。

読み出し処理ではまずスカラリクエスタ３０かに、　Ｓ
全体に対するリクエスト制御装置３２に対してＩＭハイ
ド分のＣビットを読み出す指示を出す。

これを受けてＫＥＹリクエスト制御装置３２は信号３２
１を“Ｈｊｇｈ”にしてスタック２５　Ａ　−Ｄからの
リクエストを抑止する。またこの信号３２１によりＫＳ
２１Ａ−Ｄ、２２に対するリード処理であることをＫＳ
へのリードライト制御回路２６Ａ−Ｈに指示する。ここ
で、ＫＳ２２，３１を２５６回読み出すために、信号３
２２によりカウントアツプ制御回路２８．３８に１Ｍバ
イト分読み出す旨の指示をする。これらの制御回路２８
゜３８がアドレスカウントアンプ回路２７．３７に指示
をして１Ｍバイト境界内４にバイト単位のアドレスを２
５６回ＫＳ３１，２２に出力する。この時、出力される
毎回の４にバイト単位のＣビットデータはそれぞれデー
タ保持回路２８００．３８００に入力され、論理和がと
られていく。この結果は信号線２２０，２２１，３１１
を伝わり、スカラプロセッサ７に返される。

次に書き込み処理について説明する。■Ｐからのリクエ
ストを抑止するための手段は読み畠し処理時と同様で、
信号３２１によって行われる。ＩＭバイト単位のＣビッ
ト書き込みデータは信号線３０２により各ＫＳ３１，２
１Ａ−Ｄ、２２に伝えられる。これらの各データはセレ
クト信七線３２０と３２２によってＫＳの書き込みデー
タとして選択される。ここでＫＳ２２，３１に書き込む
時は、指定されたＩＭバイト境界内の全ての４にバイト
単位のＣビットデータエントリ２５６個に対して書き込
みを行う必要がある。この２５６回の書き込み制御を行
うのが、読み呂し時と同様、カウントアツプ制御回路２
８．３８であり、アドレスカウントアツプ回路２７．３
７である。当然ではあるがＫＳ２１Ａ−ＤへのＩＭバイ
ト単位のＣビット書き込みは１回で終了する。

以上、読み出し、書き込みに２５６回の処理を必要とす
る場合を説明したが、ハードウェアによるとそれぞれデ
ータをまとめて複数ビット並列に処理することにより、
処理回数は減らすことができる。よってソフトウェアに
より毎回の４にハイト単位のＣビットの読み出しや書き
込みを処理する場合に比べ、１命令でハードウェアに指
示し、ハードウェアの並列処理の度合で高速、短時間な
処理が可能となる。

〔発明の効果〕

本発明によれば、異なる単位の複数のＣビット管理テー
ブルを持つことにより、特に複数のリクエスタを持つ■
Ｐ専用に大容量単位の管理テーブルを持つことにより、
複数のリクエスタ各々専用にＣビット用ＲＡＭを備えて
も、ＲＡＭの数量を抑えることができる。また、ｖＰの
物量削減に有効であり、計算機全体をコンパクトにして
信号遅延時間を短くし、性能を向上させることができる
。

ベクトルジョブの際の補助記憶装置への書き戻し判断も
、１Ｍバイトという大きな単位で行うことができるため
、Ｃビットを調べる回数、時間を大幅に削減できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の対象となるデータ処理装置の一例を示
すブロック図、第２図は本発明の一実施例を示す制御系
ブロック図、第３図は本発明の第１の実施例におけるキ
ーの読み出し・書き込み制御を示す制御系ブロック図、
第４図は本発明の第２の実施例におけるキーの読み出し
・書き込み制御を示す制御系ブロック図、第５図は本発
明におけるアドレス変換の説明図、第６図は従来のキー
の情報の持ち方を示す説明図、第７図は第３図の実施例
におけるキーの書込み制御のフローチャートである。

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置と、該主記憶装置に格納されたデータを
   処理するプロセッサと、前記主記憶装置のアクセス情報
   を格納するアクセス情報テーブルとを備えたデータ処理
   装置における記憶制御方式であって、 前記アクセス情報テーブルとして、前記主記憶装置の全
   記憶エリアに対して、小容量単位にアクセス情報を管理
   する第１のテーブルと、大容量単位にアクセス情報を管
   理する第２のテーブルとを設け、論理アドレスが予め定
   めた一定値未満または、ある一定の範囲のとき前記第１
   のテーブルを更新し、一定値以上または、前記ある一定
   の範囲以外の範囲のとき前記第２のテーブルを更新する
   ようにしたことを特徴とする記憶制御方式。 ２、前記アクセス情報テーブルを参照する際、前記第１
   および第２のテーブルの参照結果の論理和を取り、該論
   理和を参照結果として利用することを特徴とする請求項
   １記載の記憶制御方式。 ３、前記アクセス情報は、少なくとも主記憶装置の当該
   記憶容量単位の内容が更新されたことを示す主記憶更新
   情報を含むことを特徴とする請求項１記載のデータ処理
   方式。 ４、主記憶装置と、該主記憶装置に格納されたデータを
   処理するプロセッサと、前記主記憶装置のアクセス情報
   を格納するアクセス情報テーブルとを備えたデータ処理
   装置において、 前記アクセス情報テーブルとして、前記主記憶装置の全
   記憶エリアに対して第１の記憶容量単位にアクセス情報
   を保持する第１のテーブルと、前記主記憶装置の全記憶
   エリアに対して第２の記憶容量単位にアクセス情報を保
   持する第２のテーブルを設けたことを特徴とするデータ
   処理装置。 ５、前記第１のテーブルの参照結果と第２のテーブルの
   参照結果との論理和を取る論理和手段を備えたことを特
   徴とする請求項４記載のデータ処理装置。 ６、前記第１および第２のテーブルの一方の内容を他方
   の内容へ反映させる手段を備えたことを特徴とする請求
   項４記載のデータ処理装置。 ７、論理アドレスが一定値以上か否かまたは、ある一定
   の範囲が否かを判別する手段と、該判別結果に応じて前
   記第１および第２のテーブルの一方を更新対象として選
   択する手段とを備えたことを特徴とする請求項４記載の
   データ処理装置。 ８、前記第１および第２のテーブルを操作する命令を、
   操作対象単位の大きさ毎に、異なる複数の命令として設
   けたことを特徴とする請求項４記載のデータ処理装置。 ９、主記憶装置と、該主記憶装置に格納されたデータの
   リクエストを発行する複数のリクエスタとを備えたデー
   タ処理装置において、 大容量単位の主記憶装置アクセス情報を格納するアクセ
   ス情報テーブルを前記複数のリクエスタの各々に専用に
   備えると共に、小容量単位の主記憶アクセス情報テーブ
   ルを前記複数のリクエスタに共通に１個備えたことを特
   徴とするデータ処理装置。 １０、主記憶装置と、該主記憶装置に格納されたデータ
   を処理するスカラプロセッサと、前記主記憶装置に格納
   されたベクトルプロセッサとを備えたデータ処理装置に
   おいて、 管理単位の大きさが異なる複数のアクセス情報テーブル
   を、前記スカラプロセッサ用とベクトルプロセッサ用と
   にそれぞれ専用に有することを特徴とするデータ処理装
   置。