JP2502406B2

JP2502406B2 - 記憶制御方式およびデ―タ処理装置

Info

Publication number: JP2502406B2
Application number: JP2210760A
Authority: JP
Inventors: 学田島; 正一深川; 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-08-08
Filing date: 1990-08-08
Publication date: 1996-05-29
Anticipated expiration: 2011-05-29
Also published as: JPH0496155A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、記憶制御方式に関し、さらに詳細には更新
ビットの制御に特徴を有するデータ処理装置に関する。

〔従来の技術〕

従来，情報処理装置において、主記憶装置（MS:Main
Storage）の更新の記録を目的として設けられている
主記憶キーの更新ビット（Ｃビット）は、第６図に示す
ように4Kバイトを管理単位としている。このMS4Kバイト
単位に設けられたＣビットは、MSに格納されているデー
タを補助記憶装置（磁気ディスク装置、磁気テープ装置
等）に書き戻す処理（ページアウト又はスワップアウ
ト）を行うか否かの判定の際に利用される。このＣビッ
トは、最初、補助記憶装置から主記憶装置にデータを転
送して格納した時（ページイン、又はスワップイン）
は、該格納エリアに対する全Ｃビットを“0"にしてお
く。該当する4Kバイトブロックへの命令プロセッサまた
は入出力プロセッサなどからストア処理があった場合に
は、ハードウェアにより対応するエリアのＣビットが
“1"にセットされ、ストア処理がない場合は“0"のまま
とされる。したがって、該4Kバイトブロックを補助記憶
装置に書き戻すか否かは当該Ｃビットを見ればよい。す
なわち、ソフトウェアはこのＣビットを見て“1"の時は
ストア処理により主記憶装置の内容が書き換えられたこ
とを意味しているので補助記憶装置に書き戻すが、“0"
の時はストア処理がなかったということなので、補助記
憶装置に保持されているデータと主記憶装置にあるデー
タとは同じものであり、主記憶装置にあるデータを補助
記憶装置に書き戻す必要がない。これにより主記憶装置
内のエリアを高速に他のプログラム実行のために渡すこ
とができる。

ところで管理単位が4Kバイトと規定された背景とし
て、IBM社の370アーキテクチャが規定された時には、補
助記憶装置とMSとのデータパススループットが比較的低
く、またMSの容量も現在に比べると、はるかに小さいも
のしか実現することができないという制約があった。こ
の小さいMSを効率良く管理するには、ブロックの大きさ
を細かくすることが要請された。そこで管理単位を4Kバ
イトとすることで、システム的に整合のとれた計算機シ
ステムを構成することができた、という経緯がある。

また、参照ビット（Reference bit:Rビット）に関し
ても上記Ｃビットと同様の問題がある。そもそもＲビッ
トは、主記憶装置の中にとり込まれたデータが有効に使
われているかを示すものである。長時間中央処理装置や
入出力処理装置などにより参照されないで、ある量のデ
ータが主記憶上にとり込まれていることはシステム性能
上極めて問題である。すなわち主記憶を使う他のプログ
ラムにとって、使われないのにとり込まれている他の関
連のないプログラムのデータエリアのために、主記憶の
大きさが目減りして見えるからである。このようなこと
を防ぐ手段がＲビットである。しかしＲビットも従来で
は4Kバイト単位であるために、4Kバイトでしか主記憶の
有効利用の度合いを知ることができなかった。このため
主記憶装置から補助記憶装置への書き戻し指示も4Kバイ
ト単位にしかできなかった。

情報処理装置の高速化に伴う半導体技術等の向上によ
り、370アーキテクチャが規定された頃に比べて、大容
量のRAMが安価にできMSも大容量とすることが可能とな
ってきた。

MSの大容量化に伴い仮想記憶方式におけるページ（例
えば4KB）を管理するテーブルの個数が増え、記憶容量
とページ探索時間が増加することに鑑みて、従来より大
きなページサイズの論理ページの概念を導入し、その
際、同一論理ページに含まれる複数のストレージキーの
一貫性を保証するものとして、特開昭63−37445号公報
に記載の記憶方式がある。この方式は、論理ページに含
まれるすべてのストレージキーに対するアクセスを、常
に同一のストレージキー（代表ストレージキー）にアク
セスするようアドレス変換するものであり、このアドレ
ス変換は32KBのバンク対応にエントリを有するアドレス
マスクレジスタおよび論理積回路により実行される。

また、MSがある一定容量以上に大容量になった場合
に、R,Cビット格納用メモリの大容量化を防止するため
に、その一定容量以上の領域では、従来の小容量単位の
ものが2ⁿ個連続する領域からなる大容量単位にR,Cビッ
トを用意するようにした主メモリ管理方式が、特開昭64
−17138号公報に開示されている。この方式では、アク
セスしようとする実アドレスが前記一定容量以上の領域
の場合、大容量単位のR,Cビットを用い、一定容量未満
の領域であれば小容量単位のR,Cビットを用いる。

〔発明が解決しようとする課題〕

ところで、計算機システムを構成する部品であるLSI
も高密度実装化され、大量のデータパスの設置も可能と
なり、大容量転送が可能になった。その一例として、大
容量の半導体メモリで構成された、補助記憶装置として
の拡張記憶装置（ES:Extended Storage）が挙げられ
る。このように大容量、超高速転送が可能となった現
在、MSと補助記憶装置との4Kバイト単位のデータ転送
は、短時間で処理できるようになった。

このように4Kバイト単位のデータ転送が、短時間でで
きるようになった場合、4Kバイト単位に設けてあるＣビ
ットを繰り返しチェックして補助記憶装置への書き戻し
処理の判断をしていては、転送処理全体の性能を著しく
落としてしまうことになる。

前記代表ストレージキーを設ける特開昭63−37445号
公報記載の技術では、Ｃビットの参照は大容量単位に行
なうので、Ｃビットの繰返しチェックは不要となるが、
アドレスマスクレジスタによるハードウエア量が増加
し、また、小容量単位のＣビットが機能しなくなるとい
う問題がある。

また、前記一定容量以上の主記憶についてのみ大容量
単位のR,Cビットを用意する特開昭64−17138号公報記載
の方式では、主記憶が大容量単位で管理される領域と、
小容量単位で管理される領域とに分割されるので、主記
憶の使用上、融通性に欠けるという問題がある。すなわ
ち、前記一定容量未満の領域は大容量単位での管理がで
きず、逆に前記一定容量以上の領域は小容量単位での管
理ができない。

更に、技術計算を高速に処理することが可能なベクト
ルプロセッサ（VP:Vector Processor）はスカラプロセ
ッサ（SP:Scalar Processor）に比べ、MSへのリクエス
トパスを何本も並列に持ち、MSスループットが非常に高
くなっている。したがって、複数のリクエスタが同時に
Ｃビットにアクセスすることができず、リクエストネッ
クが生じるという問題がある。

なお、Ｒビットについても同様の問題がある。

本発明の目的は、主記憶装置内の大きな単位での補助
記憶装置へのデータエリアの退避・回復処理を高速に効
率よく行うことを可能にする記憶制御方式およびこれを
利用したデータ処理装置を提供することにある。

本発明の他の目的は、主記憶装置への高データスルー
プットを持つスーパーコンピュータ等において、主記憶
アクセス情報ビットの更新を、主記憶装置へのアクセス
性能を損なうことなく、また物理的にコンパクトに実現
することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、アクセス情報
テーブル、すなわちＲビットやＣビットの管理テーブル
を従来の管理単位とは別に、従来より大きな管理単位の
テーブルも設けたものである。また、従来の管理単位の
大きさのＲビットやＣビットテーブルと、新しい管理単
位の大きさのＲビットやＣビットテーブルとを各々実記
憶分持ち、動作するプログラムの論理アドレスにより、
使用するＲビットやＣビットテーブルを切り替えて使う
ことにより、従来のプログラム管理との互換性を保つも
のである。

従来の管理単位に小さなＲビットやＣビットテーブル
に対するキー操作命令だけしかないデータ処理装置にお
いても、このようなキー操作命令を発行した場合、複数
の管理単位の大きさが異なるＲビットやＣビットテーブ
ル相互で、内容を反映させるようにしたものである。

さらには、従来よりは大きな管理単位のＲビットやＣ
ビットに対するキー操作命令を設ける。これによりソフ
トウェア的には従来の小さな管理単位を対象とするキー
操作命令では、何度も実行しなくてはならなかった命令
も、一命令で処理可能となる。

〔作用〕

ベクトルプロセッサ専用のＲビットやＣビットテーブ
ルを管理単位が従来と同じ大きさのものと従来のものよ
り大きな管理単位のものの２種類設け、ベクトルプロセ
ッサが発行したMSアクセスリクエストで、論理アドレス
が特定の範囲を指示した時のみ従来のものより大きな単
位のＲビットやＣビットの管理テーブルのエントリを、
また、論理アドレスが上記特定の範囲以外を指示した時
は、従来と同じ大きさの単位のＲビットやＣビットの管
理テーブルのエントリを更新する。これはベクトルプロ
セッサからの論理アドレスを実アドレスにアドレス変換
して、ＲビットやＣビットテーブル更新部に実アドレス
を送出するベクトルリクエスト制御装置のリクエスタに
よる情報で行う。すなわちアドレス変換前の論理アドレ
スが特定の範囲を指示するものであるか否かの情報もＲ
ビットやＣビットテーブル更新部に送ることにより、Ｒ
ビットやＣビットテーブル更新部は、更新すべきテーブ
ルを選択するのである。

また、ベクトルプロセッサで扱うデータは、基本的に
はプログラムにおいて論理アドレスで特定範囲に割付け
るようにする。

ここで、例として具体的な数字をあてはめて説明す
る。従来のＲビット/Cビット管理テーブルの単位を4Kバ
イト、従来のものより大きな管理単位を1Mバイト、論理
アドレスの特定の範囲を16Mバイト以上とする。この場
合、ベクトルプロセッサからのストアリクエストではＲ
ビット/Cビット更新は1Mバイトに１回でよくなり、4Kバ
イト単位であると256回の更新や参照をしなくてはなら
ないことと比較して、更新処理回数が非常に少なくな
る。ここで、ベクトルプロセッサ側の主記憶装置へのリ
クエスト制御装置は、主記憶の論理アドレスを計算する
上で、4Kバイト範囲を初めて越すリクエストや、1Mバイ
ト範囲を初めて越すリクエストの時に更新要求を送出す
るようにしてある。

また、同一容量のMSエリアに対するＲビット/Cビット
テーブルは、1Mバイト単位のテーブルの方が4Kバイト単
位のテーブルに比べ256分の１の容量で済む。その結
果、リクエストネックを解消するために多くのリクエス
トパスを持つベクトルプロセッサの各リクエスタにＲビ
ットやＣビットテーブルを設定しても全体としての物量
を大きくするものではない。また、極めて稀ではあるが
規模の小さなプログラム等では、ベクトルプロセッサで
扱うデータが16Mバイト未満に置かれる場合もある。ベ
クトルプロセッサから論理アドレスで16Mバイト未満の
データエリアに対してアクセスしようとした場合には、
4KバイトごとにＲビットやＣビットを更新する。この場
合の更新のスピードは遅いが、更新情報を正しく処理す
ることが可能である。

一方、ＲビットやＣビットの登録・無効化は、先にも
記した通り特に1Mバイト単位キー操作命令がない限りIB
M370アーキテクチャでは4Kバイト単位用の命令で処理さ
れるので、4Kバイト単位のテーブルと、1Mバイト単位の
テーブルとを整合しながら処理する。これは、4Kバイト
単位エリアに対するＲビットやＣビットを読み出す命令
の時は、当該エリアに対する4Kバイト単位のＲビットや
Ｃビットと、1Mバイト単位のＲビットやＣビットとをOR
すればよく、また書き込む命令の時は、まず1Mバイト単
位のＲビットやＣビットが“1"であれば、4Kバイト単位
のＲビット/Cビットテーブルの同エリアに含まれる4Kバ
イト単位のＲビット/Cビット256エントリ全てに“1"を
書き込む。その後、所望の書き込みデータを当該4Kバイ
トエリアのＲビットやＣビットのエントリ唯１つに書き
込み、1Mバイト単位のＣビットテーブルの該エントリは
“0"にしておけばよい。

さらに1Mバイト単位を対象とするキー操作命令を設け
れば、主記憶上のある特定の1Mバイトの内容が中央処理
装置もしくは入出力処理装置などからアクセスされたこ
とを１命令で認識することや、設定することが可能とな
る。1Mバイトに対応するＲビットやＣビットを読み出す
場合には、主記憶上のある特定の1Mバイトに対応する、
1Mバイト単位のＲビットやＣビット管理テーブルの１エ
ントリを読み出し、また4Kバイト単位のＲビットやＣビ
ット管理テーブルも、256エントリをハードウェアで読
み出して論理和をとることにより行なえる。256回の読
み出しはソフトウェアの命令で256回読み出すのと異な
り、ハードウェアで行うことによりはるかに高速なもの
となる。一方、1Mバイトに対応するＲビットやＣビット
を設定する場合には、主記憶上のある特定の1Mバイトに
対応する、1Mバイト単位のＲビットやＣビット管理テー
ブルの１エントリに設定し、また、4Kバイト単位のＲビ
ットやＣビット管理テーブルも、256エントリにハード
ウェアで書き込み処理をすることにより行える。この場
合も256回の書き込みはソフトウェアの命令で256回行う
のとは異なり、ハードウェアで行うことによりはるかに
高速なものとなる。

本発明は、特に、拡張記憶装置のような大量のデータ
を従来よりはるかに高速にアクセスできる外部記憶装置
を備えた場合に有効である。また、TSS（Time Sharing
System）で稼働可能なスーパーコンピュータにおいて
は、従来より同時に処理すべきユーザの仕事が極端に増
加するので、ユーザプログラムの、外部記憶としての拡
張記憶と主記憶とのスワップイン・アウトを、効率良く
処理していく必要があり、本発明はこのような場合に顕
著な効果を奏する。

〔実施例〕

以下、本発明の実施例を示すが、本実施例では主記憶
装置アクセス情報テーブルの内容のうち、更新ビット
（Ｃビット:changeビット）についてのみ説明する。ア
クセス情報テーブルのうち他の構成要素である例えば参
照ビット（Ｒビット、referenceビット）などでも更新
ビットで示される実施例と同様の手法が有効である。

第１図は、本発明による情報処理装置の概略構成を示
すブロック図である。

同図において、１は記憶制御装置（SC:Storage Conto
roller）、２はベクトルリクエスト制御装置（VRC:Vect
or Request Controller）,3はスカラリクエスト制御装
置（SRC:Scalar Request Controller）,4は主記憶装置
（MS:Main Storage）、５は拡張記憶装置（ES:Exteded
Storage）、６は入出力処理装置（IOP:Input Output Pr
ocessor）、７はスカラ処理装置（SP:Scalar Processo
r）、８はベクトル処理装置（VP:Vector Processor）で
ある。また、10はSRC3,VRC2の複数のリクエスタからの
リクエストを制御するリクエスト制御装置、31はSRC3専
用に設けた主記憶キー（KS:Key Storage）、21A〜ＤはV
RC2が持つ複数のリクエスタの、各々のリクエスタに専
用に設けた管理単位の大きなＣビットを持つKS、22はVR
C2が持つ複数のリクエスタ全部が共有して持つ管理単位
の小さなＣビットを持つKS、70はスカラ命令デコード回
路（SD:Scalar Decoder）、80はベクトル命令デコード
回路（VD:Vector Decoder）、30はSRCが持つリクエス
タ、20A〜ＤはVRC2が持つ４つのリクエスタである。こ
こでKSはRAM（Random Access Memory）で構成されるこ
とを付記しておく。

第１の実施例を図面を参照しながら説明する。第１の
実施例は、大きな管理単位を対象とするキーに対するキ
ー操作命令が特別設けられておらず、従来までの4Kバイ
ト単位キーに対するキー操作命令のみで、キーを操作す
る場合についての例を示す。第１図において、SP7に対
しては管理単位を4KバイトとしたＣビット用RAM31を設
けてある。一方、VP8には、管理単位を1Mバイトとした
Ｃビット用RAM21A〜Ｄと、4KバイトとしたＣビット用RA
M22とを設けてある。SP70又はVP80からのストア命令が
発行されると、各々のリクエスタに専用に設けられたＣ
ビット用RAMであるKS0,KS10〜13,KS2に“1"が登録され
る。VRC2において4Kバイト管理単位のＣビット用RAM22
は、管理単位が小さいためにRAM容量も多く必要とな
り、４つのリクエスタ20A〜Ｄで共用して１セットのみ
設ける。一方、1Mバイト管理単位のＣビット用RAM21A〜
Ｄは、管理単位が大きいためにRAM容量もそれ程多く必
要とせず、４つのリクエスタ20A〜Ｄの各々に１セット
ずつ設ける。ベクトルジョブでは大量のデータを使用す
るため1Mバイト単位に、オペレーティングシステム（O
S）が実記憶エリアを割り当てるようにすれば、VRC2か
らの主記憶へのストアリクエストは、４つのリクエスタ
に唯一のセットしかない4Kバイト用のＣビット用RAM22
にアクセスして“1"を書き込むのではなく、全てのリク
エスタに各々専用に設けられた1Mバイト単位のＣビット
用RAMに対して“1"を書き込めばよいので、ベクトルジ
ョブに適した高速なＣビット更新を行うことができる。
このVRC2での２種類の管理テーブルの使い分けは、従来
のプログラムに対する互換性も考えて論理アドレスの値
によって判断される。第５図において判るように論理ア
ドレス16Mバイト以上では、1Mバイト単位でＣビットの
管理テーブルを全実記憶エリア分持ち、16Mバイト未満
では4Kバイト単位でＣビットの管理テーブルを全実記憶
エリア分持っている。第２図に、リクエスタに入力され
る論理アドレスが16Mバイト以上か未満かで、更新する
Ｃビットのテーブルを選択する実際の回路を示す。な
お、本実施例では論理アドレスのあるアドレスを境にし
た上位と下位とで更新するＣビットのデーブルを選択す
る場合を示すが、論理アドレスにおけるある一定のアド
レス範囲とその範囲以外とで更新するＣビットのデーブ
ルを選択する場合も同様に実現することができる。

第２図において、80はベクトル命令デコード回路、20
A〜Ｄは第１図に示したVRCが持つリクエスタ、21A〜Ｄ
は同じく第１図に示したVRC2の各リクエスタで使用する
1Mバイト単位のKS用RAM、22も同じく第１図に示したVP
用の4Kバイト単位のKS用RAM、800A〜Ｄはベクトル命令
デコード回路80から各リクエスタに対してリクエストを
送出する為の信号線、801A〜Ｄは各リクエスタに対して
リクエスト論理アドレスデータを送出する為の信号線、
200A〜Ｄは各々のリクエスタを介して送出されたリクエ
スト信号を送る為の信号線、201A〜Ｄは各々のリクエス
タにおけるベクトル命令デコード回路からの論理アドレ
ス801A〜Ｄが16Mバイト以上か以下かの判断を送出する
為の信号線、202A〜Ｄは各々のリクエスタで実アドレス
にアドレス変換されたアドレスデータを送出する為の信
号線、23Aは4Kバイト単位のKS2に対するリクエストを調
停する回路、23Bは選択回路23Aの結果でアドレスを選択
する回路である。

ベクトル命令デコード回路80により、リクエスト信号
800A〜Ｄと論理アドレスデータ801A〜Ｄが各リクエスタ
20A〜Ｄに振り分けられる。リクエスタ20A〜Ｄでは、実
アドレスへのアドレス変換を行う前に論理アドレスが16
Mバイト以上か否かの判断がなされる。そして論理アド
レスはアドレス変換により実アドレスに変換される。リ
クエストはそのまま200A〜Ｄの信号線で送出される。論
理アドレス16Mバイト以上か否かの判断結果信号は、201
A〜Ｄの信号線で送出される。リクエストと論理アドレ
ス16Mバイト以上であるという信号の両者が有効な場合
にANDが取られると、1Mバイト単位のKS用RAMへのリクエ
スト信号が有効になる。逆にリクエストが有効であるが
論理アドレス16Mバイト以上であるという信号が無効の
場合に、ANDが取られると4Kバイト単位のKS用RAMへの信
号が有効になる。第２図の場合、４つのリクエスタ20A
〜Ｄに対して、4Kバイト単位のKS用RAMは１つだけであ
るのでリクエスト選択回路23Aや、実アドレスデータ選
択回路23Bにより、唯一のリクエストが選択されてKS22
にアクセスする。

このため、4Kバイト単位のＣビットテーブルを更新す
るためには、処理スループット性能が４分の１に落ちて
しまうが、VPを使用するプログラムでは巨大空間を使用
する為、論理アドレスでも16Mバイト以上の大きい空間
を使い、4Kバイト単位のテーブルはプログラムで使用す
るデータが論理アドレス16Mバイト以下に納まる小さい
プログラム用のテーブルであり、その使用はほとんどな
い。この為、システムに与える影響はほとんど無視でき
る。

通常の動作で、新たに補助記憶装置からMS4にデータ
を格納（スワップ・イン）しようとした場合には、格納
しようとしているエリアに対応するＣビットを読み出
し、それまでのプログラムによりデータの書き換えがあ
った場合、つまりVRC2又はSRC3によるストアリクエスト
によりＣビットが“1"だった場合には、補助記憶装置に
書き戻さなければならない。しかし、Ｃビットが“0"の
場合には書き換えがなかったので、補助記憶装置にある
データとMS4が格納しているデータは同じものである。
従ってデータの書き戻し処理は行なう必要はなく、次に
同一エリアに割りつけられた別のデータを新たに主記憶
装置に書き込む処理を即座に開始することができる。

次に、4Kバイト単位の大きさのＣビット用RAMの内容
を読み出す命令である、IBM社システム370アーキテクチ
ャに規定されているInsert Storage Key Extended（ISK
E）命令と、Reset Reference Bit Extended（RRBE）命
令、およびＣビットRAMの内容を書き換える命令であるS
et Storage Key Extended（SSKE）命令をＣビットの参
照・更新に用いる場合について、第３図を用いて説明す
る。

第３図において、第１図及び第２図と同一の要素には
同一の参照番号を付してある。25A〜Ｄは各ベクトルリ
クエスタに対応して設けてあるリクエストスタック、32
はSPからKEYに対する読み出し・書き込みリクエストを
受け、必要な場合ベクトルリクエスト制御装置内にある
KSに対する読み出し・書き込みを指示するKEY全体のリ
クエスト制御装置、36と26A〜Ｅはリクエスト制御装置3
2からの信号やリクエストスタック25A〜Ｄからの信号に
よって、リード（Read）又はライト（Write）処理の判
断を行うリードライト制御装置、23AはVPリクエストの
調停回路、23Bはアドレス選択回路、27はアドレスカウ
ントアップ回路、28は1Mバイト単位キーデータの4Kバイ
トデータへの反映を処理するカウントアップ制御回路、
29はスカラリクエスト制御回路からのデータを4Kバイト
キーに書き込む登録データ制御回路で、これら27,28,29
はSSKE命令時にKS22に対する制御を行うためのものであ
る。300はスカラリクエストアドレス信号線、301はスカ
ラリクエスト信号線、302は登録データ信号線、320はKS
Oに対するデータセレクトの為の信号線、321はライト又
はリード時にKS21A〜D,22に対する処理のセレクト信号
線、800A〜Ｄは各ベクトルリクエスタに対するリクエス
ト信号線、801A〜Ｄは各ベクトルリクエスタに対するリ
クエストアドレス信号線、200A〜Ｄは各ベクトルリクエ
スタを通過したリクエスト信号線、201A〜Ｄはリクエス
トアドレスが論理アドレスにおいて16Mバイト以上であ
ったか否かをデータとして送出する為の信号線、251A〜
Ｄについては200A〜Ｄと同じくリクエスト信号線、250A
〜Ｄはリクエストアドレスが論理アドレス16Mバイト未
満だったという信号があった場合に、調停回路23Aに対
して送出される信号線、231は各スタック25A〜Ｄに対し
て、リクエスト送出を止めさせる為の信号線、230は論
理アドレス16Mバイト未満リクエストのアドレスデータ
セレクトとKS22に対する書き込みを指示する信号線、21
0A〜Ｄはライト又はリード命令時に、各21A〜ＤのKSよ
り読み出されたデータを送出する為の信号線、220はリ
ード命令時にKS22より読み出されたデータを送出する為
の信号線、221はVPが持つKSに対するリード命令結果をS
RC3に対して送出する為の信号線、311は最終的なリード
命令結果をSP7に対して送出する為の信号線、280はカウ
ンタ制御信号の為の信号線、290はカウント終了信号を
送出する為の信号線である。

リード処理について説明する。まずKEY全体に対する
リクエスト制御装置32に対して、スカラリクエスタ30か
ら信号線301によりISKE・RRBE命令リクエストが送出さ
れる。これによりリクエスト制御装置32は信号線321の
信号を“High"にする。信号線321の信号を“High"にし
たことでベクトルリクエスト抑止信号252A〜Ｄが有効と
なり、スタック25A〜Ｄからの通常処理リクエスト・ア
ドレスデータを抑止し、またRAM36,26A〜Ｅへのリード
ライト制御装置にリード処理であることを伝える。KSに
対するリードアドレスデータはスカラリクエスタ30か
ら、信号線300により送出され、各々のKSが持つアドレ
スセレクト回路2100A〜Ｄで信号321をセレクト信号とし
てアドレス300が選択されアドレス信号線202A〜Ｄによ
って送出される。KS22に対してもセレクト信号230によ
ってアドレス信号線202Aを選択する。アドレスデータを
受け取ったKS21A〜Ｄでは1Mバイト単位でのＣビット
を、KS31,22では4Kバイト単位での4Kバイトを各々読み
出す。結果は信号線210A〜ＤをORして信号211を生成
し、ベクトルリクエスト制御装置（VRC）２内のＣビッ
ト結果は信号211と信号線220とをORした信号線221とし
て生成される。最終的な結果はスカラリクエスト制御装
置（SRC）３内の信号線310とORされて、信号311としてS
P7へ送られる。この結果データをISKEまたはRRBE命令の
実行結果とすることにより、当該4Kバイトブロックを補
助記憶装置に書き戻すか否かが決定されるのである。

次はライト処理について説明する。リード時と同じよ
うにスカラリクエスタ30から信号301によりSSKE命令の
リクエストと、アドレスデータがVRC2,SRC3に対して送
出され、VRC2に対する信号321を“High"にして通常リク
エストを抑止する。RAMへのリードライト制御装置36,26
A〜Ｅに対してはSSKE命令であることを伝える。ここでV
P用に4Kバイト単位と1Mバイト単位の２種類のＣビット
管理テーブルを持ち、4Kバイト単位のＣビットに対する
命令でその両方のテーブルを管理していることから、整
合をとらなければならない。これは、第７図のフローチ
ャートに示すように以下の手順で行う。第１の処理では
まずアドレスデータ300がアドレスセレクタ2100A〜Ｄに
より選ばれる。そのアドレスデータによりライトしよう
としている4Kバイトを含む1Mバイト単位でのデータの書
き換えがあったかどうかを調べるため、リードライト制
御装置26A〜ＤではKS21A〜Ｄが持つ1Mバイト単位のＣビ
ットをリードする制御を行う（S71）。この処理は先に
述べたリード処理と同様の処理である。各々の結果は信
号線210A〜Ｄによって送出され、1Mバイト単位のＣビッ
トの結果としては信号211が送出されることになる。第
２の処理はリード結果により次の２つの場合に分けられ
る（S72）。1Mバイト単位のリード結果が“0"であるとK
S22A〜Ｄには何も操作をせず、KS22に対して信号線302
からのライトデータを書き込む（S73）。一方、リード
結果が“1"であった場合は、4Kバイト単位であるSSKE命
令のライトデータ302をKS22のＣビットに登録する前に
処理が必要である。すなわち1Mバイト単位のＣビットに
対応する256エントリの4Kバイト単位のＣビットに、1M
バイト単位のＣビットの結果として得られた“1"を反映
させなければならない。そのためにKS22は該256エント
リに対してデータセレクト回路2200で選択されたデータ
“1"を登録する（S74）。1Mバイト単位のＣビットが
“1"であるという情報と、SSKE命令であるという２つの
条件でANDがとられると、1Mバイト単位Ｃビットデータ
の4Kバイト単位Ｃビットデータへの反映を処理する制御
回路28が有効になる。その信号は信号線280のカウント
アップ信号となって、アドレスカウントアップ回路27に
対して256回送出される。アドレスカウントアップ回路2
7では最初は、SSKEアドレスデータを登録しようとして
いる4Kバイトを含む1Mバイトに対応する256エントリの
内の先頭エントリのアドレスに設定しておく。そして制
御回路28からのカウントアップ信号で、アドレスを変化
させながらKS22に対しアドレスデータを送出する。制御
回路28では256回の信号送出が終わると、SRC3からのデ
ータを4Kバイトキーに書き込む登録データ制御回路29に
対してトリガー信号を送出する。そしてKS22ではデータ
制御回路29からの信号線290によりデータセレクト回路2
200において、本来のSSKE命令による4Kバイト単位のＣ
ビットのデータ302が選択され、KS22にライト処理を行
うことになる（S73）。

1Mバイト単位のＣビットのリード結果が“1"の場合に
はさらに第３の処理が必要で、これは第１の処理で読み
出した1Mバイト単位のＣビットのエントリデータを“0"
に書き戻しておく処理である（S75）。というのはこの
場合、第２の処理で1Mバイト単位のＣビットデータは4K
バイト単位のＣビットテーブルの256エントリに反映さ
れているからである。

上記処理はKS21A〜Ｄがライトデータセレクタ2110A〜
Ｄを持つことで実現する。すなわち信号321が“High"で
あることにより、ライトデータは“0"を選択する。1Mバ
イト単位のＣビット情報の、4Kバイト単位のＣビットに
対する反映が終わり、信号線290が“High"になること
で、RAMへのリードライト制御装置26A〜Ｄはライト処理
であることを判断して制御信号をKS21A〜Ｄに対して送
出する。この結果、データセレクト回路2110A〜Ｄから
のデータを第１の処理でリードした時の同一アドレスに
対して書き込むのである。

以上のように4Kバイト単位のみでＣビットを管理して
いたものに、1Mバイト単位のＣビット管理を導入するこ
とにより、以下のような利点がある。まず、複数本ある
ベクトル用リクエスタ各々専用に、Ｃビット用RAMを設
けることができる。これは巨大空間を対象とするベクト
ルプログラム用の主記憶エリアに対するものであるた
め、粗い大きな単位のＣビットでよく、この為各リクエ
スタ用に設けられたＣビット用RAMも、エントリ数を抑
えることができるので各々のリクエスタ専用に設置して
も、Ｃビット用RAMの数量を抑えることができ、計算機
を作る上で現実的な実装規模のものとなる。また、ベク
トル用プログラムエリアの補助記憶装置への書き戻し
も、4Kバイトでなく1Mバイトという大きな単位で判断が
できるので、Ｃビットを調べる回数も減らすことができ
る。

第２の実施例は、第１の実施例に加えて1Mバイトの単
位で該エリアに対するＣビットを操作する命令をサポー
トするケースで、第４図を用いて示す。第４図は基本的
には第１の実施例の中で示した第３図に対して、1Mバイ
ト単位でＣビットを読み出したり、書き込んだりする操
作に必要な機能を加えたものである。主な追加機能は読
み出し時では4Kバイト単位のＣビットを1Mバイト分集計
する処理を制御する制御回路38、4Kバイト単位Ｃビット
を256回集計する際にアドレスを生成するアドレスカウ
ントアップ回路37、256回にわたるデータ読み出しの毎
回の論理和をとるデータ保持回路2800,3800がある。書
き込み時にはスカラリクエスタが出力する書き込みデー
タを混ぜ込むためにデータセレクタ2110A〜Ｅ、2200Eの
機能を拡張し、また読み出し時に使用するアドレスカウ
ントアップ回路27,37も使用する。以下、1Mバイト単位
のＣビットの読み出し、書き込み処理を示す。

読み出し処理ではまずスカラリクエスタ30がKS全体に
対するリクエスト制御装置32に対して1Mバイト分のＣビ
ットを読み出す指示を出す。これを受けてKEYリクエス
ト制御装置32は信号321を“High"にしてスタック25A〜
Ｄからのリクエストを抑止する。またこの信号321によ
りKS21A〜D,22に対するリード処理であることをKSへの
リードライト制御回路26A〜Ｅに指示する。ここで、KS2
2,31を256回読み出すために、信号322によりカウントア
ップ制御回路28,38に1Mバイト分読み出す旨の指示をす
る。これらの制御回路28,38がアドレスカウントアップ
回路27,37に指示をして1Mバイト境界内4Kバイト単位の
アドレスを256回KS31,22に出力する。この時、出力され
る毎回の4Kバイト単位のＣビットデータはそれぞれデー
タ保持回路2800,3800に入力され、論理和がとられてい
く。この結果は信号線220,221,311を伝わり、スカラプ
ロセッサ７に返される。

次に書き込み処理について説明する。VPからのリクエ
ストを抑止するための手段は読み出し処理時と同様で、
信号321によって行われる。1Mバイト単位のＣビット書
き込みデータは信号線302により各KS31,21A〜D,22に伝
えられる。これらの各データはセレクト信号線320と322
によってKSの書き込みデータとして選択される。ここで
KS22,31に書き込む時は、指定された1Mバイト境界内の
全ての4Kバイト単位のＣビットデータエントリ256個に
対して書き込みを行う必要がある。この256回の書き込
み制御を行うのが、読み出し時と同様、カウントアップ
制御回路28,38であり、アドレスカウントアップ回路27,
37である。当然ではあるがKS21A〜Ｄへの1Mバイト単位
のＣビット書き込みは１回で終了する。

以上、読み出し、書き込みに256回の処理を必要とす
る場合を説明したが、ハードウェアによるとそれぞれデ
ータをまとめて複数ビット並列に処理することにより、
処理回数は減らすことができる。よってソフトウェアに
より毎回の4Kバイト単位のＣビットの読み出しや書き込
みを処理する場合に比べ、１命令でハードウェアに指示
し、ハードウェアの並列処理の度合で高速、短時間な処
理が可能となる。

〔発明の効果〕

本発明によれば、異なる単位の複数のＣビット管理テ
ーブルを持つことにより、特に複数のリクエスタを持つ
VP専用に大容量単位の管理テーブルを持つことにより、
複数のリクエスタ各々専用にＣビット用RAMを備えて
も、RAMの数量を抑えることができる。また、VPの物量
削減に有効であり、計算機全体をコンパクトにして信号
遅延時間を短くし、性能を向上させることができる。ベ
クトルジョブの際の補助記憶装置への書き戻し判断も、
1Mバイトという大きな単位で行うことができるため、Ｃ
ビットを調べる回数、時間を大幅に削減できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の対象となるデータ処理装置の一例を示
すブロック図、第２図は本発明の一実施例を示す制御系
ブロック図、第３図は本発明の第１の実施例におけるキ
ーの読み出し・書き込み制御を示す制御系ブロック図、
第４図は本発明の第２の実施例におけるキーの読み出し
・書き込み制御を示す制御系ブロック図、第５図は本発
明におけるアドレス変換の説明図、第６図は従来のキー
の情報の持ち方を示す説明図、第７図は第３図の実施例
におけるキーの書込み制御のフローチャートである。１…記憶制御回路、２…ベクトルリクエスト制御装置、
３…スカラリクエスト制御装置、４…主記憶装置、５…
拡張記憶装置、６…入出力制御装置、７…スカラ処理装
置、８…ベクトル処理装置、31,21A〜D,22…主記憶キ
ー。

Claims

(57)【特許請求の範囲】

【請求項１】主記憶装置と、該主記憶装置に格納された
データを処理するプロセッサと、前記プロセッサの前記
主記憶装置へのアクセスを制御する複数のリクエスタ
と、前記主記憶装置のアクセス情報を格納するアクセス
情報テーブルとを備えたデータ処理装置における記憶制
御方式であって、前記アクセス情報テーブルとして、前記複数のリクエス
タに共用される、小容量単位にアクセス情報を管理する
第１のテーブルと、前記複数のリクエスタの各々に専用
に備えた大容量単位にアクセス情報を管理する複数の第
２のテーブルとを設け、論理アドレスが予め定めた一定
値未満または、ある一定の範囲のとき前記第１のテーブ
ルを更新し、一定値以上または、前記ある一定の範囲以
外の範囲のとき前記第２のテーブルを更新するようにし
たことを特徴とする記憶制御方式。
【請求項２】前記アクセス情報テーブルを参照する際、
前記第１および複数の第２のテーブルの参照結果の論理
和を取り、該論理和を参照結果として利用することを特
徴とする請求項１記載の記憶制御方式。
【請求項３】前記アクセス情報は、少なくとも主記憶装
置の当該記憶容量単位の内容が更新されたことを示す主
記憶更新情報を含むことを特徴とする請求項１記載のデ
ータ処理方式。
【請求項４】主記憶装置と、該主記憶装置に格納された
データを処理するプロセッサと、前記プロセッサの前記
主記憶装置へのアクセスを制御する複数のリクエスタ
と、前記主記憶装置のアクセス情報を格納するアクセス
情報テーブルとを備えたデータ処理装置において、前記アクセス情報テーブルとして、前記複数のリクエス
タについて共用される、小容量単位にアクセス情報を管
理する第１のテーブルと、前記複数のリクエスタの各々
に専用に備えた大容量単位にアクセス情報を管理する複
数の第２のテーブルとを設けたことを特徴とするデータ
処理装置。
【請求項５】前記第１のテーブルの参照結果と前記複数
の第２のテーブルの参照結果との論理和を取る論理和手
段を備えたことを特徴とする請求項４記載のデータ処理
装置。
【請求項６】主記憶装置と、該主記憶装置に格納された
データを処理するプロセッサと、前記主記憶装置のアク
セス情報を格納するアクセス情報テーブルとを備えたデ
ータ処理装置において、前記アクセス情報テーブルとして、前記主記憶装置の全
記憶エリアに対して第１の記憶容量単位にアクセス情報
を保持する第１のテーブルと、前記主記憶装置の全記憶
エリアに対して第２の記憶容量単位にアクセス情報を保
持する第２のテーブルを設け、かつ、前記第１および第２のテーブルの一方の内容を他方の内
容へ反映させる手段を備えたことを特徴とするデータ処
理装置。
【請求項７】論理アドレスが一定値以上か否かまたは、
ある一定の範囲か否かを判別する手段と、該判別結果に
応じて前記第１および第２のテーブルの一方を更新対象
として選択する手段とを、前記各リクエスタに対して備
えたことを特徴とする請求項４記載のデータ処理装置。
【請求項８】前記第１および第２のテーブルを操作する
命令を、操作対象単位の大きさ毎に、異なる複数の命令
として設けたことを特徴とする請求項４記載のデータ処
理装置。
【請求項９】主記憶装置と、該主記憶装置に格納された
データのリクエスタを発行する複数のリクエスタとを備
えたデータ処理装置において、大容量単位の主記憶装置アクセス情報を格納するアクセ
ス情報テーブルを前記複数のリクエスタの各々に専用に
備えると共に、小容量単位の主記憶アクセス情報テーブ
ルを前記複数のリクエスタに共通に１個備えたことを特
徴とするデータ処理装置。
【請求項１０】主記憶装置と、該主記憶装置に格納され
たデータを処理するスカラプロセッサと、前記主記憶装
置に格納されたベクトルプロセッサとを備えたデータ処
理装置において、管理単位の大きさが異なる複数のアクセス情報テーブル
を、前記スカラプロセッサ用とベクトルプロセッサ用と
にそれぞれ専用に有することを特徴とするデータ処理装
置。