JPH03127147A - 情報処理システム - Google Patents

情報処理システム

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JPH03127147A
JPH03127147A JP1265733A JP26573389A JPH03127147A JP H03127147 A JPH03127147 A JP H03127147A JP 1265733 A JP1265733 A JP 1265733A JP 26573389 A JP26573389 A JP 26573389A JP H03127147 A JPH03127147 A JP H03127147A
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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    • G06F12/0817—Cache consistency protocols using directory methods

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理システムに関し、特にキャッシュ無効
化制御方式に関する。
従来技術 従来の技術では、主記憶装置と入出力装置や演算プロセ
ッサ（メモリリクエストの要求元）とが互いに非同期の
クロックで動作する様な情報処理装置がある。かかる情
報処理装置では、メモリアクセス制御装置は、要求元と
同期して動作する第１の制御装置と、主記憶装置と同期
して動作する第２の制御装置とからなっており、要求元
から主記憶装置へアクセスする場合、第１の制御装置が
リクエストを受付けると、各要求元毎に定められたデー
タバッファにメモリアクセス情報を格納する。このリク
エストに対するリプライが返ってきて、データバッファ
内のメモリアクセス情報の一部のプロセッサ番号やりプ
ライデータ有無などのリプライ情報を、要求元の演算プ
ロセッサに送出するために、第１の制御装置内の読出ア
ドレスにより読出されるまでこれ等情報をデータバッフ
ァ内に保存している。
そして、第１の制御装置は第２の制御装置にリクエスト
を送出し、第２の制御装置はそのリクエストを受取ると
、他の要求元からのリクエストとの競合制御を行ない、
処理可能ならばデータバッファに読出アドレスを与えて
メモリアクセス情報を読出し、リクエストと共にメモリ
アクセス情報を主記憶装置に送出している。
また、第２の制御装置にメモリアクセス情報の一部のメ
モリリクエストアドレスを格納するバッファを設け、第
２の制御装置がメモリリクエストを主記憶装置に送出し
た際にそのメモリリクエストの命令の種類を判別し、そ
れがストア命令であるならば、メモリアクセス情報の一
部のメモリリクエストアドレスを主記憶装置に送出した
順番に特別に設けられたバッファに格納しておき、キャ
ッシュ無効化リクエストを第１の制御装置に対して発行
するようになっている。
キャッシュ無効化リクエストは第２の制御装置から第１
の制御装置へ送出され、第１の制御装置はそのリクエス
トを受取り、第２の制御装置内のメモリリクエストアド
レスが格納されているバッファに読出アドレスを与えて
メモリリクエストアドレスを読出し、キャッシュ機能を
有する要求元へメモリリクエストアドレスと共にキャッ
シュ無効化リクエストを送出している。
上述した従来のキャッシュ無効化制御方式では、第２の
制御装置内にキャッシュの無効化のためにメモリリクエ
ストアドレスが格納できるだけの容量を有する特別のバ
ッファを設ける必要があり、また第２の制御装置内の当
該バッファから第１の制御装置にメモリリクエストアド
レスを送出するだけの信号線を設けなければならないの
で、インタフェース間の信号線が増加すると共にハード
ウェア量が増大するという欠点がある。
発明の目的 そこで、本発明はかかる従来のものの欠点を解消すべく
なされたものであって、その目的とするところは、キャ
ッシュ無効化制御のためのストア用メモリリクエストア
ドレスを格納するバッファを特別に設ける必要がない情
報処理システムを提供することにある。
発明の溝底 本発明によれば、主記憶装置と、前記主記憶装置に対す
るメモリリクエストを発生する要求元と、この要求元と
前記主記憶装置との間に設けられ、前記要求元からのメ
モリリクエスト情報を一時格納するデータバッファと、
このデータバッファがらのメモリリクエスト情報を読出
して前記主記憶装置に対するメモリアクセスを実行制御
するメモリリクエスト制御手段と、前記メモリリクエス
ト情報に基づいて前記要求元に対するキャッシュ無効化
処理を制御するキャッシュ無効化制御手段とを含む情報
処理システムであって、前記データバッファ内のメモリ
リクエスト情報の格納アドレスを記憶するデータ読出ア
ドレスバッファと、前記データ読出しアドレスバッファ
の格納アドレスを読出してこのアドレスにより前記デー
タバッファをアクセスするデータバッファ制御手段とを
含み、このデータバッファから読出されたメモリリクエ
スト情報のうちメモリリクエストアドレスを用いて前記
要求元に対するキャッシュ無効化処理を制御するように
したことを特徴とする情報処理システムが得られる。
実施例 次に、本発明の実施例について図面を参照して説明する
。
図は本発明の一実施例のシステムブロック図である。メ
モリアクセス制御回路１は第２のクロックに同期して動
作する主記憶装置２と第１のクロックに同期して動作す
る演算プロセッサ３ａ〜３ｎ（メモリリクエストの要求
元）との間に設けられていて、第２のクロックに同期し
て動作するメモリリクエスト制御回路１３と、第１のク
ロックに同期して動作する各要求元別に設けられている
データバッファｌｌａ〜ｌｌｎと、キャッシュ無効化要
求制御回路１２とから構成されている。
各要求元別に設けられているデータバッファ１１ａ〜ｌ
ｌｎは各々２つの読出しアドレスで読出し可能なデータ
バッファである。
メモリリクエスト制御回路１３は、各要求元別に設けら
れているデータバッファ１１ａ〜ｌｌｎからメモリアク
セス情報を読出すためのデータバッファアドレスを生成
するメモリリクエスト情報読出回路１３１と、読出され
たデータを格納するリクエスト情報受付レジスタ１３２
と、リクエストの命令の種類を１１１別するリクエスト
識別回路１３３と、データバッファの読出しアドレスを
格納するデータ読出アドレスバッファ１３４と、キャッ
シュの無効化要求を行うためにキャッシュ無効化リクエ
ストを発行するキャッシュ無効化リクエスト発生回路１
３５とから構成されている。
キャッシュ無効化要求制御回路１２は、各要求元別に設
けられているデータバッファｌｌａ〜１１ｎを制御する
データバッファ制御回路１２１と、データバッファ制御
回路１２１から読出されたメモリリクエストアドレスを
格納するキャッシュ無効化データレジスタ１２２と、要
求元のキャッシュ機能の有無を判別するキャッシュ無効
化Ｉ’ｌｌ別回路１２３とから構成されている。
次に、図を参照して第１のクロックで動作する、例えば
演算プロセッサ３ａから第２のクロックで動作する主記
憶装置２に対して連続にメモリリクエストを発行した場
合の動作を説明する。
演算プロセッサ３ａから発行されたメモリリクエストは
線Ｌ３０１を介してメモリアクセス制御回路１に供給さ
れ、メモリリクエストと共に送られてきたメモリアクセ
ス情報は、メモリアクセス制御回路１の各要求元別に定
められたデータバッファ１１Ｈに格納される。
次に、メモリリクエストは第２のクロックに同期して動
作するメモリリクエスト制御回路１３に送られ、メモリ
リクエスト情報読出回路１３１て受取られる。ここで他
の演算プロセッサ３ｂ〜３ｎからのメモリリクエストと
の競合制御が行われ、処理可能ならば、そのメモリリク
エストに該当するデータバッファｌｌａからメモリアク
セス情報を読出すために、データバッファアドレスが生
成される。
メモリリクエスト情報読出回路１３１はデータバッファ
アドレスを線Ｌ１３１を介してデータバッファ１１ａへ
送出し、このデータバッファから読出されたメモリアク
セス情報は線１，１１１を介してリクエスト情報受付レ
ジスタ１３２に格納される。そして、リクエスト情報受
付レジスタ１３２に格納されたメモリアクセス情報は、
メモリリクエストとともに線Ｌ１３４を介して主記憶装
置２へ送出される。
一方、リクエスト情報受付レジスタ１３２にメモリアク
セス情報が格納されると、リクエスト識別回路１３３は
メモリリクエストの命令の種類を識別し、それがストア
命令であるならば、キャッシュ無効化リクエスト発生回
路１３５へ有効信号を送出する。キャッシュ無効化リク
エスト発生回路１３５はこの有効信号を受取り、メモリ
アクセス情報をデータバッファｌｌａから読出したとき
のデータバッファアドレスと、そのメモリリクエストに
該当するデータバッファの番号とを、主記憶装置２ヘメ
モリリクエストを送出した順にデータ読出アドレスバッ
ファ１３４に格納する。
また、この時キャッシュ無効化リクエストを線Ｌ１３５
を介してキャッシュ無効化要求制御回路１２のデータバ
ッファ制御回路１２１へ送出する。データバッファ制御
回路１２１はキャッシュ無効化リクエストを受取ると、
主記憶装置２ヘメモリアクセス情報が送出された順に格
納されているデータバッファアドレスと、そのメモリリ
クエストに該当するデータバッファの番号とをメモリリ
クエスト制御回路１３のデータ読出アドレスバッファ１
３４から読出すために読出アドレスを生成し、その読出
アドレスを線Ｌ１３９を介してデータ読出アドレスバッ
ファ１３４に与え、データバッファアドレスとデータバ
ッファ番号とを読出す。
また、データバッファ制御回路１２１はデータバッファ
番号から該当するデータバッファ１１を識別し、データ
バッファアドレスをデータバッファ１１に線Ｌ１２１を
介して与え、該当するメモリリクエストアドレスを読出
してキャッシュ無効化データレジスタ１２２に格納する
。
キャッシュ無効化リクエストはキャッシュ無効化１′す
別口路１２３に送られ、キャッシュ無効化判別回路１２
３はプロセッサのキャッシュ機能の有無を判別し、キャ
ッシュ機能を有するプロセッサにキャッシュ無効化リク
エストと共にメモリリクエストアドレスを線Ｌ１２４を
介して送出する。
発明の効果 以上述べた如く本発明によれば、メモリリクエスト情報
を格納したデータバッファからメモリリクエストアドレ
スを読出すためのデータバッファアドレスを、別に設け
たデータ読出アドレスバッファに格納しておき、キャッ
シュ無効化処理時には、このバッファ内のデータバッフ
ァアドレスを読出してこのアドレスによりデータバッフ
ァをアクセスし、キャッシュ無効化のためのメインメモ
リアドレスを読出せば良いので、当該メインメモリアド
レスを格納する特別のバッファが必要なく、よってハー
ドウェア量の削減が可能となるという゛効果がある。
【図面の簡単な説明】
図は本発明の実施例のシステムブロック図である。 主要部分の符号の説明 １・・・・・・メモリアクセス制御回路２・・・・・・
主記憶装置 ３ａ〜３ｎ・・・・・・要求元（演算プロセッサ）１１
ａ〜ｌｌｎ・・・・・・データバッファ１２・・・・・
・キャッシュ無効化要求制御回路

Claims (1)

    【特許請求の範囲】
  1. （１）主記憶装置と、前記主記憶装置に対するメモリリ
    クエストを発生する要求元と、この要求元と前記主記憶
    装置との間に設けられ、前記要求元からのメモリリクエ
    スト情報を一時格納するデータバッファと、このデータ
    バッファからのメモリリクエスト情報を読出して前記主
    記憶装置に対するメモリアクセスを実行制御するメモリ
    リクエスト制御手段と、前記メモリリクエスト情報に基
    づいて前記要求元に対するキャッシュ無効化処理を制御
    するキャッシュ無効化制御手段とを含む情報処理システ
    ムであって、前記データバッファ内のメモリリクエスト
    情報の格納アドレスを記憶するデータ読出アドレスバッ
    ファと、前記データ読出しアドレスバッファの格納アド
    レスを読出してこのアドレスにより前記データバッファ
    をアクセスするデータバッファ制御手段とを含み、この
    データバッファから読出されたメモリリクエスト情報の
    うちメモリリクエストアドレスを用いて前記要求元に対
    するキャッシュ無効化処理を制御するようにしたことを
    特徴とする情報処理システム。
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US07/595,575 US5251311A (en) 1989-10-12 1990-10-11 Method and apparatus for processing information and providing cache invalidation information

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008241098A (ja) * 2007-03-27 2008-10-09 Matsushita Electric Works Ltd 風向変更グリル

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5537574A (en) * 1990-12-14 1996-07-16 International Business Machines Corporation Sysplex shared data coherency method
US5598551A (en) * 1993-07-16 1997-01-28 Unisys Corporation Cache invalidation sequence system utilizing odd and even invalidation queues with shorter invalidation cycles
US5813028A (en) * 1993-10-12 1998-09-22 Texas Instruments Incorporated Cache read miss request invalidation prevention method
EP0735481B1 (en) * 1995-03-31 2003-05-14 Sun Microsystems, Inc. System level mechanism for invalidating data stored in the external cache of a processor in a computer system
GB2302604B (en) * 1995-06-23 2000-02-16 Advanced Risc Mach Ltd Data memory access control
JP2731761B2 (ja) * 1995-08-29 1998-03-25 甲府日本電気株式会社 ネットワーク制御装置
US8225002B2 (en) * 1999-01-22 2012-07-17 Network Disk, Inc. Data storage and data sharing in a network of heterogeneous computers
US6542983B1 (en) 1999-10-01 2003-04-01 Hitachi, Ltd. Microcomputer/floating point processor interface and method
US7266728B1 (en) 1999-10-01 2007-09-04 Stmicroelectronics Ltd. Circuit for monitoring information on an interconnect
US6615370B1 (en) 1999-10-01 2003-09-02 Hitachi, Ltd. Circuit for storing trace information
US6598177B1 (en) 1999-10-01 2003-07-22 Stmicroelectronics Ltd. Monitoring error conditions in an integrated circuit
US6546480B1 (en) 1999-10-01 2003-04-08 Hitachi, Ltd. Instructions for arithmetic operations on vectored data
US6412047B2 (en) 1999-10-01 2002-06-25 Stmicroelectronics, Inc. Coherency protocol
US6502210B1 (en) 1999-10-01 2002-12-31 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6779145B1 (en) 1999-10-01 2004-08-17 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6412043B1 (en) 1999-10-01 2002-06-25 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6557119B1 (en) 1999-10-01 2003-04-29 Stmicroelectronics Limited Microcomputer debug architecture and method
US6826191B1 (en) 1999-10-01 2004-11-30 Stmicroelectronics Ltd. Packets containing transaction attributes
US6693914B1 (en) 1999-10-01 2004-02-17 Stmicroelectronics, Inc. Arbitration mechanism for packet transmission
US6351803B2 (en) 1999-10-01 2002-02-26 Hitachi Ltd. Mechanism for power efficient processing in a pipeline processor
US6701405B1 (en) 1999-10-01 2004-03-02 Hitachi, Ltd. DMA handshake protocol
US7260745B1 (en) 1999-10-01 2007-08-21 Stmicroelectronics Ltd. Detection of information on an interconnect
US6629207B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method for loading instructions or data into a locked way of a cache memory
US6574651B1 (en) 1999-10-01 2003-06-03 Hitachi, Ltd. Method and apparatus for arithmetic operation on vectored data
US6598128B1 (en) 1999-10-01 2003-07-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6665816B1 (en) 1999-10-01 2003-12-16 Stmicroelectronics Limited Data shift register
US6449712B1 (en) 1999-10-01 2002-09-10 Hitachi, Ltd. Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions
US6460174B1 (en) 1999-10-01 2002-10-01 Stmicroelectronics, Ltd. Methods and models for use in designing an integrated circuit
US6349371B1 (en) 1999-10-01 2002-02-19 Stmicroelectronics Ltd. Circuit for storing information
US6553460B1 (en) 1999-10-01 2003-04-22 Hitachi, Ltd. Microprocessor having improved memory management unit and cache memory
US6684348B1 (en) 1999-10-01 2004-01-27 Hitachi, Ltd. Circuit for processing trace information
US6859891B2 (en) 1999-10-01 2005-02-22 Stmicroelectronics Limited Apparatus and method for shadowing processor information
US7793261B1 (en) 1999-10-01 2010-09-07 Stmicroelectronics Limited Interface for transferring debug information
US6591369B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics, Ltd. System and method for communicating with an integrated circuit
US6732307B1 (en) 1999-10-01 2004-05-04 Hitachi, Ltd. Apparatus and method for storing trace information
US6567932B2 (en) 1999-10-01 2003-05-20 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6918065B1 (en) 1999-10-01 2005-07-12 Hitachi, Ltd. Method for compressing and decompressing trace information
US6928073B2 (en) * 1999-10-01 2005-08-09 Stmicroelectronics Ltd. Integrated circuit implementing packet transmission
US6487683B1 (en) 1999-10-01 2002-11-26 Stmicroelectronics Limited Microcomputer debug architecture and method
US6820195B1 (en) 1999-10-01 2004-11-16 Hitachi, Ltd. Aligning load/store data with big/little endian determined rotation distance control
US7072817B1 (en) 1999-10-01 2006-07-04 Stmicroelectronics Ltd. Method of designing an initiator in an integrated circuit
US6772325B1 (en) * 1999-10-01 2004-08-03 Hitachi, Ltd. Processor architecture and operation for exploiting improved branch control instruction
US6629115B1 (en) 1999-10-01 2003-09-30 Hitachi, Ltd. Method and apparatus for manipulating vectored data
US6590907B1 (en) 1999-10-01 2003-07-08 Stmicroelectronics Ltd. Integrated circuit with additional ports
US6530047B1 (en) 1999-10-01 2003-03-04 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6463553B1 (en) 1999-10-01 2002-10-08 Stmicroelectronics, Ltd. Microcomputer debug architecture and method
US6457118B1 (en) 1999-10-01 2002-09-24 Hitachi Ltd Method and system for selecting and using source operands in computer system instructions
JP2001142692A (ja) * 1999-10-01 2001-05-25 Hitachi Ltd ２つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法
US6434665B1 (en) 1999-10-01 2002-08-13 Stmicroelectronics, Inc. Cache memory store buffer
US6601189B1 (en) 1999-10-01 2003-07-29 Stmicroelectronics Limited System and method for communicating with an integrated circuit
US6408381B1 (en) 1999-10-01 2002-06-18 Hitachi, Ltd. Mechanism for fast access to control space in a pipeline processor
US6298394B1 (en) 1999-10-01 2001-10-02 Stmicroelectronics, Ltd. System and method for capturing information on an interconnect in an integrated circuit
US7000078B1 (en) 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
US6633971B2 (en) 1999-10-01 2003-10-14 Hitachi, Ltd. Mechanism for forward data in a processor pipeline using a single pipefile connected to the pipeline
US6529968B1 (en) * 1999-12-21 2003-03-04 Intel Corporation DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4467411A (en) * 1981-03-06 1984-08-21 International Business Machines Corporation Scheduling device operations in a buffered peripheral subsystem
CA1187198A (en) * 1981-06-15 1985-05-14 Takashi Chiba System for controlling access to channel buffers
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
EP0189944B1 (en) * 1985-02-01 1993-05-12 Nec Corporation Cache memory circuit capable of processing a read request during transfer of a data block
US5045996A (en) * 1986-11-12 1991-09-03 Xerox Corporation Multiprocessor cache memory housekeeping
JPH0668735B2 (ja) * 1987-02-09 1994-08-31 日本電気アイシーマイコンシステム株式会社 キヤツシユメモリ−
US4851991A (en) * 1987-02-24 1989-07-25 Digital Equipment Corporation Central processor unit for digital data processing system including write buffer management mechanism
US5091845A (en) * 1987-02-24 1992-02-25 Digital Equipment Corporation System for controlling the storage of information in a cache memory
US4888681A (en) * 1987-10-19 1989-12-19 International Business Machines Corporation Space management system for data files having shared access
US5077658A (en) * 1987-10-19 1991-12-31 International Business Machines Corporation Data access system for a file access processor
US4888679A (en) * 1988-01-11 1989-12-19 Digital Equipment Corporation Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements
EP0343567A3 (en) * 1988-05-25 1991-01-09 Hitachi, Ltd. Multi-processing system and cache apparatus for use in the same
US5148536A (en) * 1988-07-25 1992-09-15 Digital Equipment Corporation Pipeline having an integral cache which processes cache misses and loads data in parallel
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
JP3338312B2 (ja) * 1996-11-05 2002-10-28 日鉱金属株式会社 銅製錬用自溶炉の炉内付着物除去方法及び装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008241098A (ja) * 2007-03-27 2008-10-09 Matsushita Electric Works Ltd 風向変更グリル

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