JP2731761B2 - ネットワーク制御装置 - Google Patents
ネットワーク制御装置Info
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- JP2731761B2 JP2731761B2 JP7220419A JP22041995A JP2731761B2 JP 2731761 B2 JP2731761 B2 JP 2731761B2 JP 7220419 A JP7220419 A JP 7220419A JP 22041995 A JP22041995 A JP 22041995A JP 2731761 B2 JP2731761 B2 JP 2731761B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
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Description
【０００１】
【発明の属する技術分野】本発明は並列処理を必要とす
る情報処理装置において、演算装置と主記憶装置を接続
するネットワーク制御装置に関する。
る情報処理装置において、演算装置と主記憶装置を接続
するネットワーク制御装置に関する。
【０００２】
【従来の技術】従来の並列処理を必要とする情報処理装
置の一例を図２に示す。本例において、ネットワーク制
御装置２００は複数の演算装置１００と主記憶装置３０
０を接続し、演算装置１００から受け取った全ての情報
Ａを主記憶装置３００に出力し、又、主記憶装置３００
から受け取った全ての情報Ｂを演算装置１００に出力す
る構成となっていた。
置の一例を図２に示す。本例において、ネットワーク制
御装置２００は複数の演算装置１００と主記憶装置３０
０を接続し、演算装置１００から受け取った全ての情報
Ａを主記憶装置３００に出力し、又、主記憶装置３００
から受け取った全ての情報Ｂを演算装置１００に出力す
る構成となっていた。
【０００３】
【発明が解決しようとする課題】この従来のネットワー
ク制御装置では、情報処理装置を構成する演算装置と主
記憶装置の構成数が少ない間は、演算装置とネットワー
ク制御装置間のインターフェース数と、ネットワーク制
御装置と主記憶装置間のインターフェース数も少なく、
物理的にシステムを構成する場合に何の問題もなかっ
た。しかしながら、演算装置と主記憶装置の構成数が多
くなると、上述の各インターフェース数が多くなり、シ
ステムを構成することが物理的に不可能になってしまう
という問題点があった。
ク制御装置では、情報処理装置を構成する演算装置と主
記憶装置の構成数が少ない間は、演算装置とネットワー
ク制御装置間のインターフェース数と、ネットワーク制
御装置と主記憶装置間のインターフェース数も少なく、
物理的にシステムを構成する場合に何の問題もなかっ
た。しかしながら、演算装置と主記憶装置の構成数が多
くなると、上述の各インターフェース数が多くなり、シ
ステムを構成することが物理的に不可能になってしまう
という問題点があった。
【０００４】
【課題を解決するための手段】本発明の装置は、複数の
演算装置と複数の主記憶装置を接続するネットワーク制
御装置において、前記演算装置から発行された主記憶装
置アクセス命令のリクエストタグ情報を保持するリクエ
ストタグ保持バッファを設け、該リクエストタグ保持バ
ッファへの書込アドレス情報をリクエストタグ情報の代
りに前記主記憶装置に出力して主記憶装置アクセス中持
ち回り、主記憶装置アクセス終了後は前記リクエストタ
グ保持バッファの読出アドレスとしてリクエストタグ保
持バッファの読み出しを行ない、読み出されたリクエス
トタグ情報を前記演算装置に出力することを特徴とす
る。
演算装置と複数の主記憶装置を接続するネットワーク制
御装置において、前記演算装置から発行された主記憶装
置アクセス命令のリクエストタグ情報を保持するリクエ
ストタグ保持バッファを設け、該リクエストタグ保持バ
ッファへの書込アドレス情報をリクエストタグ情報の代
りに前記主記憶装置に出力して主記憶装置アクセス中持
ち回り、主記憶装置アクセス終了後は前記リクエストタ
グ保持バッファの読出アドレスとしてリクエストタグ保
持バッファの読み出しを行ない、読み出されたリクエス
トタグ情報を前記演算装置に出力することを特徴とす
る。
【０００５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【０００６】図１は本発明の一実施例のネットワーク装
置の構成図である。
置の構成図である。
【０００７】図１では図面の煩雑化を回避するために、
Ｍ台の演算装置のうちの１台、Ｎ台の主記憶装置のうち
の１台のみを示している。ネットワーク装置２は、Ｍ台
の演算装置からのリクエストのうちから一つを選択し
て、Ｎ台の主記憶装置のうちのいずれか一つに出力し、
またＮ台の主記憶装置からのリプライのうちから一つを
選択して、Ｍ台の演算装置のいずれか一つに出力する。
従って、ネットワーク装置２において、出力クロスバ１
０及びリプライクロスバ２０はそれぞれ一つのみでよい
が、リクエスト受付レジスタ５，リプライリクエスト出
力レジスタ２１及び順序保証命令制御部２３はＭ式、ま
たその他の構成要素ほＮ式必要となる。しかし、上述の
理由から一式のみ図示した。
Ｍ台の演算装置のうちの１台、Ｎ台の主記憶装置のうち
の１台のみを示している。ネットワーク装置２は、Ｍ台
の演算装置からのリクエストのうちから一つを選択し
て、Ｎ台の主記憶装置のうちのいずれか一つに出力し、
またＮ台の主記憶装置からのリプライのうちから一つを
選択して、Ｍ台の演算装置のいずれか一つに出力する。
従って、ネットワーク装置２において、出力クロスバ１
０及びリプライクロスバ２０はそれぞれ一つのみでよい
が、リクエスト受付レジスタ５，リプライリクエスト出
力レジスタ２１及び順序保証命令制御部２３はＭ式、ま
たその他の構成要素ほＮ式必要となる。しかし、上述の
理由から一式のみ図示した。
【０００８】演算装置１のリクエスト出力レジスタ４か
ら出力されたリクエスト情報がネットワーク装置２のリ
クエスト受付レジスタ５に受け付けられると、出力クロ
スバ１０は他の演算装置からのリクエスト情報との競合
処理を行ない、競合処理に勝った演算装置のリクエスト
情報を出力する。
ら出力されたリクエスト情報がネットワーク装置２のリ
クエスト受付レジスタ５に受け付けられると、出力クロ
スバ１０は他の演算装置からのリクエスト情報との競合
処理を行ない、競合処理に勝った演算装置のリクエスト
情報を出力する。
【０００９】出力クロスバ１０から出力されるリクエス
ト情報は、主記憶装置３にアクセスするためのアドレス
情報と、主記憶装置３に書込データ情報と、リクエスト
内容を示すリクエストタグ情報から成っている。アドレ
ス情報とデータ情報は主記憶装置３にアクセスするため
に不可欠な要素であるため、これらの情報についてネッ
トワーク装置２と主記憶装置３間のインターフェース数
を削除することはできない。
ト情報は、主記憶装置３にアクセスするためのアドレス
情報と、主記憶装置３に書込データ情報と、リクエスト
内容を示すリクエストタグ情報から成っている。アドレ
ス情報とデータ情報は主記憶装置３にアクセスするため
に不可欠な要素であるため、これらの情報についてネッ
トワーク装置２と主記憶装置３間のインターフェース数
を削除することはできない。
【００１０】しかし、リクエストタグ情報は演算装置１
に対して命令処理の終了を指示するための情報であるの
で、読出し、書込み指令を除いてはネットワーク装置２
から主記憶装置３に出力する必要はない。ただし、主記
憶装置３からネットワーク装置２への同一リクエスト処
理終了を示すタイミング制御情報を得る必要がある。
に対して命令処理の終了を指示するための情報であるの
で、読出し、書込み指令を除いてはネットワーク装置２
から主記憶装置３に出力する必要はない。ただし、主記
憶装置３からネットワーク装置２への同一リクエスト処
理終了を示すタイミング制御情報を得る必要がある。
【００１１】そこで、データ幅の大きなリクエストタグ
情報は、ネットワーク装置２内にリクエストタグ保持バ
ッファ７を設けて、本バッファ７にリクエストタグ情報
を登録し、主記憶装置３に対してはリクエストタグ情報
のかわりに、リクエストタグ情報よりもデータ幅の小さ
なリクエストタグ保持バッファ７に対する書込アドレス
レジスタ６の出力をアドレス情報及びデータ情報ととも
に、主記憶装置出力リクエストレジスタ１１から主記憶
装置３に対して出力する。この結果、リクエストタグ情
報のデータ幅と書込アドレスレジスタ６のデータ幅の差
分のインターフェース数分だけネットワーク装置２と主
記憶装置３間のインターフェース数が削減できることに
なる。
情報は、ネットワーク装置２内にリクエストタグ保持バ
ッファ７を設けて、本バッファ７にリクエストタグ情報
を登録し、主記憶装置３に対してはリクエストタグ情報
のかわりに、リクエストタグ情報よりもデータ幅の小さ
なリクエストタグ保持バッファ７に対する書込アドレス
レジスタ６の出力をアドレス情報及びデータ情報ととも
に、主記憶装置出力リクエストレジスタ１１から主記憶
装置３に対して出力する。この結果、リクエストタグ情
報のデータ幅と書込アドレスレジスタ６のデータ幅の差
分のインターフェース数分だけネットワーク装置２と主
記憶装置３間のインターフェース数が削減できることに
なる。
【００１２】主記憶装置３内では、リクエスト受付レジ
スタ１２によってリクエスト情報を受け付けると、アド
レス情報とデータ情報に基づいて、主記憶１３へのデー
タの書き込み、又はデータの読み出しが行なわれる。主
記憶１３にアクセスしている一定時間の間、書込アドレ
スレジスタ６の保持内容の一部であるＩＤ、即ちリクエ
ストタグ保持バッファ７の書込アドレスＷＡは３つのア
クセス時間保持レジスタ１４，１５，１６によって保持
された後、ネットワーク装置２に対して返送される。こ
の時の主記憶装置３からネットワーク装置２へのインタ
ーフェース数も、リクエストタグ情報のデータ幅と、リ
クエストタグ保持バッファ７のデータ幅の差分だけ削減
される。
スタ１２によってリクエスト情報を受け付けると、アド
レス情報とデータ情報に基づいて、主記憶１３へのデー
タの書き込み、又はデータの読み出しが行なわれる。主
記憶１３にアクセスしている一定時間の間、書込アドレ
スレジスタ６の保持内容の一部であるＩＤ、即ちリクエ
ストタグ保持バッファ７の書込アドレスＷＡは３つのア
クセス時間保持レジスタ１４，１５，１６によって保持
された後、ネットワーク装置２に対して返送される。こ
の時の主記憶装置３からネットワーク装置２へのインタ
ーフェース数も、リクエストタグ情報のデータ幅と、リ
クエストタグ保持バッファ７のデータ幅の差分だけ削減
される。
【００１３】ネットワーク装置２では、主記憶装置３か
らのリクエストリプライ情報（リクエストタグ保持バッ
ファ７の書込アドレス情報）をリプライアドレス保持レ
ジスタ１７に受け付けたならば、このレジスタ７の出力
によってリクエストタグ保持バッファ７からリクエスト
タグ情報を読み出す。読み出されたリクエストタグ情報
は、リプライクロスバ２０において他の主記憶装置から
のリプライリクエストとの競合処理を行なわれ、競合処
理に勝った主記憶装置からのリプライリクエストタグ情
報がネットワーク装置２のリプライリクエスト出力レジ
スタ２１から演算装置１に出力される。
らのリクエストリプライ情報（リクエストタグ保持バッ
ファ７の書込アドレス情報）をリプライアドレス保持レ
ジスタ１７に受け付けたならば、このレジスタ７の出力
によってリクエストタグ保持バッファ７からリクエスト
タグ情報を読み出す。読み出されたリクエストタグ情報
は、リプライクロスバ２０において他の主記憶装置から
のリプライリクエストとの競合処理を行なわれ、競合処
理に勝った主記憶装置からのリプライリクエストタグ情
報がネットワーク装置２のリプライリクエスト出力レジ
スタ２１から演算装置１に出力される。
【００１４】演算装置１では、リプライリクエスト受付
レジスタ２２にリプライリクエストタグ情報を受け付け
ると、該リクエストの処理終了を確認する。
レジスタ２２にリプライリクエストタグ情報を受け付け
ると、該リクエストの処理終了を確認する。
【００１５】ところで、プロセッサ間の通信命令以外の
主記憶アクセス命令は、リクエストの発行演算装置とリ
クエストのリプライ演算装置が必ず同一である。一方、
プロセッサ間の通信命令は、リクエスト発行演算装置と
リクエストリプライ演算装置が異なっている。そこで、
リクエストタグ保持バッファ７の書込アドレス情報に、
プロセッサ間通信命令時のリプライＩＤ情報を任意の固
定値として加える。
主記憶アクセス命令は、リクエストの発行演算装置とリ
クエストのリプライ演算装置が必ず同一である。一方、
プロセッサ間の通信命令は、リクエスト発行演算装置と
リクエストリプライ演算装置が異なっている。そこで、
リクエストタグ保持バッファ７の書込アドレス情報に、
プロセッサ間通信命令時のリプライＩＤ情報を任意の固
定値として加える。
【００１６】例えば、リクエストタグ保持バッファ７が
１６ワード構成であるとすると、表１に示すように、４
ビットのリプライＩＤ情報により、リプライタグ保持バ
ッファ７の書込アドレス情報の信号に意味を持たせる。
１６ワード構成であるとすると、表１に示すように、４
ビットのリプライＩＤ情報により、リプライタグ保持バ
ッファ７の書込アドレス情報の信号に意味を持たせる。
【００１７】
【表１】
【００１８】リプライ制御部１８は、リプライアドレス
保持レジスタ１７のＩＤによりリプライリクエストの判
別を行ない、プロセッサ間通信命令（“０００１”）で
あるならばリクエストタグ保持バッファ７内には該リク
エストに関するリクエストタグ情報は存在しないので、
リプライ制御部１８で生成したリプライリクエストタグ
情報を演算装置に出力する。
保持レジスタ１７のＩＤによりリプライリクエストの判
別を行ない、プロセッサ間通信命令（“０００１”）で
あるならばリクエストタグ保持バッファ７内には該リク
エストに関するリクエストタグ情報は存在しないので、
リプライ制御部１８で生成したリプライリクエストタグ
情報を演算装置に出力する。
【００１９】また、リクエストタグ保持バッファ７の容
量は有限であるのでオーバーフローしないように制御す
る必要がある。即ち、更に大規模な情報処理装置に対応
できるように、ネットワーク装置２が多段階で構成され
ていた場合、リクエストタグ保持バッファ７を有するネ
ットワーク装置２に対しての主記憶装置３からの書き込
みアドレスのリプライ順は、該ネットワーク装置２から
主記憶装置３に出力した順番とは異なるケースも起こり
うる。
量は有限であるのでオーバーフローしないように制御す
る必要がある。即ち、更に大規模な情報処理装置に対応
できるように、ネットワーク装置２が多段階で構成され
ていた場合、リクエストタグ保持バッファ７を有するネ
ットワーク装置２に対しての主記憶装置３からの書き込
みアドレスのリプライ順は、該ネットワーク装置２から
主記憶装置３に出力した順番とは異なるケースも起こり
うる。
【００２０】よって、リクエストタグ保持バッファ７の
各ワード単位の有効ビット（主記憶装置３にリクエスト
中か否かを示す）管理を行なうために、有効ビットが歯
抜けの状態になっても制御できるように、Ｖビット制御
部９を設ける。Ｖビット制御部９はリクエストタグ保持
バッファ７のＶビットを監視し、オーボーフローする前
に、出力クロスバ１０をホールドすることにより、演算
装置１に対してリクエストの供給を抑止するように制御
する。
各ワード単位の有効ビット（主記憶装置３にリクエスト
中か否かを示す）管理を行なうために、有効ビットが歯
抜けの状態になっても制御できるように、Ｖビット制御
部９を設ける。Ｖビット制御部９はリクエストタグ保持
バッファ７のＶビットを監視し、オーボーフローする前
に、出力クロスバ１０をホールドすることにより、演算
装置１に対してリクエストの供給を抑止するように制御
する。
【００２１】また、演算装置から出力されネットワーク
装置で受け付けたリクエストが順序保証命令であった場
合には、先行する全てのリクエスト処理が終了するまで
該命令の実行を抑止する必要がある。この時、先行する
全てのリクエスト処理が終了した状態の検出は順序保証
命令制御部２３がリクエストタグ保持バッファ７のＶビ
ットが全てクリアされたタイミングを検出することで行
なう。
装置で受け付けたリクエストが順序保証命令であった場
合には、先行する全てのリクエスト処理が終了するまで
該命令の実行を抑止する必要がある。この時、先行する
全てのリクエスト処理が終了した状態の検出は順序保証
命令制御部２３がリクエストタグ保持バッファ７のＶビ
ットが全てクリアされたタイミングを検出することで行
なう。
【００２２】
【発明の効果】以上説明したような構成の採用の結果、
本発明は、ネットワーク装置と主記憶装置間のインター
フェース数を大幅に削減する効果があり、並列処理を必
要とする情報処理装置の演算装置の構成数、主記憶装置
の構成数が増加しても物理的にシステムを構成すること
が可能となる効果がある。又、リクエストタグ保持バッ
ファ部の有効リクエスト数をチェックすることにより、
演算装置から出力されて処理中であるリクエスト数を簡
単に数えることができ、ネットワークのオーバーフロー
を防ぐ効果、順序保証を必要とするリクエスト制御が容
易になるという効果もある。
本発明は、ネットワーク装置と主記憶装置間のインター
フェース数を大幅に削減する効果があり、並列処理を必
要とする情報処理装置の演算装置の構成数、主記憶装置
の構成数が増加しても物理的にシステムを構成すること
が可能となる効果がある。又、リクエストタグ保持バッ
ファ部の有効リクエスト数をチェックすることにより、
演算装置から出力されて処理中であるリクエスト数を簡
単に数えることができ、ネットワークのオーバーフロー
を防ぐ効果、順序保証を必要とするリクエスト制御が容
易になるという効果もある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来の情報処理装置のブロック図である。
１，１００ 演算装置 ２，２００ ネットワーク制御装置 ３，３００ 主記憶装置 ４ リクエスト出力レジスタ ５，１２ リクエスト受付レジスタ ６ 書込アドレスレジスタ ７ リクエストタグ保持バッファ ８ リクエストレジスタ ９ Ｖビット制御部 １０ 出力クロスバ １１ 主記憶装置出力リクエストレジスタ １３ 主記憶 １４，１５，１６ アクセス時間保持レジスタ １７ リプライアドレス保持レジスタ １８ リプライ制御部 １９ セレクタ ２０ リプライクロスバ ２１ リプライリクエスト出力レジスタ ２２ リプライリクエスト受付レジスタ ２３ 順序保証命令制御部。
Claims (4)
- 【請求項１】 複数の演算装置と複数の主記憶装置を接
続するネットワーク制御装置において、 前記演算装置から発行された主記憶装置アクセス命令の
リクエストタグ情報を保持するリクエストタグ保持バッ
ファを設け、 該リクエストタグ保持バッファへの書込アドレス情報を
リクエストタグ情報の代りに前記主記憶装置に出力して
主記憶装置アクセス中持ち回り、主記憶装置アクセス終
了後は前記リクエストタグ保持バッファの読出アドレス
としてリクエストタグ保持バッファの読み出しを行な
い、読み出されたリクエストタグ情報を前記演算装置に
出力することを特徴とするネットワーク制御装置。 - 【請求項２】 前記書込アドレス情報のうちの一つを前
記演算装置間の通信リクエストに対するものとするよう
予め定めておき、前記主記憶装置から戻されたときに、
該書込アドレス情報を認識すると前記リクエストタグ保
持バッファの読み出しをせずに該書込アドレス情報をリ
クエストタグ情報として演算装置に出力するよう制御す
るリプライ制御部を付加したことを特徴とする請求項１
記載のネットワーク制御装置。 - 【請求項３】 前記リクエストタグ保持バッファに登録
されているリクエストのうち、前記主記憶装置に出力さ
れ、未だ戻されていないものを表示するための有効ビッ
トを前記リクエストタグ情報対応に設け、 該有効ビットを監視することにより、前記リクエストタ
グ保持バッファがオーバーフローしないように制御する
Ｖビット制御部を付加したことを特徴とする請求項１記
載のネットワーク制御装置。 - 【請求項４】 前記演算装置から主記憶装置へのアクセ
ス順を保証する順序保証命令をネットワーク装置が受け
付けたならば、前記リクエストタグ保持バッファに登録
されている先行命令の処理が全て終了するのを待ってか
ら該順序保証命令を実行するように制御する順序保証命
令制御部を設けたことを特徴とする請求項１記載のネッ
トワーク制御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220419A JP2731761B2 (ja) | 1995-08-29 | 1995-08-29 | ネットワーク制御装置 |
| CA002184153A CA2184153C (en) | 1995-08-29 | 1996-08-26 | Control device for controlling a connection between an arithmetic processor and a main memory unit |
| AU64318/96A AU700476B2 (en) | 1995-08-29 | 1996-08-28 | Control device for controlling a connection between an arithmetic processor and a main memory unit |
| US08/697,563 US5761730A (en) | 1995-08-29 | 1996-08-28 | Control device for controlling a connection between an arithmetic processor and a main memory unit |
| DE69628707T DE69628707T2 (de) | 1995-08-29 | 1996-08-29 | Steuereinrichtung zum Steuern einer Verbindung zwischen einem arithmetischen Prozessor und einem Hauptspeicher |
| EP96113865A EP0762293B1 (en) | 1995-08-29 | 1996-08-29 | Control device for controlling a connection between an arithmetic processor and a main memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7220419A JP2731761B2 (ja) | 1995-08-29 | 1995-08-29 | ネットワーク制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0962633A JPH0962633A (ja) | 1997-03-07 |
| JP2731761B2 true JP2731761B2 (ja) | 1998-03-25 |
Family
ID=16750820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7220419A Expired - Fee Related JP2731761B2 (ja) | 1995-08-29 | 1995-08-29 | ネットワーク制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5761730A (ja) |
| EP (1) | EP0762293B1 (ja) |
| JP (1) | JP2731761B2 (ja) |
| AU (1) | AU700476B2 (ja) |
| CA (1) | CA2184153C (ja) |
| DE (1) | DE69628707T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4076744B2 (ja) | 2001-07-31 | 2008-04-16 | ユニ・チャーム株式会社 | パンツ型の使い捨て着用物品 |
| US8109915B2 (en) | 2002-08-30 | 2012-02-07 | Uni-Charm Corporation | Pull-on disposable wearing article |
| JP4116845B2 (ja) | 2002-08-30 | 2008-07-09 | ユニ・チャーム株式会社 | パンツ型の使い捨て着用物品 |
| JP4249993B2 (ja) | 2003-01-30 | 2009-04-08 | ユニ・チャーム株式会社 | パンツ型の使い捨て着用物品 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1221464A (en) * | 1983-12-26 | 1987-05-05 | Hidehiko Nishida | Data processor system having improved data throughput of multiprocessor system |
| US4802125A (en) * | 1986-11-21 | 1989-01-31 | Nec Corporation | Memory access control apparatus |
| FR2625342B1 (fr) * | 1987-12-24 | 1995-04-21 | Nippon Electric Co | Dispositif permettant de traiter simultanement les demandes de transfert produites par l'unite centrale de traitement, l'unite de traitement arithmetique et l'unite de traitement d'entree-sortie d'un ordinateur de grande puissance |
| AU614044B2 (en) * | 1988-03-25 | 1991-08-15 | Nec Corporation | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| JPH0719211B2 (ja) * | 1988-10-08 | 1995-03-06 | 日本電気株式会社 | クロック制御方式 |
| FR2644260B1 (fr) * | 1989-03-08 | 1993-10-29 | Nec Corp | Dispositif de commande d'acces en memoire pouvant proceder a une commande simple |
| JPH0666056B2 (ja) * | 1989-10-12 | 1994-08-24 | 甲府日本電気株式会社 | 情報処理システム |
| US5165038A (en) * | 1989-12-29 | 1992-11-17 | Supercomputer Systems Limited Partnership | Global registers for a multiprocessor system |
| CA2057446C (en) * | 1991-04-04 | 1998-02-17 | Brian Neil Baker | Shared memory access and data structure access control |
-
1995
- 1995-08-29 JP JP7220419A patent/JP2731761B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-26 CA CA002184153A patent/CA2184153C/en not_active Expired - Fee Related
- 1996-08-28 US US08/697,563 patent/US5761730A/en not_active Expired - Fee Related
- 1996-08-28 AU AU64318/96A patent/AU700476B2/en not_active Ceased
- 1996-08-29 EP EP96113865A patent/EP0762293B1/en not_active Expired - Lifetime
- 1996-08-29 DE DE69628707T patent/DE69628707T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CA2184153C (en) | 2001-11-27 |
| EP0762293B1 (en) | 2003-06-18 |
| AU700476B2 (en) | 1999-01-07 |
| AU6431896A (en) | 1997-03-06 |
| JPH0962633A (ja) | 1997-03-07 |
| EP0762293A3 (en) | 1997-07-02 |
| US5761730A (en) | 1998-06-02 |
| DE69628707T2 (de) | 2004-01-15 |
| DE69628707D1 (de) | 2003-07-24 |
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