JPH06161873A - 主記憶に対する複数のアクセスポイントのハングアップ処理方式 - Google Patents

Abstract

(57)【要約】 【目的】 ハングアップ処理方式に関し、ハードウエア
の削減とハングアップ検出効率向上を目的とする。 【構成】 データ処理装置において、予め決められたポ
ートに受け付けられたアクセス要求である場合には、ア
クセス要求の保持をハングアップとして検出することを
禁止し、かつ、ハングアップ検出回路（７１〜７５）に
共通に単一の計時手段（７６）を設けるように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は主記憶に対する複数のア
クセスポイントのハングアップ処理方式に関し、特に主
記憶に対するアクセス要求を効率良く処理するためのハ
ングアップ処理方式に関する。

【０００２】

【従来の技術】従来のデータ処理装置においては、主記
憶に対するアクセスポイントとなるポート間に優先順位
が予め決められているため、高い優先順位を持つポート
に対してアクセス要求があった場合は、必ずそのポート
のアクセス要求が優先して処理される。したがって、高
い優先順位を持つポートのアクセス要求が連続して発生
した場合、他の優先順位の低いポートのアクセス要求
は、高い要求順位を持つポートのアクセス要求が途切れ
るまで長期間にわたってポートに保持されるということ
が起こる。

【０００３】図７は従来のデータ処理装置の一例を示す
ブロック図である。同図において、このデータ処理装置
は、アクセス要求源としてベクトル処理部１１およびス
カラ処理部１２を用い、各アクセス要求源１１，１２に
対応してプライオリティ決定回路３のポート２１〜２
４，２５があり、バンク０〜３１の３２バンクにインタ
リーブされた主記憶６に対し、図の横方向４バンクを１
組としてアクセス処理部４より８本のアクセスバス５１
〜５８を張り、同時に８バンクに対してアクセス出来る
構成となっている。ポート間の優先順位は２５＞２１〜
２４と設定されている。

【０００４】プライオリティ決定回路３ではポート間の
優先順位，ポート間のアクセスバスの競合，および主記
憶のビジー状況等に基づいて、アクセス処理すべきポー
トのアクセス要求を決定する。ここでポート間のアクセ
スバスの競合とは各ポートにあるアクセス要求が使用す
るアクセスバスの競合であり、競合があった場合には、
ポート間優先順位の高いポートのアクセス要求が優先的
に処理される。また主記憶６のビジー状況はインタリー
ブされたバンク毎に監視しており、あるバンクに対して
アクセスがあるとバンクが一定期間ビジーとなり、その
バンクに対する他のアクセス要求は禁止される。

【０００５】ベクトル処理部１１またはスカラ処理部１
２から発信されるアクセス要求には以下のブロックアク
セス、シングルアクセス、およびランダムアクセスがあ
る。またベクトル処理部１１からのアクセス要求は１バ
ンクへのアクセスを１単位とし、一連のアクセスとして
常に１以上の単位（たとえば２５６単位）が連続して発
信される。

【０００６】 ブロックアクセス（読み出し・書き込み） ベクトル処理部１１またはスカラ処理部１２よりそれぞ
れ対応する一つのポートに発信され、主記憶６の縦１列
８バンク（例えば、バンク０〜７）に対して同時に読み
出し、又は書き込みを行う。したがって、１回のブロッ
クアクセスでアクセスバス５１〜５８の８本を同時に使
用するので、８本のバス中の一本でもビジーであったり
他のバスと競合していて同時に使用できない場合は、こ
のブロックアクセスは発信できない。このアクセス要求
は、例えば、ベクトル処理部１１からはプライオリティ
決定回路３のポート２１に、スカラ処理部１２からはポ
ート２５に発信される。ベクトル処理部１１からの一連
のアクセスは８単位が同時に処理されることになる。

【０００７】 シングルアクセス（読み出し，書き込み） ベクトル処理部１１またはスカラ処理部１２より発信さ
れる。主記憶６の任意の１バンクに対して読み出し、又
は書き込みを行う。１回のシングルアクセスではアクセ
スバスは１本だけ使用する。このアクセス要求も、ベク
トル処理部１１からはプライオリティ決定回路のポート
２１に、スカラ処理部１２からはポート２５に発信され
る。

【０００８】 ランダムアクセス（読み出し，書き込み） ベクトル処理部１１からのみ発信される。プライオリテ
ィ決定回路のポート２１〜２４に対してシングルアクセ
スが同時に発信される。１回のランダムアクセスで最大
４バンクに対して同時に書き込み、又は読み出しを行
う。アクセスバスも最大４本使用する。これは一連の連
続しない主記憶領域へのアクセスであって、最初はポー
ト２１〜２４に対し同時にアクセス要求があり、以後空
いたポートに次々とアクセス要求が発信されることにな
る。プライオリティ決定回路では２１→２２→２３→２
１…の順序を保証しながらアクセス要求を処理する。つ
まり、そのポート間の競合やビジー等で発信できないア
クセス要求がある場合は、順序的にそのアクセス要求よ
りも後方に位置するポートへのアクセス要求は発信が禁
止される。

【０００９】上記データ処理装置において、例えば、優
先順位の高いポート２５に発信されるアクセス要求が同
一バンクに対する連続するシングルアクセスである場
合、そのバンクは常にポート２５のアクセス要求のみに
使用されることになり、他ポートからそのバンクへのア
クセスは、ポート２５のアクセス要求が他バンクに移る
かアクセス要求が途切れるまで、事実上不可能となる。

【００１０】一例として、次の処理を考える。 １０ ベクトル・ストア ２０ ＣＰＵのストア ３０ ベクトルストア終了していない。ＴＨＥＮ，ＧＯ
ＴＯ ２０ ４０ Ｘ… … 上記処理において、「２０ＣＰＵのストア」の処理は
「１０ ベクトル・ストア」の処理速度より速いので、
「１０ ベクトル・ストア」の実行終了前にステップ２
０が終了し、ステップ３０に移る。すると、ステップ３
０の条件により、ステップ２０および３０を繰り返して
いる間は、「１０ ベクトル・ストア」の処理はいつま
でたっても終了しないことになる。これをハングアップ
と称する。

【００１１】このようなハングアップを検出するため
に、従来は各ポート毎に計時手段を設け、それぞれのポ
ートにアクセス要求が保持されている時間を計測し、一
定時間以上アクセス要求が保持されている場合には、こ
れをハングアップとして検出するか、アクセス要求の優
先順位が高くなるように変更する方式が知られている
（特開平２−５８１４９号公報参照）。

【００１２】

【発明が解決しようとする課題】ポートに計時手段を設
けない場合は、高い優先順位を持つポートへのアクセス
要求の中止の条件が、低い優先順位を持つポートへのア
クセス要求の処理終了であるようなプログラムが記述可
能である場合、低い優先順位を持つポートのアクセス要
求が全く処理されず、高い優先順位を持つポートへのア
クセスが途切れることなく処理されることが起こり、結
果的に低い優先順位を持つポートへのアクセスはハング
アップしてしまうという問題点がある。

【００１３】また、各ポート毎に計時手段を設ける上記
従来例のシステムにおいては、ポート毎に計時手段が必
要なので、ポートが増えるにつれて計時手段の数も多く
なり、ハードウエアの増大を招くという問題がある。ま
た、アクセス要求の内容によっては、ハングアップでな
くても上記一定時間以上アクセス要求がポートに保持さ
れるものもあるが、計時手段により一定時間以上経過し
た場合を全てハングアップとして検出すると、ハングア
ップとして検出すべきではないアクセス要求もハングア
ップとして検出されてしまうという問題もある。

【００１４】本発明の目的は、上記従来技術における問
題に鑑み、全てのポートに共通に単一の計時手段を設け
るという構想に基づき、ハードウエアを削減したハング
アップ処理方式を提供することにある。本発明の他の目
的は、ハングアップとして検出すべきではないアクセス
要求はハングアップとして検出しないようにするように
するハングアップ処理方式を提供することにある。

【００１５】

【課題を解決するための手段】図１は本発明によるデー
タ処理装置の原理ブロック図である。同図において、１
１，１２は複数のアクセス要求源、６は複数バンクにイ
ンタリーブされた主記憶、２１〜２５はアクセス要求源
１１，１２から主記憶６へのアクセス要求を受け付ける
複数のポート、７１〜７５はポートの各々に保持されて
いるアクセス要求が一定時間以上保持された場合にアク
セス要求をハングアップとして検出するハングアップ検
出回路、９はハングアップ検出回路７１〜７５の出力と
ポート２１〜２５の出力とを受けてハングアップを検出
したポートからアクセス要求が主記憶６に発信されるま
で、他のポートからのアクセス要求の発信を禁止するハ
ングアップ処理回路、３はアクセス要求の優先順位を決
定するプライオリティ決定回路、４はプライオリティ決
定回路３の決定した優先順位に従ってポート２１〜２５
に保持されているアクセス要求を主記憶６へ発信するア
クセス処理部である。

【００１６】本発明の一態様によれば、アクセス要求が
所定のポートに保持された場合、該アクセス要求の保持
をハングアップとして検出することを禁止する手段をハ
ングアップ検出回路７１〜７５に設けた。ハングアップ
検出回路７１〜７５はポートの各々に対応して設けられ
ている。プライオリティ決定回路３は、各ポートのアク
セス要求の内容と、ポート間の競合と、予め決められた
ポート間の優先順位と、主記憶６のバンク毎のビジー状
況とから優先順位を決定する。

【００１７】本発明の他の態様によれば、ハングアップ
検出回路７１〜７５に共通に単一の計時手段７６を設
け、それにより全てのポートで同一のタイミングでハン
グアップを検出する。ハングアップ検出回路７１〜７５
の各々は、対応するポートにアクセス要求があるかどう
かを示すポートバリッド信号と、該ポートにあるアクセ
ス要求が次タイミングで主記憶６に発信されたかどうか
をを示すポートリリース信号とを入力とし、ポートバリ
ッド信号とポートリリース信号とを計時手段７６からの
一定周期の信号によりトリガする。

【００１８】ハングアップ処理回路９は、ハングアップ
検出回路７１がハングアップを検出したポートが一つの
場合は、そのポートのアクセス要求にのみプライオリテ
ィを与えて、これが発信されるまで他ポートのアクセス
要求の発信を抑止し、またハングアップを検出したポー
トが二つ以上であった場合は、予め決められた優先順位
に従い一ポートずつ同様の処理を行うことによって、プ
ライオリティ決定回路におけるハングアップを回避す
る。

【００１９】ハングアップ処理回路９は、特定の複数ポ
ート間でアクセス要求処理に順序保証が必要な場合に、
前記ハングアップ検出回路７１〜７５が複数ポートのう
ち少なくとも一つのポートのハングアップを検出する
と、複数ポートの全てからのアクセス要求を主記憶６に
発信可能な状態におくことで、順序保証を可能とする。
ハングアップ処理回路９は、ハングアップ検出回路７１
〜７５によるハングアップ検出後、その時同時に検出し
た一ないし複数のポートのハングアップが全て解決する
までの間、全ポートのハングアップの検出を抑止する。

【００２０】

【作用】本発明の一態様によれば、計時手段は全ポート
に対して共通に一つだけ設けたので、ハードウエアが削
減される。本発明の他の態様によれば、所定のポートに
保持されているアクセス要求は、たとえ一定時間以上保
持されていても、ハングアップとして取り扱われない。

【００２１】他の目的および特徴は図面を参照して説明
する以下の実施例の記載からより明らかになる。

【００２２】

【実施例】以下、図１〜図６により実施例について説明
する。図７の従来例のデータ処理装置に対して、次の回
路を追加したものが図１である。 ハングアップ検出回路７１〜７５ ハングアップ検出信号８１〜８５ ハングアップ処理回路９ １）まず、ハングアップ検出回路７１〜７５について説
明する。

【００２３】ハングアップ検出回路７１〜７５の各々
は、各ポート毎にポートにアクセス要求が保持されてい
る時間を計測し、それが一定時間を越えた場合にハング
アップを検出したとして、ハングアップ検出信号を
“１”とする。アクセス要求が保持されている時間を各
ポート毎に計時するには、各ポート毎にカウンタを設け
て計時するのが簡単であるが、ポート数が増えるとカウ
ンタの物量が問題となるので、図１の回路では計時する
ためのカウンタ７６を一つだけ設け、これを全てのポー
トで共用する。

【００２４】図２は本発明の一実施例によるハングアッ
プ検出回路７１の回路図である。他のハングアップ検出
回路７２〜７５も同様の構成となっている。図２におい
て、カウンタ７６の出力は、カウンタで直接ポート２１
に保持されている時間を計測するものではなく、カウン
タのキャリアをハングアップ予測フラグ用のラッチ回路
２０３およびハングアップ検出フラグ用のラッチ回路２
０５のセットのためのトリガに用いる。図２における各
信号の意味は次の通りである。

【００２５】ポートバリッド ポートにアクセス要求があることを示す信号 ポートリリース ポートにあるアクセス要求が次タイミングで主記憶に発
信されることを示す信号 トリガ カウンタのキャリアアップ信号 図２の回路の動作を説明をする。最初はハングアップ予
測フラグ用ラッチ回路２０３，ハングアップ検出フラグ
用ラッチ回路２０５とも“０”にリセットされていると
する。今トリガが“１”になったタイミングで対応する
ポート２１にアクセス要求があり（ポートバリッドが
“１”）、かつそれが次のタイミングで発信されない
（ポートリリースが“０”）と、ポートリリースはイン
バータ２０１で“１”に反転し、ＡＮＤゲート２０２の
３つの入力（トリガ、ポートバリッド、ポートリリース
の反転信号）が全て“１”になって、ハングアップ予測
フラグ用ラッチ回路２０３の出力が“１”にセットされ
る。次にトリガが“１”になるまでの間（カウンタの計
時数Ｎτとする）にアクセス要求が発信されれば（ポー
トリリースが“１”になれば）、予測フラグ用ラッチ回
路２０３はリセットされる。予測フラグ用ラッチ回路２
０３がリセットされないまま、トリガが“１”になる
と、今度は検出フラグ用ラッチ回路２０５がセットされ
る。この後、ハングアップ処理により、ポート２１に保
持されていたアクセス要求が主記憶に発信されると（ポ
ートリリースが“１”になると）予測フラグ用ラッチ回
路２０３，検出フラグ用ラッチ回路２０５ともリセット
される。この回路により、ポート２１にアクセス要求が
保持されている時間がＮτを越えるとハングアップが検
出されることがあり、２Ｎτ以上であれば必ずハングア
ップを検出する。また、この回路ではハングアップの検
出が短期間で連続して起こることはなく。最小Ｎτ間隔
で起こるのでアクセス処理全体に占めるハングアップ処
理の割合は比較的低く抑えられる。

【００２６】図３は本発明の他の実施例によるハングア
ップ検出回路の回路図である。図２に示したハングアッ
プ検出回路を各ポートに対応して設ける場合において
は、ベクトル処理部１１からブロックアクセス要求とラ
ンダムアクセス要求が同時に発信されることがある。例
えば先行して一連の長いブロックアクセス要求がある時
に、このブロックアクセス要求は、ポート２１に対して
連続して発信される。続くランダムアクセスはポート２
１〜２４を利用するわけだが、ポート２２〜２４はブロ
ックアクセスには使用されないので、アクセス要求を発
信可能であり、ベクトル処理部１１はアクセス要求を発
信してくる。ところが順序保証のためポート２１に最初
のアクセス要求単位が来ないうちは、ポート２２〜２４
のアクセス要求は主記憶６に発信できないため、ポート
２２〜２４で長時間保持される可能性がある。しかし、
このポート２２〜２４における長時間のアクセス要求の
保持をハングアップとして処理するわけにいかないの
で、ポート２１に対して先行するブロックアクセス要求
が発信された場合には、ポート２２〜２４のハングアッ
プ検出を抑止するようにする。実際にはポート２２〜２
４に対応するハングアップ検出回路では図３のように、
ポート２１が先行するブロックアクセスである時、
“１”になるような信号（ポート２１ブロック）を用い
て、ハングアップ予測フラグ２０３のセット信号を抑止
する。即ち、インバータ３０１によりポート２１ブロッ
クの“１”を反転してＡＮＤゲート３０２に入力するこ
とにより、ＡＮＤゲート３０２の出力は“０”に固定さ
れたままであり、したがって、ハングアップ予測フラグ
用ラッチ回路２０３は“１”にセットされない。

【００２７】２）次にハングアップ処理回路について説
明する。図４は本発明の一実施例によるハングアップ処
理回路の回路図である。ハングアップ処理回路では、ハ
ングアップ検出をうけて、概ね次のような処理を行うこ
とでハングアップを解消する。 ハングアップを検出したのが１ポートの場合 ハングアップを検出したポート以外のポートからのアク
セス要求の主記憶６への発信が禁止される。この状態は
ハングアップを検出したポートのアクセス要求が主記憶
６に発信されて、ハングアップ検出フラグがリセットさ
れるまで続く。

【００２８】例えば、ハングアップ検出信号８１のみが
“１”になると、ハングアップ検出信号８５は“０”な
のでインバータ４０４で“１”に反転されてＡＮＤゲー
ト４０８に入力され、ハングアップ検出信号８１の
“１”はＡＮＤゲート４０８、ＯＲゲート４１２を通過
する。ＡＮＤゲート４２２の入力４１７にはポート２１
バリッドの“１”が入力されているので、ハングアップ
検出信号８１はＡＮＤゲート４２２からプライオリティ
処理回路３（図１参照）に出力される。他のポートのハ
ングアップ検出信号８２〜８５はすべて“０”なのでＡ
ＮＤゲート４０９〜４１１及び４２６の出力は“０”で
ある。

【００２９】 ハングアップを検出したのが複数ポートの場合 ハングアップを検出したポートのうち、最も優先順位の
高いポートから順にと同様の処理を行う。即ち、ＡＮ
Ｄゲート４２６からハングアップ検出信号８５が出力さ
れて、ポート２５に関してハングアップの解消が終了す
ると、ハングアップ検出信号８５は“０”になり、これ
がインバータ４０４により“１”に反転されてＡＮＤゲ
ート４０８をイネーブルにし、ハングアップ検出信号８
１はＡＮＤゲート４０８及びＯＲゲート４１２を通過す
る。ＡＮＤゲート４２２はポート２１バリッド４１７に
よりイネーブルになっているので、ＡＮＤゲート４２２
を介してハングアップ検出信号８１がプライオリティ処
理回路３に出力される。ついで、ポート２１のハングア
ップが解消すると、ハングアップ検出信号８１が“０”
になり、これがＯＲゲート４０５を介してＡＮＤゲート
４０９をイネーブルにし、それによりハングアップ検出
信号８２がＡＮＤゲート４０９、ＯＲゲート４１３、及
びＡＮＤゲート４２３を通過する。ついで、ポート２２
のハングアップが解消すると、ハングアップ検出信号８
２が“０”になり、これがＯＲゲート４０６を介してＡ
ＮＤゲート４１０をイネーブルにし、それによりハング
アップ検出信号８３がＡＮＤゲート４１０、ＯＲゲート
４１４、及びＡＮＤゲート４２４を通過し、プライオリ
ティ処理回路３に送られる。ついで、ポート２３のハン
グアップが解消すると、ハングアップ検出信号８３が
“０”になり、それにより上記と同様にハングアップ検
出信号４がＡＮＤゲート４１０、４２４を通過し、プラ
イオリティ処理回路３に送られる。このように、ハング
アップを検出したポートのうち、最も優先順位の高いポ
ートから順にと同様の処理を行う。ハングアップ検出
フラグがリセットされると、次優先順位のポートへ処理
を移行する。このように全てのハングアップ検出フラグ
がリセットされるまで処理を続ける。尚、ハングアップ
検出信号８１〜８５は全てＮＯＲゲート４３２に入力さ
れており、それにより、ハングアップ検出信号８１〜８
５が全て“０”の場合はＮＯＲゲート４３２から“１”
が出力され、ＯＲゲート４１２〜４１６を通ってイネー
ブルポート２１〜２５を全て“１”にすることにより、
ハングアップが検出されない場合は、ポート２１〜２５
におけるアクセス要求有無がプライオリティ回路３に直
接通知されるようにしてある。

【００３０】ここで、ベクトル処理部１１からのランダ
ムアクセスのようにポート間での順序保証が必要なアク
セス要求において、ポート２１〜２４の全てについてハ
ングアップが検出された場合は問題ないが、ポート２１
〜２４の一部についてハングアップが検出された場合に
は、上記のような処理をするとアクセス順序が保証さ
れないことが起こる。そこで、このような場合にはポー
ト２１〜２４を個別に処理することをせず、ハングアッ
プが検出されないポートについてもハングアップを検出
したと見なすように処理を行うことで、アクセス順序が
保証されるようにする。

【００３１】図５はこのことを考慮した本発明の他の実
施例によるハングアップ処理回路である。図５の処理回
路では、ポート２１とポート２５に対しては図２に示し
たハングアップ検出回路が用いられ、ポート２２〜２４
に対しては図３に示したハングアップ検出回路が用いら
れる。即ち、ランダムアクセスではポート２１〜２４が
利用され、ブロックアクセスがポート２１に与えられた
場合はポート２２〜２４のハングアップ検出は抑止され
る。

【００３２】図５における各種信号の意味は以下の通り
である。 ハングアップ検出信号８１〜８５ それぞれポート２１〜２５のハングアップ検出フラグの
出力 ポート２１ランダム ポート２１のアクセス要求がランダムアクセスであると
き“１”になる信号 ポート２１〜２５バリッド ポート２１〜２５にアクセス要求があるとき“１”にな
る信号 ポート２１ランダムという信号はポート２１ブロックの
反転信号である。ここでは説明を単純にするためにアク
セスにはブロックアクセスとランダムアクセスの２種類
と仮定する。従ってポート２１ブロックが“１”のとき
は、ポート２１ランダムは“０”である。

【００３３】ポート２１ランダムが“１”の場合、ハン
グアップ検出信号８１〜８４のいずれか１つでも“１”
の場合、全てのイネーブルポート２１〜２４が“１”に
なり、且つ、ポート２５とポート２１〜２４との間には
優先順位が存在する。即ち、ハングアップ検出信号８５
が“１”になるとＯＲゲート５３９及びＡＮＤゲート５
３７を介してこれがプライオリティ回路３に出力され、
ついでハングアップ検出信号８５が“０”になると、イ
ンバータ５１０を介してＡＮＤゲート５１１〜５１８に
“１”が入力される。

【００３４】この状態で、例えばハングアップ検出信号
８１が“１”で他の信号８２〜８４が“０”になると、
ＡＮＤゲート５１１、ＯＲゲート５１９、及びＡＮＤゲ
ート５３３を介して信号８１はプライオリティ回路３に
出力される。これと同時に、信号８１はＡＮＤゲート５
０１、ＯＲゲート５０３、ＡＮＤゲート５１４、ＯＲゲ
ート５２０及びＡＮＤゲート５３４を介してプライオリ
ティ回路３にハングアップ検出信号８２として出力され
る。ＡＮＤゲート５１４の入力にはハングアップ検出信
号８２の“０”が反転されて入力されているので、ＡＮ
Ｄゲート５１４はイネーブルとなっている。

【００３５】同様に、他のＡＮＤゲート５３５、５３６
からもハングアップ検出信号の“１”が出力される。ハ
ングアップ検出信号８２のみが“１”になり、他のハン
グアップ検出信号が“０”の場合も、ＡＮＤゲート５３
３〜５３６の全てからハングアップ検出信号の“１”が
出力される。

【００３６】ポート２１ランダムが“０”の場合は、ポ
ート２１ブロックが“１”であり、従って図３に示した
ハングアップ検出回路はハングアップ検出が抑止されて
いる。従って、ハングアップ検出信号８２〜８４は
“０”である。ポート２１ランダムが“０”てあること
から、ＡＮＤゲート５０１の出力は“０”であり、ハン
グアップ検出信号８３及び８４も“０”なのでＯＲゲー
ト５０３、５０４、及び５０５の出力も“０”である。
従ってＡＮＤゲート５１２〜５１８はディスエーブルと
なる。この結果、ハングアップ検出信号８５がＡＮＤゲ
ート５３７から出力された後に信号８５が“０”になる
と、ハングアップ検出信号８１がＡＮＤゲート５１１，
ＯＲゲート５１９及びＡＮＤゲート５３３を通過してプ
ライオリティ回路３に出力されるだけであり、ハングア
ップ検出信号８２〜８４はＡＮＤゲート５３４〜５３６
から出力されない。

【００３７】５２３〜５２７に示されるイネーブルポー
ト２１〜２５はそれぞれポート２１〜２５からのアクセ
ス要求発信を許可する信号で、ポートバリッド信号とア
ンドをとることでネイーブルポート信号が“１”の時の
み、プライオリティ決定回路にはアクセス要求がポート
にあるように見えるので、アクセス要求が発信出来る。
尚、図５においても、ハングアップ検出信号８１〜８５
は全てＮＯＲゲート５３８に入力されており、それによ
り、ハングアップ検出信号８１〜８５が全て“０”の場
合はＮＯＲゲート５３８から“１”が出力され、ＯＲゲ
ート５１９〜５３９を通ってイネーブルポート２１〜２
５を全て“１”にすることにより、ハングアップが検出
されない場合は、ポート２１〜２５におけるアクセス要
求有無がプライオリティ回路３に直接通知されるように
してある。

【００３８】図４の回路ではハングアップ処理がポート
の優先順位にしたがって処理されていくので、ハングア
ップ処理中に、より優先順位の高いポートでハングアッ
プを検出すると正常に処理が終了しない。したがって、
ハングアップ解消処理中にはハングアップを検出しない
工夫が必要である。図６はハングアップ解消処理中には
ハングアップを検出しないようにした本発明の他の実施
例によるハングアップ検出禁止回路の回路図である。同
図において、ハングアップ処理中かどうかを、ＮＯＲ回
路６０１により全ハングアップ検出信号８１〜８５のオ
アで検出し、何れかのハングアップ検出信号が“１”の
場合はＡＮＤゲート６０２にてカウンタのキャリアップ
信号（トリガ）を抑止する。こＡＮＤゲート６０２の出
力を図２または図３のハングアップ検出回路の入力の一
つであるトリガとして与えるＲＪ Ｕより、ハングアッ
プ検出信号の一つでも“１”の場合はＡＮＤゲート２０
４がディスイネーブルとなるようにしておく。

【００３９】

【発明の効果】以上の説明から明らかなように、本発明
により、特定のポートにおけるアクセス要求の保持は一
定時間が経過してもハングアップとして検出しないよう
にしたので、ハングアップとして検出すべきではないア
クセス要求を適切に保持し続けることができる。

【００４０】また、全ポートに共通に計時手段を設けた
ので、ポートが増大しても、計時手段の増大によるハー
ドウエアの増大を招くことがない。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例によるハングアップ検出回路
の回路図である。

【図３】本発明の他の実施例によるハングアップ検出回
路の回路図である。

【図４】本発明の一実施例によるハングアップ処理回路
の回路図である。

【図５】本発明の他の実施例によるハングアップ処理回
路の回路図である。

【図６】本発明の実施例によるハングアップ検出禁止回
路の回路図である。

【図７】従来のデータ処理装置を示すブロック図であ
る。

【符号の説明】

３…プライオリティ決定回路 ４…アクセス処理部 ６…主記憶 １１…ベクトル処理部 １２…スカラ処理部 ２１〜２５…ポート ７１〜７５…ハングアップ検出回路 ７６…カウンタ ８１〜８５…ハングアップ検出信号 ２０３…ハングアップ予測フラグラッチ回路 ２０５…ハングアップ検出フラグラッチ回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のアクセス要求源（１１，１２）
   と、 複数バンクにインタリーブされた主記憶（６）と、 該アクセス要求源（１１，１２）から該主記憶（６）へ
   のアクセス要求を受け付ける複数のポート（２１〜２
   ５）と、 該ポートの各々に対応して設けられ、対応するポートに
   保持されているアクセス要求が一定時間以上保持された
   場合に該アクセス要求をハングアップとして検出するハ
   ングアップ検出回路（７１〜７５）と、 該ハングアップ検出回路（７１〜７５）の出力と該ポー
   ト（２１〜２５）の出力とを受けてハングアップを検出
   したポートからアクセス要求が該主記憶（６）に発信さ
   れるまで、他のポートからのアクセス要求の発信を禁止
   するハングアップ処理回路（９）と、 該アクセス要求の優先順位を決定するプライオリティ決
   定回路（３）と、 該プライオリティ決定回路（３）の決定した優先順位に
   従って前記ポート（２１〜２５）に保持されているアク
   セス要求を該主記憶（６）へ発信するアクセス処理部
   （４）と、 該ハングアップ検出回路（７１〜７５）に共通に設けた
   単一の計時手段（７６）とを具備し、 該計時手段（７６）の出力により全てのポートで同一の
   タイミングでハングアップを検出することを特徴とする
   主記憶に対する複数のアクセスポイントのハングアップ
   処理方式。
2. 【請求項２】 該ハングアップ検出回路（７１〜７５）
   の各々は、対応するポートにアクセス要求があるかどう
   かを示すポートバリッド信号を該計時手段（７６）から
   の一定周期の信号をトリガとしてセットし、該ポートに
   あるアクセス要求が次タイミングで該主記憶（６）に発
   信されたかどうかを示すポートリリース信号によりリセ
   ットする第１のハングアップラッチ手段（２０３）を具
   備することを特徴とする請求項１記載のハングアップ処
   理方式。
3. 【請求項３】 該ハングアップ検出回路（７１〜７５）
   の各々は、該第１のハングアップラッチ手段（２０３）
   の出力を該計時手段（７６）からの一定周期の信号をト
   リガとしてセットし、該ポートリリース信号によりリセ
   ットする第２のハングアップラッチ手段（２０５）を具
   備することを特徴とする請求項２記載のハングアップ処
   理方式。
4. 【請求項４】 該ハングアップ検出回路（７１〜７５）
   の少なくとも一つは、該アクセス要求が予め定めたポー
   トに保持された場合、該少なくとも一つのハングアップ
   検出回路に対応するポートに対するアクセス要求の保持
   をハングアップとして検出することを禁止する手段（３
   ０１）を具備することを特徴とする請求項３記載のハン
   グアップ処理方式。
5. 【請求項５】 該ハングアップ処理回路（９）は、該ハ
   ングアップ検出回路（７１〜７５）がハングアップを検
   出したポートが一つの場合は、そのポートのアクセス要
   求にのみプライオリティを与えて、これが発信されるま
   で他ポートのアクセス要求の発信を抑止し、またハング
   アップを検出したポートが二つ以上であった場合は、予
   め決められた優先順位に従い一ポートずつ同様の処理を
   行うことによって、プライオリティ決定回路におけるハ
   ングアップを回避することを特徴とする請求項１から３
   のいずれかに記載のハングアップ処理方式。
6. 【請求項６】 該ハングアップ処理回路（９）は、特定
   の複数ポート間でアクセス要求処理に順序保証が必要な
   場合に、該ハングアップ検出回路（７１〜７５）が該複
   数ポートのうち少なくとも一つのポートのハングアップ
   を検出すると、該複数ポートの全てからのアクセス要求
   を該主記憶（６）に発信可能な状態におくことで、順序
   保証を可能とすることを特徴とする請求項５記載のハン
   グアップ処理方式。
7. 【請求項７】 前記ハングアップ処理回路（９）は、前
   記ハングアップ検出回路（７１〜７５）によるハングア
   ップ検出後、その時同時に検出した一ないし複数のポー
   トのハングアップが全て解決するまでの間、全ポートの
   ハングアップの検出を抑止する手段（６０１，６０２）
   を具備することを特徴とする請求項１から６の何れかに
   記載のハングアップ処理方式。
8. 【請求項８】 前記プライオリティ決定回路（３）は、
   各ポートのアクセス要求の内容と、ポート間の競合と、
   予め決められたポート間の優先順位と、前記主記憶のバ
   ンク毎のビジー状況とから前記優先順位を決定すること
   を特徴とする請求項１から７の何れかに記載のハングア
   ップ処理方式。