JPH01303543A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH01303543A JPH01303543A JP63133954A JP13395488A JPH01303543A JP H01303543 A JPH01303543 A JP H01303543A JP 63133954 A JP63133954 A JP 63133954A JP 13395488 A JP13395488 A JP 13395488A JP H01303543 A JPH01303543 A JP H01303543A
- Authority
- JP
- Japan
- Prior art keywords
- access
- throughput
- conflict
- source
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract 2
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 3
- TXWRERCHRDBNLG-UHFFFAOYSA-N cubane Chemical compound C12C3C4C1C1C4C3C12 TXWRERCHRDBNLG-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 241000271559 Dromaiidae Species 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概要]
主記憶装置に対する複数の処理装置からの連続ブロック
アクセスによるアクセスを行うデータ処理システムのメ
モリアクセス制御方式に関し、スループットの異なる複
数のアクセス源による連続ブロックアクセスにおいて競
合が発生しても、高いスループットのアクセス源のスル
ープットを低下しないように制御するメモリアクセス制
御方式を提供することを目的とし、 複数のアクセス源が主記憶装置に対し連続ブロックアク
セスによりアクセスを行うデータ処理システムのメモリ
アクセス制御方式において、スループットが低いアクセ
ス源により発信された連続ブロックアクセスがスループ
ットの高いアクセス源により発信された連続ブロックア
クセスと競合することを検出する競合検出手段と、競合
検出手段により競合が検出されると前記スループットの
低いアクセス源によるアクセス要求を禁止する優先選択
手段とを設け、前記優先選択手段はスループットが低い
アクセス源からのアクセス要求を禁止し、スループット
の高いアクセス要求回路アクセス要求を優先して主記憶
装置に発信するよう選択制御するよう構成する。
アクセスによるアクセスを行うデータ処理システムのメ
モリアクセス制御方式に関し、スループットの異なる複
数のアクセス源による連続ブロックアクセスにおいて競
合が発生しても、高いスループットのアクセス源のスル
ープットを低下しないように制御するメモリアクセス制
御方式を提供することを目的とし、 複数のアクセス源が主記憶装置に対し連続ブロックアク
セスによりアクセスを行うデータ処理システムのメモリ
アクセス制御方式において、スループットが低いアクセ
ス源により発信された連続ブロックアクセスがスループ
ットの高いアクセス源により発信された連続ブロックア
クセスと競合することを検出する競合検出手段と、競合
検出手段により競合が検出されると前記スループットの
低いアクセス源によるアクセス要求を禁止する優先選択
手段とを設け、前記優先選択手段はスループットが低い
アクセス源からのアクセス要求を禁止し、スループット
の高いアクセス要求回路アクセス要求を優先して主記憶
装置に発信するよう選択制御するよう構成する。
[産業上の利用分野]
本発明は主記憶装置に対する複数の処理装置からの連続
ブロックアク[スによるアクセスを行うデータ処理シス
テムのメモリアクセス制御方式に関する。
ブロックアク[スによるアクセスを行うデータ処理シス
テムのメモリアクセス制御方式に関する。
近年の情報処理システムの扱うデータの大規模化にとも
ない、記憶装置に対する大容量のアクセスが増加してい
る。またベクトルユニット、拡張記憶装置等の主記憶装
置へのアクセス源も増加する傾向にある。このような事
情により、記憶装置に対してアドレスが連続した長い区
間をアクセスする要求が高まってきた。以下の説明で、
「連続ブロックアクセス」という用語を用いるが、その
意味はアドレスが連続した所定の領域を複数のブロック
に分割して順次アクセスすることを表し、その定常的な
スループットを連続アクセスのスループットと呼ぶ。
ない、記憶装置に対する大容量のアクセスが増加してい
る。またベクトルユニット、拡張記憶装置等の主記憶装
置へのアクセス源も増加する傾向にある。このような事
情により、記憶装置に対してアドレスが連続した長い区
間をアクセスする要求が高まってきた。以下の説明で、
「連続ブロックアクセス」という用語を用いるが、その
意味はアドレスが連続した所定の領域を複数のブロック
に分割して順次アクセスすることを表し、その定常的な
スループットを連続アクセスのスループットと呼ぶ。
ところで、スループットの低いアクセス源(処理装置)
から主記憶装置に対し連続ブロックアクセスを行ってい
る時に、スループットの高い処理・装置が主記憶装置に
対して連続ブロックアクセスによるアクセスを起こすと
、画処理装置のアクセスが同じアドレスで競合する可能
性が高くなる。
から主記憶装置に対し連続ブロックアクセスを行ってい
る時に、スループットの高い処理・装置が主記憶装置に
対して連続ブロックアクセスによるアクセスを起こすと
、画処理装置のアクセスが同じアドレスで競合する可能
性が高くなる。
その場合、スループットの高い処理装置は、先行する処
理装置によるアクセスが終了するのを待ってアクセスす
ることになり、処理効率が悪くなるため、その改善が望
まれている。
理装置によるアクセスが終了するのを待ってアクセスす
ることになり、処理効率が悪くなるため、その改善が望
まれている。
[従来の技術]
第6図にシステム構成図を示す。主記憶装置MSUを制
御する記憶制御装置[McUには複数のアクセス源が接
続され、各アクセス源からのアクセス要求に対し、主記
憶装置へのアクセスを許可するかどうか等の各種の制御
を行う、アクセス源として、図に例が示されるように、
入出力処理装置(IOP)、スカラーユニット(SU)
、ベクトルユニッ) (VU) 、拡張記憶装置(E
S U)に接続する拡張記憶制御装置(EMU)等があ
る。
御する記憶制御装置[McUには複数のアクセス源が接
続され、各アクセス源からのアクセス要求に対し、主記
憶装置へのアクセスを許可するかどうか等の各種の制御
を行う、アクセス源として、図に例が示されるように、
入出力処理装置(IOP)、スカラーユニット(SU)
、ベクトルユニッ) (VU) 、拡張記憶装置(E
S U)に接続する拡張記憶制御装置(EMU)等があ
る。
主記憶装置は、Nウェイインターリーブの構成をとって
おり、■異なるウェイは同時に複数のアクセス源からア
クセスでき、■同一ウエイは同時に一つのアクセス源か
らしかアクセスすることができないから、他のものは待
たなければならない、という性質をもっている。ここで
アドレスρ連続した所定の領域を複数分割してアクセス
することを連続ブロックアクセス、その定常的なスルー
プノドを連続アクセスのスループットと呼ぶ。 アクセ
ス源にはベクトルユニットのように高いスループットの
処理装置と拡張記憶装置のように低いスループントの処
理装置があり、両アクセス源による連続ブロックアクセ
スの競合が発生する例を第7図A、およびB、に示し、
図の縦軸はアドレスを表し、横軸は時間を表す。
おり、■異なるウェイは同時に複数のアクセス源からア
クセスでき、■同一ウエイは同時に一つのアクセス源か
らしかアクセスすることができないから、他のものは待
たなければならない、という性質をもっている。ここで
アドレスρ連続した所定の領域を複数分割してアクセス
することを連続ブロックアクセス、その定常的なスルー
プノドを連続アクセスのスループットと呼ぶ。 アクセ
ス源にはベクトルユニットのように高いスループットの
処理装置と拡張記憶装置のように低いスループントの処
理装置があり、両アクセス源による連続ブロックアクセ
スの競合が発生する例を第7図A、およびB、に示し、
図の縦軸はアドレスを表し、横軸は時間を表す。
第7図のA、は、連続ブロックアクセスが、スループッ
トの低いアクセス源(イ)と高いアクセスB(ロ)によ
り、時間間隔をおかずに発生する場合を示す、この例で
は、アクセスa(イ)がアドレスP以降をアクセスして
いる時にアクセス源(ロ)から同じアドレスを含むブロ
ックアクセスをしようとしたが、斜線で示すアドレスで
競合が発生したので、αで示す時間だけ遅れてアクセス
a<口)がアクセスを開始することを示す。
トの低いアクセス源(イ)と高いアクセスB(ロ)によ
り、時間間隔をおかずに発生する場合を示す、この例で
は、アクセスa(イ)がアドレスP以降をアクセスして
いる時にアクセス源(ロ)から同じアドレスを含むブロ
ックアクセスをしようとしたが、斜線で示すアドレスで
競合が発生したので、αで示す時間だけ遅れてアクセス
a<口)がアクセスを開始することを示す。
第7図B、の場合は、2つの上記と同様なスループット
が低いアクセス源(イ)とスループットが高いアクセス
源(ロ)が時間間隔をおいて主記憶装置にアクセスする
場合を示す、この場合、アクセス21!(ロ)の連続ブ
ロックアクセスは常にアクセスa(イ)の後を追従する
ので、アクセス源(イ)の連続ブロックアクセスを追い
越すことができない。
が低いアクセス源(イ)とスループットが高いアクセス
源(ロ)が時間間隔をおいて主記憶装置にアクセスする
場合を示す、この場合、アクセス21!(ロ)の連続ブ
ロックアクセスは常にアクセスa(イ)の後を追従する
ので、アクセス源(イ)の連続ブロックアクセスを追い
越すことができない。
[発明が解決しようとする課題]
上記のように従来の技術によれば、スループットの高い
アクセス源からの連続ブロックアクセスが、スループッ
トの低いアクセス源の連続ブロックアクセスを追い越す
ことができないため、高いスループットのアクセス源の
スループットが本来の能力以下に低下するという現象が
生じるという問題があった。従来は長い連続ブロックア
クセスが比較的少なかったため、そのための対策がとら
れていなかったが、今後はそのようなアクセスが増大す
ることが予想されその解決が必要である。
アクセス源からの連続ブロックアクセスが、スループッ
トの低いアクセス源の連続ブロックアクセスを追い越す
ことができないため、高いスループットのアクセス源の
スループットが本来の能力以下に低下するという現象が
生じるという問題があった。従来は長い連続ブロックア
クセスが比較的少なかったため、そのための対策がとら
れていなかったが、今後はそのようなアクセスが増大す
ることが予想されその解決が必要である。
本発明は、スループットの異なる複数のアクセス源によ
る連続ブロックアクセスにおいて競合が発生しても、高
いスループットのアクセス源のスループットを低下しな
いように制御するメモリアクセス制御方式を提供するこ
とを目的とする。
る連続ブロックアクセスにおいて競合が発生しても、高
いスループットのアクセス源のスループットを低下しな
いように制御するメモリアクセス制御方式を提供するこ
とを目的とする。
[課題を解決するための手段]
第1図(a)に本発明の基本構成図を示す。
図において、1は高スループツトの処理装置であるアク
セス源A、2,3はそれぞれ低スループットの処理装置
であるアクセスts、C,4は競合検出手段、5は優先
選択手段、6〜Bはアクセス要求バッファ、9は選択部
、10はNウェイインターリーブ主記憶装置を表す。
セス源A、2,3はそれぞれ低スループットの処理装置
であるアクセスts、C,4は競合検出手段、5は優先
選択手段、6〜Bはアクセス要求バッファ、9は選択部
、10はNウェイインターリーブ主記憶装置を表す。
本発明は、アクセス源からのアクセス要求について競合
検出手段により競合があるかどうか判別し、競合が検出
されると、優先選択手段により低スループットのアクセ
ス源からのアクセスを禁止し、高スループツトのアクセ
ス源からのアクセスを優先して選択するものである。
検出手段により競合があるかどうか判別し、競合が検出
されると、優先選択手段により低スループットのアクセ
ス源からのアクセスを禁止し、高スループツトのアクセ
ス源からのアクセスを優先して選択するものである。
[作用]
第1図(blに示す本発明の作用説明図を参照しながら
第1図(atの基本構成の作用を説明する。
第1図(atの基本構成の作用を説明する。
各アクセス源A−Cからアクセス要求は要求バッファ6
〜8にセットされ、選択部9に出力を発生するとともに
競合検出手段4に入力される。競合検出手段4はアクセ
ス要求に含まれるアドレス情報を元に競合が発生してい
るかどうかを判別する。
〜8にセットされ、選択部9に出力を発生するとともに
競合検出手段4に入力される。競合検出手段4はアクセ
ス要求に含まれるアドレス情報を元に競合が発生してい
るかどうかを判別する。
第1図(blのアクセスHBによる連続ブロックアクセ
スとアクセス源Aによる連続ブロックアクセスが競合状
態になると、競合検出手段4により競合検出出力を発生
する。その出力は優先選択手段5に供給され、優先選択
手段5ではその出力を受けて競合が発生している時は低
いスループ7トのアクセス源Bからのアクセス要求を禁
止しく点線で示す)、高いスループットのアクセス源A
のアクセス要求を選択する制御信号を発生する。
スとアクセス源Aによる連続ブロックアクセスが競合状
態になると、競合検出手段4により競合検出出力を発生
する。その出力は優先選択手段5に供給され、優先選択
手段5ではその出力を受けて競合が発生している時は低
いスループ7トのアクセス源Bからのアクセス要求を禁
止しく点線で示す)、高いスループットのアクセス源A
のアクセス要求を選択する制御信号を発生する。
その制御信号により選択部9が選択動作して高いスルー
プットのアクセス要求を主記憶装置10に発信する。ア
クセスflAが競合するアドレスに対するアクセスを終
了すると、競合状態が無くなるので、アクセス源Bによ
るアクセスが待機時間βの後に再開され、以後はそれぞ
れの処理能力に応じて順次アクセスが行われる。
プットのアクセス要求を主記憶装置10に発信する。ア
クセスflAが競合するアドレスに対するアクセスを終
了すると、競合状態が無くなるので、アクセス源Bによ
るアクセスが待機時間βの後に再開され、以後はそれぞ
れの処理能力に応じて順次アクセスが行われる。
なお、競合を検出する際に使用する「アドレス」は、ウ
ェイ単位のアドレスを用い、同じウェイの同一アドレス
の場合を競合として検出する。
ェイ単位のアドレスを用い、同じウェイの同一アドレス
の場合を競合として検出する。
[実施例]
本発明の実施例として実施例1乃至実施例3の構成図を
第2図乃至第4図に示し、優先選択回路の論理構成を第
5図に示す。
第2図乃至第4図に示し、優先選択回路の論理構成を第
5図に示す。
初めに第2図に示す実施例1の構成を説明すると、図の
20.21は低スループットの処理装置1、処理装置2
.22.23は高スループ7)の処理装置3.処理袋W
4.24はアクセス源チェック回路、25はビジーチェ
ック回路、26は優先選択回路、27は選択回路、28
は主記憶装置(Nウェイインターリーブ)を表す。
20.21は低スループットの処理装置1、処理装置2
.22.23は高スループ7)の処理装置3.処理袋W
4.24はアクセス源チェック回路、25はビジーチェ
ック回路、26は優先選択回路、27は選択回路、28
は主記憶装置(Nウェイインターリーブ)を表す。
各処理装置1〜4からのアクセス要求は夫々キューバッ
ファ201,211,221,231を介してアクセス
ボート202.212,222゜232にセットされる
。それらのポートの出力の内、低スループットの処理装
置1.2からのアクセス要求が選択された場合、アクセ
ス源チェック回路24では、その中に備えるアクセス源
記憶テーブル(図示せず)にアクセス源識別子を設定し
く例えば、低スループットの処理装置に対応して設けら
れたフリップフロップ回路の記憶素子をセットする)、
その識別子はアクセス終了と同時に削除される。これに
より、あるアドレスをアクセス中である装置が、どの低
スループットの処理装置であるかを検出することかで゛
きる。
ファ201,211,221,231を介してアクセス
ボート202.212,222゜232にセットされる
。それらのポートの出力の内、低スループットの処理装
置1.2からのアクセス要求が選択された場合、アクセ
ス源チェック回路24では、その中に備えるアクセス源
記憶テーブル(図示せず)にアクセス源識別子を設定し
く例えば、低スループットの処理装置に対応して設けら
れたフリップフロップ回路の記憶素子をセットする)、
その識別子はアクセス終了と同時に削除される。これに
より、あるアドレスをアクセス中である装置が、どの低
スループットの処理装置であるかを検出することかで゛
きる。
一方、ビジーチェック回路25にはアクセス源である処
理装置が現在どのウェイについてアクセスを実行してい
るかをウェイ毎に登録した記憶部が含まれており、新た
にアクセス要求が発生すると、その要求されたウェイが
使用中(登録済)かどうかをこのビジーチェック回路2
5においてチェックする。
理装置が現在どのウェイについてアクセスを実行してい
るかをウェイ毎に登録した記憶部が含まれており、新た
にアクセス要求が発生すると、その要求されたウェイが
使用中(登録済)かどうかをこのビジーチェック回路2
5においてチェックする。
いま低スループットの処理装置1からのアクセス要求が
実行されていて、アクセス源チェック回路24のアクセ
ス源記憶テーブル(図示せず)に識別子が設定され、ビ
ジーチェック回路25の対応するウェイの位置に先行す
るアクセスが登録されている時に、高スループツトの処
理装置3からアクセス要求が発生したものとする。
実行されていて、アクセス源チェック回路24のアクセ
ス源記憶テーブル(図示せず)に識別子が設定され、ビ
ジーチェック回路25の対応するウェイの位置に先行す
るアクセスが登録されている時に、高スループツトの処
理装置3からアクセス要求が発生したものとする。
この場合、ビジーチェック回路25により当該アクセス
要求が使用するウェイがビジーであるかどうかを表す出
力を発生する。その出力はBUSY1〜BUSY4とな
って優先選択回路26に供給される。一方、高スループ
ツトの処理装置の場合は、アクセス源チェック回路24
が低スループットの処理装置との競合のきチエ”/りを
行い、その結果像スループットの処理装置1がアクセス
中であることがわかると、連続ブロックアクセスの競合
を表すConflict3 (アクセス要求を発した
処理袋W3と競合する低スループットの処理装置がある
ことを表す)の信号を一定周期βΦ間だけ発生する。
要求が使用するウェイがビジーであるかどうかを表す出
力を発生する。その出力はBUSY1〜BUSY4とな
って優先選択回路26に供給される。一方、高スループ
ツトの処理装置の場合は、アクセス源チェック回路24
が低スループットの処理装置との競合のきチエ”/りを
行い、その結果像スループットの処理装置1がアクセス
中であることがわかると、連続ブロックアクセスの競合
を表すConflict3 (アクセス要求を発した
処理袋W3と競合する低スループットの処理装置がある
ことを表す)の信号を一定周期βΦ間だけ発生する。
これらの入力信号と、その他の条件を満たすとアクセス
が有効であることを示すValidl〜4の信号が入力
されて優先選択回路26において論理演算を行い、最終
的に採用するアクセス要求を決定するGo、1〜GO1
4を出力1ろ。ここでConflict3信号がH4g
hになるため、低スループットアクセス源はβの間禁止
されることになる。
が有効であることを示すValidl〜4の信号が入力
されて優先選択回路26において論理演算を行い、最終
的に採用するアクセス要求を決定するGo、1〜GO1
4を出力1ろ。ここでConflict3信号がH4g
hになるため、低スループットアクセス源はβの間禁止
されることになる。
一方、高スループツト処理装置3は、処理装置1がアク
セス中であるためビジーチェックにより、Go、3信号
は出力されない。しかし処理装置1のアクセスが終了す
ると、次回からは低スループット処理装置が禁止されて
いるhめ追い抜いてアクセスすることが可能となる。
セス中であるためビジーチェックにより、Go、3信号
は出力されない。しかし処理装置1のアクセスが終了す
ると、次回からは低スループット処理装置が禁止されて
いるhめ追い抜いてアクセスすることが可能となる。
優先選択回路26の論理構成を第5図に示し、出力GO
11〜GO04はそれぞれ処理装置1乃至処理装置4の
アクセスポートの出力を選択する制御信号を表す。また
、この図の中で、()内に示すConflict信号は
第2図のアクセス源チェック回路24の出力を意味する
。
11〜GO04はそれぞれ処理装置1乃至処理装置4の
アクセスポートの出力を選択する制御信号を表す。また
、この図の中で、()内に示すConflict信号は
第2図のアクセス源チェック回路24の出力を意味する
。
次に第3図に示す実施例2の構成を説明する。
第3図の符号20〜23および25〜28は第2図の同
番号の回路または装置であり、その説明を省略する。第
2図の構成と異なる点は、アクセス源チェック回路を用
いないで、キューバッファ221.231に接続したキ
ューポインタ検出回路30を設けた点である。
番号の回路または装置であり、その説明を省略する。第
2図の構成と異なる点は、アクセス源チェック回路を用
いないで、キューバッファ221.231に接続したキ
ューポインタ検出回路30を設けた点である。
キューバソファ221.231は高スループツトの処理
装置3.4からのアクセス要求を蓄えるFIFO(ファ
ースト・イン・ファースト・アウト)式のバッファを使
用し、連続ブロックアクセスの競合が起きればこれらの
高スループツトの処理装置3 (または4)のスループ
ットが低下するためそれに対応してキューバッファ内に
蓄積するアクセス要求の個数が増大する。
装置3.4からのアクセス要求を蓄えるFIFO(ファ
ースト・イン・ファースト・アウト)式のバッファを使
用し、連続ブロックアクセスの競合が起きればこれらの
高スループツトの処理装置3 (または4)のスループ
ットが低下するためそれに対応してキューバッファ内に
蓄積するアクセス要求の個数が増大する。
キューポインタ検出回路30はキューバソファ221.
231に蓄積されたアクセス要求キューの個数を検知し
、所定個数であることを検出すると、連続ブロックアク
セスの競合を表す出力、Inhi、3(処理装置3に対
応)、Inhi、4(処理装置4に対応)信号出力を発
生し優先選択回路26に供給する。
231に蓄積されたアクセス要求キューの個数を検知し
、所定個数であることを検出すると、連続ブロックアク
セスの競合を表す出力、Inhi、3(処理装置3に対
応)、Inhi、4(処理装置4に対応)信号出力を発
生し優先選択回路26に供給する。
優先選択回路26は実施例1と同様の第5図に示されて
いる論理構成である。但し、競合を表す信号としては上
記のInhi、3.4を使用する。
いる論理構成である。但し、競合を表す信号としては上
記のInhi、3.4を使用する。
次に第4図に示す実施例3の構成を説明する。
第4Mの符号20〜23および25〜28は第2図の同
番号の回路または装置でありその説明を省略する。この
実施例3において実施例1と異なる構成は、40.41
の時間カウンタ、42.43のカウンタ、44.45の
出力回路を設けた点である。
番号の回路または装置でありその説明を省略する。この
実施例3において実施例1と異なる構成は、40.41
の時間カウンタ、42.43のカウンタ、44.45の
出力回路を設けた点である。
この実施例3は連続ブロックアクセス競合が起こった場
合、スループットの高い方のアクセスが比較的長時間待
つことが複数回発生するという性質を利用したものであ
る。
合、スループットの高い方のアクセスが比較的長時間待
つことが複数回発生するという性質を利用したものであ
る。
すなわち、処理装置3の場合について説明すると、優先
選択回路26からの高いスループットの処理装置のアク
セス要求を選択する信号であるGO,3信号出力(“1
”信号)が発生した後に(Go、3信号出力が“0°に
なった時)、時間カウンタ40が時間カウントを開始し
、所定時間内にGO93信号出力じ1”)が発生しない
と、時間カウンタ40からカウンタ42に出力を発生す
る0時間カウンタ40からの出力が予め設定した回数発
生すると、カウンタ42から出力が発生して出力回路4
4から連続ブロックアクセス競合が発生したことを表す
信号In、hi、3が出力され、優先選択回路26に供
給される。処理装置4については時間カウンタ41が優
先選択信号GO04について同様に待ち時間を監視する
。なお、カウンタ42.43は数え初めて十分な時間が
経過するとリセットするものとする(一定時間内におけ
るスループットの低下を検出すればよい)。
選択回路26からの高いスループットの処理装置のアク
セス要求を選択する信号であるGO,3信号出力(“1
”信号)が発生した後に(Go、3信号出力が“0°に
なった時)、時間カウンタ40が時間カウントを開始し
、所定時間内にGO93信号出力じ1”)が発生しない
と、時間カウンタ40からカウンタ42に出力を発生す
る0時間カウンタ40からの出力が予め設定した回数発
生すると、カウンタ42から出力が発生して出力回路4
4から連続ブロックアクセス競合が発生したことを表す
信号In、hi、3が出力され、優先選択回路26に供
給される。処理装置4については時間カウンタ41が優
先選択信号GO04について同様に待ち時間を監視する
。なお、カウンタ42.43は数え初めて十分な時間が
経過するとリセットするものとする(一定時間内におけ
るスループットの低下を検出すればよい)。
[発明の効果]
本発明によれば、主記憶装置に複数のスループットの異
なるアクセス源からアクセスするデータ処理システムに
おいて連続ブロックアクセス競合によるスループットの
低下を防止することができる。
なるアクセス源からアクセスするデータ処理システムに
おいて連続ブロックアクセス競合によるスループットの
低下を防止することができる。
第1図(alは本発明の基本構成図、第1図(′b)は
本発明の作用説明図、第2図は実施例1の構成図、第3
図は実施例2の構成図、第4図は実施例3の構成図、第
5図は優先選択回路の論理構成を示す図、第6図はシス
テム構成図、第7図は従来の連続ブロックアクセスの競
合が発生する例を示す図である。 第1図ial中、 1:高スループツトのアクセス源A 2.3:低スループットのアクセス源B、 C4:競
合検出手段 5:優先選択手段 6〜8:アクセス要求バッファ 9:選択部
本発明の作用説明図、第2図は実施例1の構成図、第3
図は実施例2の構成図、第4図は実施例3の構成図、第
5図は優先選択回路の論理構成を示す図、第6図はシス
テム構成図、第7図は従来の連続ブロックアクセスの競
合が発生する例を示す図である。 第1図ial中、 1:高スループツトのアクセス源A 2.3:低スループットのアクセス源B、 C4:競
合検出手段 5:優先選択手段 6〜8:アクセス要求バッファ 9:選択部
Claims (1)
- 【特許請求の範囲】 1〕複数のアクセス源(1〜3)が主記憶装置(10)
に対し連続ブロックアクセスによりアクセスを行うデー
タ処理システムのメモリアクセス制御方式において、 スループットが低いアクセス源(2、3)により発信さ
れた連続ブロックアクセスがスループットの高いアクセ
ス源(1)により発信された連続ブロックアクセスと競
合することを検出する競合検出手段(4)と、 競合検出手段(4)により競合が検出されると前記スル
ープットの低いアクセス源によるアクセス要求を禁止す
る優先選択手段(5)とを設け、前記優先選択手段(5
)はスループットが低いアクセス源からのアクセス要求
を禁止し、スループットの高いアクセス源からのアクセ
ス要求を優先して主記憶装置に発信するよう選択制御す
ることを特徴とするメモリアクセス制御方式。 2〕前記競合検出手段は、メモリの各ウェイのビジー状
態をチェックするビジーチェック回路(25)と、スル
ープットの低いアクセス源からのアクセス要求に応じて
該処理装置の識別番号を保持しスループットの高い処理
装置からのアクセス要求がビジーである時、識別番号が
チェックされるアクセス源チェック回路(24)とを備
え、 前記優先選択手段はアクセス源チェック回路(24)か
らの識別情報とビジーチェック回路(25)の出力に基
づいて選択を行うことを特徴とする請求項1に記載のメ
モリアクセス制御方式。 3〕前記競合検出手段は、メモリの各ウェイのビジー状
態をチェックするビジーチェック回路(25)とアクセ
ススループットの高い処理装置からのアクセス要求キュ
ーの個数が所定数に達すると出力を発生するキューポイ
ンタ検出回路(30)により構成されることを特徴とす
る請求項1に記載のメモりアクセス制御方式。 4〕前記競合検出手段は、アクセススループットの高い
アクセス源からのアクセス要求に対するアクセスが許可
される時間間隔が所定時間以上である回数が一定数に達
したことを検出する回路(40〜43)により構成され
ることを特徴とする請求項1に記載のメモリアクセス制
御方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63133954A JPH01303543A (ja) | 1988-05-31 | 1988-05-31 | メモリアクセス制御装置 |
DE68919539T DE68919539T2 (de) | 1988-05-31 | 1989-05-30 | Datenverarbeitungssystem mit Zugriffsquellen von verschiedenem Durchsatz. |
EP89305399A EP0345000B1 (en) | 1988-05-31 | 1989-05-30 | Data processing system including different throughput access sources |
US08/357,147 US5509136A (en) | 1988-05-31 | 1994-12-15 | Data processing system including different throughput access sources accessing main storage in same direction |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63133954A JPH01303543A (ja) | 1988-05-31 | 1988-05-31 | メモリアクセス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01303543A true JPH01303543A (ja) | 1989-12-07 |
JPH0550018B2 JPH0550018B2 (ja) | 1993-07-27 |
Family
ID=15116961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63133954A Granted JPH01303543A (ja) | 1988-05-31 | 1988-05-31 | メモリアクセス制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5509136A (ja) |
EP (1) | EP0345000B1 (ja) |
JP (1) | JPH01303543A (ja) |
DE (1) | DE68919539T2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
JP2011003160A (ja) * | 2009-06-22 | 2011-01-06 | Olympus Imaging Corp | データアクセス制御装置およびデータアクセス制御方法 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06161873A (ja) * | 1992-11-27 | 1994-06-10 | Fujitsu Ltd | 主記憶に対する複数のアクセスポイントのハングアップ処理方式 |
JPH07200386A (ja) * | 1993-12-28 | 1995-08-04 | Toshiba Corp | 共有メモリのアクセス制御装置および画像形成装置 |
US5590304A (en) * | 1994-06-13 | 1996-12-31 | Covex Computer Corporation | Circuits, systems and methods for preventing queue overflow in data processing systems |
US5802511A (en) * | 1996-01-02 | 1998-09-01 | Timeline, Inc. | Data retrieval method and apparatus with multiple source capability |
US6023694A (en) * | 1996-01-02 | 2000-02-08 | Timeline, Inc. | Data retrieval method and apparatus with multiple source capability |
US6631382B1 (en) | 1996-01-02 | 2003-10-07 | Timeline, Inc. | Data retrieval method and apparatus with multiple source capability |
US6625617B2 (en) | 1996-01-02 | 2003-09-23 | Timeline, Inc. | Modularized data retrieval method and apparatus with multiple source capability |
US5787304A (en) * | 1996-02-05 | 1998-07-28 | International Business Machines Corporation | Multipath I/O storage systems with multipath I/O request mechanisms |
US5924117A (en) * | 1996-12-16 | 1999-07-13 | International Business Machines Corporation | Multi-ported and interleaved cache memory supporting multiple simultaneous accesses thereto |
US6202137B1 (en) * | 1997-09-18 | 2001-03-13 | Intel Corporation | Method and apparatus of arbitrating requests to a multi-banked memory using bank selects |
US6510497B1 (en) | 1998-12-09 | 2003-01-21 | Advanced Micro Devices, Inc. | Method and system for page-state sensitive memory control and access in data processing systems |
US6546439B1 (en) | 1998-12-09 | 2003-04-08 | Advanced Micro Devices, Inc. | Method and system for improved data access |
US6381683B1 (en) * | 1998-12-09 | 2002-04-30 | Advanced Micro Devices, Inc. | Method and system for destination-sensitive memory control and access in data processing systems |
US6260123B1 (en) | 1998-12-09 | 2001-07-10 | Advanced Micro Devices, Inc. | Method and system for memory control and access in data processing systems |
US6226721B1 (en) | 1998-12-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Method and system for generating and utilizing speculative memory access requests in data processing systems |
US6219769B1 (en) | 1998-12-09 | 2001-04-17 | Advanced Micro Devices, Inc. | Method and system for origin-sensitive memory control and access in data processing systems |
US7092990B2 (en) * | 2002-06-26 | 2006-08-15 | International Business Machines Corporation | Handling node address failure in a distributed nodal system of processors |
US7814188B2 (en) | 2003-12-16 | 2010-10-12 | Honeywell International Inc. | Synchronized wireless communications system |
EP2132630A1 (en) * | 2007-03-28 | 2009-12-16 | Nxp B.V. | Multiprocessing system and method |
US8327057B1 (en) * | 2007-04-16 | 2012-12-04 | Juniper Networks, Inc. | Ordering write bursts to memory |
US9047198B2 (en) | 2012-11-29 | 2015-06-02 | Apple Inc. | Prefetching across page boundaries in hierarchically cached processors |
US10866747B2 (en) * | 2019-02-10 | 2020-12-15 | Hewlett Packard Enterprise Development Lp | Securing a memory drive |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3916381A (en) * | 1974-09-18 | 1975-10-28 | Itt | Loop arrangement to test a remote subscriber{3 s drop from a central office via a PCM subscriber carrier system |
US4028664A (en) * | 1975-03-26 | 1977-06-07 | Honeywell Information Systems, Inc. | Apparatus for dispatching data of the highest priority process having the highest priority channel to a processor |
US4400771A (en) * | 1975-12-04 | 1983-08-23 | Tokyo Shibaura Electric Co., Ltd. | Multi-processor system with programmable memory-access priority control |
US4348725A (en) * | 1977-01-19 | 1982-09-07 | Honeywell Information Systems Inc. | Communication line service interrupt technique for a communications processing system |
US4110823A (en) * | 1977-02-17 | 1978-08-29 | Xerox Corporation | Soft display word processing system with multiple autonomous processors |
US4282572A (en) * | 1979-01-15 | 1981-08-04 | Ncr Corporation | Multiprocessor memory access system |
FR2474201B1 (fr) * | 1980-01-22 | 1986-05-16 | Bull Sa | Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache |
JPS56140459A (en) * | 1980-04-04 | 1981-11-02 | Hitachi Ltd | Data processing system |
BG35575A1 (en) * | 1982-04-26 | 1984-05-15 | Kasabov | Multimicroprocessor system |
US4652993A (en) * | 1984-04-02 | 1987-03-24 | Sperry Corporation | Multiple output port memory storage module |
CA1270338C (en) * | 1985-09-11 | 1990-06-12 | DATA PROCESSING SYSTEM FOR PROCESSING UNITS WITH DIFFERENT RATES | |
GB2196762B (en) * | 1986-10-27 | 1990-12-19 | Burr Brown Ltd | Interleaved access to global memory by high priority source |
JPS6414648A (en) * | 1987-07-08 | 1989-01-18 | Mitsubishi Electric Corp | Arithmetic processor |
CA1310429C (en) * | 1987-09-19 | 1992-11-17 | Nobuo Uchida | Access priority control system for main storage for computer |
US4888691A (en) * | 1988-03-09 | 1989-12-19 | Prime Computer, Inc. | Method for disk I/O transfer |
-
1988
- 1988-05-31 JP JP63133954A patent/JPH01303543A/ja active Granted
-
1989
- 1989-05-30 EP EP89305399A patent/EP0345000B1/en not_active Expired - Lifetime
- 1989-05-30 DE DE68919539T patent/DE68919539T2/de not_active Expired - Fee Related
-
1994
- 1994-12-15 US US08/357,147 patent/US5509136A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001134542A (ja) * | 1999-08-31 | 2001-05-18 | Koninkl Philips Electronics Nv | 集合的メモリを共有する複数のプロセッサの配列 |
JP2011003160A (ja) * | 2009-06-22 | 2011-01-06 | Olympus Imaging Corp | データアクセス制御装置およびデータアクセス制御方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0345000A2 (en) | 1989-12-06 |
DE68919539T2 (de) | 1995-04-13 |
EP0345000A3 (en) | 1991-04-10 |
JPH0550018B2 (ja) | 1993-07-27 |
US5509136A (en) | 1996-04-16 |
EP0345000B1 (en) | 1994-11-30 |
DE68919539D1 (de) | 1995-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01303543A (ja) | メモリアクセス制御装置 | |
KR950006565B1 (ko) | 통신제어장치 | |
CA2170458C (en) | Multi-cluster computer system | |
EP1345125A2 (en) | Dynamic random access memory system with bank conflict avoidance feature | |
US5781927A (en) | Main memory arbitration with priority scheduling capability including multiple priorty signal connections | |
US7899940B2 (en) | Servicing commands | |
JP2009518753A (ja) | メモリアクセス要求のアービトレーション | |
US5625778A (en) | Method and apparatus for presenting an access request from a computer system bus to a system resource with reduced latency | |
JPH04257054A (ja) | チャネル間接続装置 | |
US5907688A (en) | Smart arbitration for non-symmetric data streams | |
US5542110A (en) | DMA controller which releases buses to external devices without relinquishing the bus utility right | |
EP0730237A1 (en) | Multi-processor system with virtually addressable communication registers and controlling method thereof | |
JPH0812635B2 (ja) | 動的に再配置されるメモリバンク待ち行列 | |
US5999969A (en) | Interrupt handling system for message transfers in network having mixed hardware and software emulated modules | |
US5864686A (en) | Method for dynamic address coding for memory mapped commands directed to a system bus and/or secondary bused | |
JPH06161873A (ja) | 主記憶に対する複数のアクセスポイントのハングアップ処理方式 | |
JPH06250970A (ja) | メモリ制御装置 | |
US11755362B2 (en) | Techniques for handling escalation of interrupts in a data processing system | |
JPH0728748A (ja) | バス制御機構及び計算機システム | |
US5555560A (en) | Request cancel system for cancelling a second access request having the same address as a first access request | |
JP2826466B2 (ja) | 並列コンピュータシステムの性能測定方式 | |
JPS6022243A (ja) | 内容検索処理方式 | |
JPS6145348A (ja) | バス優先権制御方式 | |
JPH0434629A (ja) | メモリアクセス制御装置のビジーチェック方式 | |
JPS6126104B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |