JP2001134542A - 集合的メモリを共有する複数のプロセッサの配列 - Google Patents

Abstract

(57)【要約】 【課題】 特に高速処理の実行を、比較的低コストにお
いて可能とするデータ処理配列を提供する。 【解決手段】 複数のプロセッサから構成されるデータ
処理配列。これらのプロセッサは、集合的メモリを共有
する。この配列は、プライベート・バスから構成され
る。プライベート・バスは、もっぱらプロセッサと集合
的メモリの間でのデータ通信を可能とする。メモリ・イ
ンターフェースは、データ・バーストにおいて集合的メ
モリへのアクセスを供給し、同時に、プライベート・バ
ス上で実質的に定常的なデータ・ストリームを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、集合的メモリを
共有する複数のプロセッサから構成されるデータ処理方
式に関するものである。本発明は、ＭＰＥＧデータ・ス
トリームをデコードできる集積回路などに応用すること
ができる。

【０００２】

【従来の技術】文献ＷＯ ９５／３２５７９は、ＭＰＥ
Ｇデコーダーについて記述している。ＭＰＥＧデコーダ
ーは、外部ＤＲＡＭメモリを持つ。制御装置は、外部Ｄ
ＲＡＭメモリおよび内部双方向バスをコントロールす
る。外部ＤＲＡＭメモリと内部装置との間のデータ伝送
は、すべて、この双方向バス経由で処理される。

【０００３】

【発明の概要】本発明の目的は、特に高速処理の実行
を、比較的低コストにおいて可能とすることである。

【０００４】本発明は、次の諸点を考慮している。プロ
セッサとメモリとの間のデータ通信は、一般に、バス経
由で処理される。このデータ通信のためには、バスは、
単位時間あたりのビット数で表される所定の通過帯域を
持つ必要がある。データのメモリからの読み出し、およ
びメモリへの書き込みにおけるプロセッサのデータ授受
速度は、必要とされる通過帯域によって決まる。たとえ
ば、ビデオデータをリアルタイム処理するプロセッサで
は、通過帯域は相当に大きい必要がある。

【０００５】原則として、バスの通過帯域は、次の２つ
の要因に左右される。第１の要因として、通過帯域は、
バスを構成する回路の電気的特性に依存する。たとえ
ば、キャパシタンスが相当に大きい回路では、単位時間
に伝送できるビット数はかなり少なくなる。第２の要因
として、通過帯域は、バスを構成する回路数に依存す
る。たとえば、最大伝送速度が１Ｍｂｐｓの回路では、
１０本の信号線で構成されるバス（バス幅＝１０ビッ
ト）の通過帯域は１０Ｍｂｐｓとなる。１００本の信号
線（バス幅＝１００ビット）のバスでは、通過帯域は１
００Ｍｂｐｓとなる。

【０００６】一般に、集合的バスを介して複数のプロセ
ッサが集合的メモリにアクセスできるように配列されて
いる。従来の技術に関する資料では、その例について記
している。集合的バスは、複数のプロセッサが集合的メ
モリにアクセスできるようにするため、一般に、相当の
長さを持つことになる。このことは、このバス回路は、
キャパシタンスが比較的大きくなることを意味する。し
たがって、特にビデオ処理などの高速処理が要求される
場合に適切な通過帯域を確保するためには、比較的大型
のバスが必要となる。大型のバス、特に集積回路用のバ
スは、回路基板で占める面積が大きいために高価なもの
となる。

【０００７】本発明によって、冒頭の段落に定義された
タイプの配列は、つぎのように構成されることになる。

【０００８】−プライベート・バス。プライベート・バ
スは、あるプロセッサと集合的メモリの間だけでデータ
通信を可能にする。

【０００９】−プライベート・バスを介して実質的に定
常的なデータ・ストリームを維持するためのメモリ・イ
ンターフェース。集合的メモリへのアクセスはバースト
・モードで行われる。

【００１０】この構成によって、個々のプライベート・
バスについて、通過帯域が関連するプロセッサに正確に
適合するようにバス幅を最適化できるようになる。メモ
リ・インターフェースによって、バスは実質的に定常的
なデータ・ストリームを仲介することが保証されるた
め、プライベート・バスの通過帯域の効率的利用が可能
となる。さらに、プライベート・バスは、１個のプロセ
ッサを集合的メモリに接続するだけでよくなるため、バ
ス回路は比較的短くなる。結果として、１つのバス回路
の単位時間あたりのビット数が比較的大きくなる。こう
した諸要因が複合した結果、多数の実装において、プラ
イベート・バスが占める表面積の合計は、従来の技術に
おいて用いられた集合的バスの場合よりも小さくてすむ
ことになる。したがって、本発明は、比較的低コストで
実装を実現可能とする。

【００１１】

【発明の実施の形態】本発明、および本発明の実用化に
あたって活用可能な付加的な特徴について、以下、図を
添えて詳しく説明する。

【００１２】以下は、参照記号についての説明である。
すべての図で、類似物には同一の参照文字を当ててい
る。複数のものも、図では単数表示している場合があ
る。この場合、類似物の間の区別のため、参照文字に数
字を接尾辞としてつけている。接尾辞の数字は、便宜
上、省略されている場合もある。以上は、記述と請求項
ともに当てはまる。

【００１３】図１は、本発明のデータ処理の配列であ
る。配列は、集合的メモリＳＤＲＡＭ、メモリ・インタ
ーフェースＩＮＴ、３つのデータ処理装置（Ｂ１、Ｂ
２、Ｂ３）から構成される。データ処理装置は、以下、
単に「装置」と称す。装置Ｂは、おのおの、プライベー
ト・読み出しバスＢＢＲおよびプライベート書き込みバ
スＢＢＷを介して、メモリ・インターフェースＩＮＴに
接続されている。個々のプライベート読み出しバスＢＢ
Ｒとプライベート書き込みバスＢＢＷは、おのおの、装
置Ｂに１対１対応している。メモリ・インターフェース
ＩＮＴは、集合的バスＢＭを介して、集合的メモリＳＤ
ＲＡＭに接続されている。装置Ｂ、プライベート読み出
しバスＢＢＲ、プライベート書き込みバスＢＢＷ、およ
びメモリ・インターフェースＩＮＴは、一つの集積回路
の一部分となる可能性もあるが、集合的メモリＳＤＲＡ
Ｍは外部装置である。

【００１４】このデータ処理配列の一般的な操作は次の
通りである。装置Ｂは、要求に応じて、データを受け取
って、処理し、集合的メモリＳＤＲＡＭに格納する。デ
ータを処理した後、装置Ｂは、処理済みデータを、メモ
リ・インターフェースＩＮＴを介して集合的メモリＳＤ
ＲＡＭに入力する。メモリ・インターフェースＩＮＴ
は、さまざまな装置Ｂによる集合的メモリＳＤＲＡＭへ
のアクセスを制御する。

【００１５】メモリ・インターフェースＩＮＴは、二つ
の基本的な機能を持つ。第１の機能は、集合的メモリＳ
ＤＲＡＭへのアクセスのレベルにおいて装置Ｂの間のア
ービトレーションを実行することである。一つの装置Ｂ
の集合的メモリＳＤＲＡＭへの１回のアクセスでは、読
み出しか書き込みのいずれかが実行できる。このこと
は、装置Ｂは、バースト・モードにおいてのみ、メモリ
にアクセスできることを意味している。第２の機能は、
読み出しの場合、メモリ・インターフェースＩＮＴは、
集合的メモリＳＤＲＡＭから入ってくるデータ・バース
トを変換し、実質的に定常的なデータ・ストリームに変
えて装置Ｂに送るというものである。このデータ・スト
リームは、したがって、個々のプライベート読み出しバ
スＢＢＲを介して装置Ｂに伝送される。書き込みの場
合、メモリ・インターフェースＩＮＴは、任意の装置Ｂ
から入ってくる実質上定常的なデータ・ストリームをデ
ータ・バーストに変換して、集合的メモリＳＤＲＡＭに
書き出す。

【００１６】図２は、メモリ・インターフェースＩＮＴ
の動作を示す概略図である。Ｔ（ＢＭ）は、集合的メモ
リＳＤＲＡＭとメモリ・インターフェースＩＮＴとの間
の、集合的バスＢＭを介したデータ転送を表す。Ｔ（Ｂ
ＢＲ１）、Ｔ（ＢＢＲ２）、Ｔ（ＢＢＲ３）は、メモリ
・インターフェースＩＮＴと、装置Ｂ１、Ｂ２、および
Ｂ３の間の、対応するプライベート読み出しバスＢＢＲ
１、ＢＢＲ２、およびＢＢＲ３を介したデータ転送を表
す。Ｔ（ＢＢＷ１）、Ｔ（ＢＢＷ２）、Ｔ（ＢＢＷ３）
は、メモリ・インターフェースＩＮＴと、装置Ｂ１、Ｂ
２、およびＢ３の間の、対応するプライベート書き込み
バスＢＢＷ１、ＢＢＷ２、ＢＢＷ３を介したデータ転送
を表す。

【００１７】データ転送Ｔ（ＢＭ）は、データ・バース
トＤＢから構成される。おのおののデータ・バーストＤ
Ｂは、集合的メモリＳＤＲＡＭの、装置Ｂによる書き込
みモードまたは読み出しモードのいずれかにおける１つ
のアクセス操作に対応する。ＤＢのあとのカッコのなか
の参照符は、バースト状態のデータが装置Ｂのどれに属
するかを示し、またアクセスのタイプ：書き込み（Ｗ）
または読み出し（Ｒ）を示す。たとえば、ＤＢ１（Ｂ１
／Ｒ）は、データ・バーストＤＢ１は、Ｂ１による読み
出しモードにおける集合的メモリＳＤＲＡＭへのアクセ
スであることを示す。

【００１８】図２は、メモリ・インターフェースＩＮＴ
は、集合的メモリＳＤＲＡＭから入ってくる所定の装置
Ｂに属するデータ・バーストの「スムージング」を実行
することを示している。この図は、逆に、メモリ・イン
ターフェースＩＮＴは、上記のデータをバーストとして
（データ圧縮）集合的メモリＳＤＲＡＭに書き込むため
に、装置Ｂから受け取るデータの時間短縮（ｔｉｍｅ
ｃｏｎｃｅｎｔｒａｔｉｏｎ）を実行することも示して
いる。したがって、プライベート読み出しバスＢＢＲお
よびプライベート書き込みバスＢＢＷを介したデータ転
送は、比較的低速度で実施される。結果として、このこ
とによって、プライベート読み出しバスＢＢＲとプライ
ベート書き込みバスＢＢＷは、比較的狭い通過帯域を持
つことが可能となり、結果的にバス幅が比較的小さくな
る。この点については、バスのサイズは、必ずしも、バ
スによって転送されるデータに含まれるビット数に対応
しない点に注意する必要がある。たとえば、１６ビット
データは、４ビット語に分割できるため、４ビット・バ
スを介して４語のシーケンスの形で転送できる。

【００１９】図３は、装置Ｂを示している。装置Ｂは、
プロセッサＰおよび一般アドレッシング回路ＡＧＡから
構成される。プロセッサＰは、論理要求ＬＲＱを出す。
装置Ｂはビデオデータを処理すると想定されており、こ
の場合、論理要求ＬＲＱは、たとえば所定の行のピクセ
ルをカレント・イメージとして要求することであるかも
しれない。一般アドレッシング回路ＡＧＡは、論理要求
ＬＲＱを、物理要求ＰＲＱに変換する。物理要求ＰＲＱ
は、要求されたデータの集合的メモリＳＤＲＡＭの中で
の保管場所である物理的アドレスを定義する。物理的要
求ＰＲＱは、開始アドレス、この開始アドレスを起点と
してサーチするアドレスの数、ならびに場合によって
は、データのサーチ中に使用するスキーマのいずれかの
形をとる。このスキーマは、読み出す連続するアドレス
の数、ジャンプするアドレスの数、ならびに「読み出し
およびジャンプ」反復の数のいずれかの形をとる。論理
要求ＬＲＱから物理的要求ＰＲＱへのトランスレーショ
ンはトランスレーション・パラメーターによって定義さ
れるが、ＡＧＡは、同じ方法でプログラム可能となる場
合がある。このことで、データを集合的メモリＳＤＲＡ
Ｍの中にフレキシブルに格納できる。

【００２０】図４は、メモリ・インターフェースＩＮＴ
である。メモリ・インターフェースＩＮＴは、アービタ
ーＡＲＢ、アクセス・インターフェースＳＩＦ、バッフ
ァ・メモリ配列ＢＵＦ、ならびにアドレッシングおよび
マクロ命令回路ＡＧＢから構成される。アドレッシング
およびマクロ命令回路ＡＧＢは、個々の装置Ｂに対して
存在する。

【００２１】全体として、メモリ・インターフェースＩ
ＮＴの内部操作は、次の通りである。個々のアドレッシ
ングおよびマクロ命令回路ＡＧＢは、装置Ｂからの物理
要求を、関連するマクロ命令を規準として分割する。マ
クロ命令は、メモリーの中の任意の列へのアクセス要求
を表す。マクロ命令がアービターＡＲＢに対して提出さ
れる前に、アドレッシングおよびマクロ命令回路ＡＧＢ
は、バッファ・メモリ配列ＢＵＦのなかに十分な余地が
存在することを検証する。この目的のため、最初に、マ
クロ命令をバッファ・メモリ配列ＢＵＦに対して適用す
る。バッファ・メモリ配列ＢＵＦが、マクロ命令によっ
て定義されたデータ数の格納のための余地が存在するこ
とを確認した場合は、アドレッシングおよびマクロ命令
回路ＡＧＢは、アービターＡＲＢに対してマクロ命令を
提出する。アービターＡＲＢは、さまざまなアドレッシ
ングおよびマクロ命令回路ＡＧＢからのマクロ命令を受
け取り、アクセス・インターフェースＳＩＦに対して適
用されるマクロ命令を選択する。この選択は、後述する
アービトレーション・スキーマに従って行われる。アク
セス・インターフェースＳＩＦは、アービターＡＲＢか
ら受け取ったマクロ命令を、受け取った順番に処理す
る。したがって、アクセス・インターフェースＳＩＦ
は、集合的メモリＳＤＲＡＭに対するアクセスを提供
し、アクセス操作は、処理されるマクロ命令によって定
義される。

【００２２】マクロ命令は、Ｙ個のアドレスから構成さ
れるＸ個のアドレス・グループへのアクセスを可能と
し、アドレス・グループは、Ｚ語ずつ分割される。ここ
で、Ｘ、Ｙ、Ｚは整数である。したがって、マクロ命令
は、次の情報を含む。

【００２３】−アクセスする最初のアドレス −アドレス・グループのなかの最初のアドレスに続いて
アクセスされるアドレス数（Ｙ−１）； −連続するアドレスの２つのグループの間のスキップす
るアドレスの数（Ｚ）； −最初のグループに加えてアクセスされるアドレス・グ
ループの数（Ｘ−１）； −アクセスのタイプ：読み出し、または書き込み。

【００２４】ビットレベルにおけるマクロ命令の例は、
次の通りである。集合的メモリＳＤＲＡＭに格納されて
いるデータは、幅３２ビット、集合的メモリＳＤＲＡＭ
の最大容量は２５６メガビットであるものとする。この
ことから１個のアドレスは、２３ビットで表されること
になる。さらに、アクセス操作の最大アドレス数は１６
に限定されるものとする。こうした制限は、回転待ち時
間（ｌａｔｅｎｃｙ）という点から設けられる。したが
って、Ｘ−１およびＹ−１は大部分は１５となり、した
がって４ビットでコーディングできる。最後に、集合的
メモリＳＤＲＡＭの構成から、１つの列に含まれる最大
アドレス数は５１２である。結果として、ジャンプする
アドレス数は５１１を超えることはないことから、ジャ
ンプするアドレス数は９ビットでコーディングできる。
以上から、マクロ命令のサイズは、２３＋２×４＋９＋
１＝４１ビットとなる。このアドレスは、４０〜１８ビ
ットで、アクセス・タイプは１７ビットで、読み出し語
数（Ｙ−１）は１６〜１３ビットで、ジャンプする語数
（Ｚ）は１２〜４ビットで、語のグループ数（Ｘ−１）
は３〜０ビットでコーディングできる。

【００２５】図５は、任意の装置Ｂによる読み出しモー
ドにおける集合的メモリＳＤＲＡＭへのアクセスの処理
の概略図である。横軸は時間を示す。縦軸には、関係す
る各種機能要素が配されている。この図の矢印は、イン
ターフェース・メモリＳＲＡＭへのアクセスの処理にお
けるさまざまなステップＳを示している。

【００２６】Ｓ１＝関連する装置ＢのプロセッサＰは、
一般アドレッシング回路ＡＧＡに対して、論理要求ＬＲ
Ｑを提出する。論理要求ＬＲＱは、たとえば、画像のた
めのデータセットの中のある行の処理対象となる輝度ピ
クセルなど、データのサブセットを規定する。

【００２７】Ｓ２＝一般アドレッシング回路ＡＧＡは、
論理要求ＬＲＱを、物理要求ＰＲＱに変換する。

【００２８】Ｓ３＝一般アドレッシング回路ＡＧＡは、
物理要求ＰＲＱを、マクロ命令アドレッシング回路ＡＧ
Ｂに提出する。

【００２９】Ｓ４＝マクロ命令アドレッシング回路ＡＧ
Ｂは、物理要求ＰＲＱをマクロ命令に変換する。

【００３０】Ｓ５＝マクロ命令アドレッシング回路ＡＧ
Ｂは、物理要求ＰＲＱから変換された最初のマクロ命令
を、バッファ・メモリ配列ＢＵＦに提出する。

【００３１】Ｓ６＝バッファ・メモリ配列ＢＵＦは、マ
クロ命令によって指定されたデータ数を格納する余地の
有無を検証する。

【００３２】Ｓ７＝バッファ・メモリ配列ＢＵＦは、マ
クロ命令アドレッシング回路ＡＧＢに対して、余地があ
るという承認を出す。

【００３３】Ｓ８＝任意の遅延を示す。

【００３４】Ｓ９＝マクロ命令アドレッシング回路ＡＧ
Ｂは、アービターＡＲＢに対してマクロ命令を提出す
る。

【００３５】Ｓ１０＝アービターＡＲＢは、装置による
集合的メモリＳＤＲＡＭへの任意のアクセス（読み出し
モードまたは書き込みモード）に対して適用されるアー
ビトレーション・スキーマに従って、マクロ命令を集合
的メモリＳＤＲＡＭへのアクセス要求として処理する。

【００３６】Ｓ１１＝アービターＡＲＢは、マクロ命令
をアクセス・インターフェースＳＩＦに提出する。

【００３７】Ｓ１１ａ＝アービターＡＲＢは、バッファ
・メモリ配列ＢＵＦに対して、マクロ命令がアクセス・
インターフェースＳＩＦに提出されたという承認を出
す。

【００３８】Ｓ１２＝マクロ命令は、アクセス・インタ
ーフェースＳＩＦの中で待ち行列となり、アクセス・イ
ンターフェースＳＩＦは先に受け取ったマクロ命令を最
初に処理する。

【００３９】Ｓ１３＝アクセス・インターフェースＳＩ
Ｆは、マクロ命令に基づいて、集合的メモリＳＤＲＡＭ
に対する制御信号を生成する。この制御信号は、マクロ
命令によって指定されたアドレスにおいてデータの読み
出しを引き起こす。

【００４０】Ｓ１４＝集合的メモリＳＤＲＡＭから読み
出されたデータは、バッファ・メモリ配列ＢＵＦに転送
される。

【００４１】Ｓ１５＝バッファ・メモリ配列ＢＵＦは、
一時的にデータを格納する。

【００４２】Ｓ１６＝バッファ・メモリ配列ＢＵＦは、
実質的に定常的なデータ・ストリームとしてデータをプ
ロセッサＰに転送する。

【００４３】ステップＳ１において作成された論理要求
ＬＲＱに続く個々のマクロ命令について、ステップＳ５
〜Ｓ１５が繰り返される。

【００４４】これから先のステップは、図５には示して
いない。ステップＳ１の時点で、一般アドレッシング回
路ＡＧＡは、プロセッサＰに対して承認信号を送る。こ
の信号は、論理要求ＬＲＱが受理され、処理されること
を示している。承認信号への応答として、プロセッサＰ
は新しい論理要求を作成し、改めて通知されるまで保持
している。マクロ命令アドレッシング回路ＡＧＢが、論
理要求ＬＲＱへの応答として最後のマクロ命令を提出し
た時点で、論理要求ＬＲＱの処理は終了する。この場
合、マクロ命令アドレッシング回路ＡＧＢは、一般アド
レッシング回路ＡＧＡに対して、論理要求ＬＲＱの処理
が完了したことを伝える承認信号を送る。この信号への
応答として、一般アドレッシング回路ＡＧＡは、ステッ
プＳ１によって開始された論理要求ＬＲＱの処理と同様
の方法において、新しい論理要求ＬＲＱの処理を開始す
る。すなわち、処理が繰り返される。

【００４５】図６ａおよび６ｂは、アービターＡＲＢに
関するアービトレーション・スキーマである。図６ａで
は、８通りの状態ＳＴ１〜ＳＴ８は、環状に配列されて
いる。この状態ＳＴは、次々と起こり、円環を描く。一
つ一つの状態ＳＴは、マクロ命令をアクセス・インター
フェースＳＩＦに送信する可能性を示す。したがって、
個々の状態は、メモリへのアクセスの可能性を示してい
る。個々の状態は、任意のプロセッサＰに対応する。任
意の状態と対応するプロセッサＰは、状態を表す円環の
なかで規定されている。

【００４６】図６ｂは、図６ａに対応するアービトレー
ション・プロセスを示す。このプロセスは、複数のステ
ップＳＡ１〜ＳＡ８から構成されており、図６ａに示し
た個々の状態ＳＴに対して実行される。ステップＳＡ１
は、状態のジャンプの後に実行される最初のステップで
ある。ステップＳＡ１においては、アービターＡＲＢ
は、マクロ命令アドレッシング回路ＡＧＢから提出され
たマクロ命令と、状態Ｓ［ｉ］に対応するプロセッサＰ
［ｊ］からのその後の論理要求ＬＲＱが一時停止状態に
あるか否かを検証する。マクロ命令が一時停止状態の
時、ステップＳＡ１の後には、ステップＳＡ２が続く。
ステップＳＡ２において、アービターＡＲＢは、アクセ
ス・インターフェースＳＩＦに対して、対応するマクロ
命令を送る。アクセス・インターフェースＳＩＦからの
マクロ命令送出によって、任意の遅延の後、マクロ命令
によって定義されたとおりに対応するプロセッサＰが集
合的メモリＳＤＲＡＭにアクセスすることになる。マク
ロ命令が送出された後、アービターは次の状態にジャン
プし、図６ｂに示したプロセスが繰り返される。

【００４７】しかしながら、ステップＳ１において、ア
ービターＡＲＢが状態Ｓ［ｉ］と対応するプロセッサＰ
に関連する一時停止中のマクロ命令が存在しないことを
検出した場合には、ステップＳＡ１からステップＳＡ３
になる。ステップＳＡ３において、アービターＡＲＢ
は、待ち状態となっている他のマクロ命令の有無を検証
する。待ち状態の他のマクロ命令が存在しないとき、ア
ービターＡＲＢは、次の状態にジャンプし、図６ｂに示
されたプロセスが繰り返される。他の待ち状態のマクロ
命令が存在するときは、アービターＡＲＢは、ステップ
ＳＡ４を実行する。ステップＳＡ４においては、アービ
ターＡＲＢは、優先度に従ってマクロ命令を選択する。
すべてのマクロ命令には、優先度レベルが付されてい
る。優先度レベルは、マクロ命令を出すプロセッサＰが
決定する。したがって、アービターＡＲＢは、最高の優
先度を持つマクロ命令を選択して、このマクロ命令をア
クセス・インターフェースＳＩＦに送信する。マクロ命
令の送信後、ＡＲＢは次の状態にジャンプし、図６ｂの
プロセスが繰り返される。

【００４８】図６ａおよび６ｂについては、すべての状
態がプロセッサＰと対応している必要はない点に注意す
る必要がある。１つまたは２つ以上の状態が対応するプ
ロセッサＰを持たないことも可能であり、この場合には
自由状態となる。自由状態においては、アービターＡＲ
Ｂは、優先度だけを規準としてマクロ命令を選択する。
こうした自由状態は、データ処理配列のなかに回転待ち
時間および集合的メモリＳＤＲＡＭへのアクセスのレベ
ルにおける通過帯域という点での制約が比較的軽度なプ
ロセッサＰが含まれる場合には有用性がある。したがっ
て、このプロセッサＰへのアクセスが不十分となる状況
を回避するために、自由状態にしておくことができる。
プロセッサＰは、この自由状態を活用して、集合的メモ
リＳＤＲＡＭにアクセスすることができる。

【００４９】図７は、アクセス・インターフェースＳＩ
Ｆの例である。アクセス・インターフェースＳＩＦは、
マクロ命令バッファ・メモリＦＩＦＯ＿ＭＣ、コラム・
ジェネレーターＣＡＧＵ、命令ジェネレーターＣＧＵ、
制御信号ジェネレーターＩＦ＿ＳＤＲＡＭ、データ・バ
ッファ・メモリＩＦ＿Ｄから構成される。

【００５０】アクセス・インターフェースＳＩＦの一般
的なオペレーションは次の通りである。マクロ命令バッ
ファ・メモリＦＩＦＯ＿ＭＣは、アービターＡＲＢから
マクロ命令を受け取る。このメモリは、一時的に、これ
らのマクロ命令を格納し、これらを、到着順にコラム・
ジェネレーターＣＡＧＵに送り出す。マクロ命令バッフ
ァ・メモリＦＩＦＯ＿ＭＣが満杯になり、それ以上新し
いマクロ命令を受け入れられなくなった時点で、マクロ
命令バッファ・メモリＦＩＦＯ＿ＭＣはそのことをアー
ビターＡＲＢに報告する。「ＦＩＦＯが満杯である」こ
とを示すアクセス・インターフェースＳＩＦからの信号
の結果として、アービターＡＲＢは、その時点で選択さ
れているマクロ命令の転送を、マクロ命令バッファ・メ
モリＦＩＦＯ＿ＭＣから新しいマクロ命令受け取り可能
という報告が出されるまで延期する。「ＦＩＦＯが満杯
である」というアクセス・インターフェースＳＩＦから
の信号は、アービターＡＲＢをある時間の間「フリー
ズ」させるのである。

【００５１】コラム・ジェネレーターＣＡＧＵは、前の
マクロ命令に従ってメモリ・アクセス・オペレーション
が実施された時点で、マクロ命令バッファ・メモリＦＩ
ＦＯ＿ＭＣに新しいマクロ命令を送るよう要求する。実
際、コラム・ジェネレーターＣＡＧＵは、コマンド・ジ
ェネレーターＣＧＵとの組み合わせで、マクロ命令を一
連のアドレスにトランスレートする。集合的メモリＳＤ
ＲＡＭのアドレスは、集合的メモリＳＤＲＡＭのバンク
数、列数、および桁数によって定義される。マクロ命令
が、１列のインターフェース・メモリＳＲＡＭへのアク
セスと関連することについては前述したが、このことか
ら自動的に、このアクセスは１つのバンクにおいて生じ
ることが暗示される。したがって、コラム・ジェネレー
ターＣＡＧＵは、マクロ命令に従って一連のアドレスを
定義するためには、マクロ命令に基づいて一連のコラム
を生成すればよい。このコラム・ジェネレーターＣＡＧ
Ｕの実装（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）は、たとえ
ば、いくつかのカウンターと論理回路から構成される可
能性がある。こうした実装においては、マクロ命令の内
容が、プログラムに対してカウンターとして機能する。

【００５２】命令ジェネレーターＣＧＵは、集合的メモ
リＳＤＲＡＭの別のコラム番号を受け取ることができ
る。命令ジェネレーターＣＧＵは、さらに、マクロ命令
バッファ・メモリＦＩＦＯ＿ＭＣから、バンク数、およ
びマクロ命令によって定義されたアドレスの列数を受け
取る。この情報によって、コラム・ジェネレーターＣＡ
ＧＵは、集合的メモリＳＤＲＡＭへのアクセスのための
一連の命令を定義することができ、１個のコマンドが１
個のアドレスを定義することができる。さらに、命令ジ
ェネレーターＣＧＵは、マクロ命令によって定義された
アクセス・オペレーションを実行できるよう、集合的メ
モリＳＤＲＡＭを正しい状態に設定するために必要な命
令を生成する。これらの命令は、プリロードやアクチベ
ートなど、集合的メモリＳＤＲＡＭに関する所定の処理
と関連する。さらに、命令ジェネレーターＣＧＵは、集
合的メモリＳＤＲＡＭが定期的にリフレッシュされるよ
う保証し、リフレッシュ・オペレーションの実行に必要
な命令を生成する。

【００５３】制御信号ジェネレーターＩＦ＿ＳＤＲＡＭ
は、命令ジェネレーターＣＧＵから受け取った命令に基
づいて制御信号を生成する。たとえば、制御信号ジェネ
レーターＩＦ＿ＳＤＲＡＭは、ＲＡＳ、ＣＡＳといった
頭文字で参照される信号を生成する。制御信号ジェネレ
ーターＩＦ＿ＳＤＲＡＭは、一連の制御信号に集合的メ
モリＳＤＲＡＭのための所定の待ち時間が確保されるよ
うに保証する。こうした待ち時間は、使用される集合的
メモリＳＤＲＡＭのタイプによって異なる可能性があ
る。結果として、制御信号ジェネレーターＩＦ＿ＳＤＲ
ＡＭは、使用される集合的メモリＳＤＲＡＭのタイプに
特異的なものとなる。別のタイプの集合的メモリＳＤＲ
ＡＭを使用するときは、制御信号ジェネレーターＩＦ＿
ＳＤＲＡＭを変更、すなわちプログラムし直せばよい。
原則として、アクセス・インターフェースの他の要素に
ついては変更は不要である。

【００５４】データ・バッファ・メモリＩＦ＿Ｄは、読
み出しの場合は図４に示すとおり集合的メモリＳＤＲＡ
Ｍからバッファ・メモリへのデータ転送、書き込みの場
合はバッファ・メモリＢＵＦから集合的メモリＳＤＲＡ
Ｍへのデータ転送にかかわる。このため、データ・バッ
ファ・メモリＩＦ＿Ｄは、集合的メモリＳＤＲＡＭから
供給されたデータ（読み出し）、または集合的メモリＳ
ＤＲＡＭに適用されたデータ（書き込み）を同期化す
る。さらに、データ・バッファ・メモリＩＦ＿Ｄは、単
位深さを持つＦＩＦＯを形成する。すなわち、任意のク
ロック・パルスによって、集合的メモリＳＤＲＡＭから
のデータ読み出しが引き起こされるとき、このデータ
は、次のクロック・パルスに際してバッファ・メモリ配
列ＢＵＦに転送されることになる。書き出しの場合は、
反対方向に処理が進む。

【００５５】図８は、図４に示したメモリ・インターフ
ェースＩＮＴの一部分を構成するバッファ・メモリ配列
ＢＵＦの例である。バッファ・メモリ配列ＢＵＦは、読
み出しバッファ・メモリ配列ＢＵＦＲと書き込みバッフ
ァ・メモリ配列ＢＵＦＷ、ならびに承認信号のためのバ
ッファ・メモリＦＩＦＯ＿ＡＣＫから構成される。読み
出しバッファ・メモリ配列ＢＵＦＲと書き込みバッファ
・メモリ配列ＢＵＦＷは、図１に示すとおり、アクセス
・インターフェースＳＩＦおよび集合的バスＢＭ経由で
集合的メモリＳＤＲＡＭに接続する。読み出しバッファ
・メモリ配列ＢＵＦＲは、プライベート読み出しバスＢ
ＢＲ１、ＢＢＲ２、ＢＢＲ３を介して、おのおの装置Ｂ
１、Ｂ２、Ｂ３に接続する。書き込みバッファ・メモリ
配列ＢＵＦＷは、プライベート書き込みバスＢＢＷ１、
ＢＢＷ２、ＢＢＷ３を介して、装置Ｂ１、Ｂ３、Ｂ３に
接続する。承認信号バッファ・メモリＦＩＦＯ＿ＡＣＫ
は、アービターＡＲＢに接続する。

【００５６】バッファ・メモリ配列ＢＵＦの一般的なオ
ペレーションは次の通りである。読み出しバッファ・メ
モリ配列ＢＵＦＲは、集合的メモリＳＤＲＡＭから受け
取ったデータを一時的に格納し、書き込みバッファ・メ
モリ配列ＢＵＦＷは、集合的メモリＳＤＲＡＭに書き込
むデータ、および他の装置Ｂから受け取ったデータを格
納する。承認信号バッファ・メモリＦＩＦＯ＿ＡＣＫ
は、アービターＡＲＢから入ってきた承認信号を受け取
る。承認信号は、アービターＡＲＢがアクセス・インタ
ーフェースＳＩＦに対してマクロ命令を適用したことを
示している。

【００５７】承認信号バッファ・メモリＦＩＦＯ＿ＡＣ
Ｋは、図７に示すアクセス・インターフェースＳＩＦの
マクロ命令バッファ・メモリＦＩＦＯ＿ＭＣと同じ深さ
を持つ。こうして、マクロ命令がマクロ命令バッファ・
メモリＦＩＦＯ＿ＭＣから出た時点で、マクロ命令に従
ったメモリアクセスが有効になった結果として、このマ
クロ命令に対応する承認信号は、承認信号バッファ・メ
モリＦＩＦＯ＿ＡＣＫから出ることになる。この信号
は、対応するアクセス・オペレーションが読み出しアク
セスか書き込みアクセスかを示す。読み出しアクセスの
場合、読み出しバッファ・メモリ配列ＢＵＦＲが活性化
し、集合的メモリＳＤＲＡＭからデータを受け取る。書
き込みアクセスの場合は、書き込みバッファ・メモリ配
列ＢＵＦＷが活性化し、集合的メモリＳＤＲＡＭにデー
タを送出する。承認信号バッファ・メモリＦＩＦＯ＿Ａ
ＣＫによって供給された承認信号は、その他、マクロ命
令によって定義されたアクセス・オペレーションに関係
するデータ数をも示す。バッファ・メモリ配列ＢＵＦ
は、読み出しや書き込みに際して「データをどこに格納
するか、または、どこからデータを取ってくるか」とい
う内部管理に、この関係データ数情報を利用する。

【００５８】図９は、読み出しバッファ・メモリ配列Ｂ
ＵＦＲの例である。読み出しバッファ・メモリ配列ＢＵ
ＦＲは、入力バッファ・メモリＩＢ、インタフェース・
メモリＳＲＡＭ、複数の出力バッファ・メモリＯＢから
構成される配列、制御回路ＣＯＮの配列、ならびにイン
タフェース・メモリ・アクセス・アービターＡＲＢＢＲ
から構成される。入力バッファ・メモリＩＢは、図４に
示したとおり、アクセス・インターフェースＳＩＦを介
して集合的メモリＳＤＲＡＭに接続する。出力バッファ
・メモリＯＢ１、ＯＢ２、ＯＢ３は、プライベート読み
出しバスＢＢＲ１、ＢＢＲ２、ＢＢＲ３を介して、プロ
セッサＰ１、Ｐ２、Ｐ３に接続する。この部分は、図２
および図３に示されている。制御回路ＣＯＮ１、ＣＯＮ
２、ＣＯＮ３は、マクロ命令アドレッシング回路ＡＧＢ
１、マクロ命令アドレッシング回路ＡＧＢ２、およびマ
クロ命令アドレッシング回路ＡＧＢ３、ならびにアクセ
ス・インターフェースＳＩＦに接続している。

【００５９】読み出しバッファ・メモリ配列ＢＵＦＲ
は、次のように動作する。集合的メモリＳＤＲＡＭから
受け取ったデータは、幅Ｎビット（Ｎは整数）を持ち、
到着時の周波数はＦである。インタフェース・メモリＳ
ＲＡＭは、幅が２Ｎビットであり、したがって１個のア
ドレスには２Ｎビットが含まれ、周波数Ｆにおいて動作
することになる。入力バッファ・メモリＩＢは、集合的
メモリＳＤＲＡＭから入ってくる２個の連続するデータ
のペアを形成し、これらのペアをインタフェース・メモ
リＳＲＡＭにロードする。１個のペアの作成に要する時
間は、２クロック・サイクルである。集合的メモリＳＤ
ＲＡＭから受け取る連続データのすべてをペアにするこ
とができると仮定すると、インタフェース・メモリＳＲ
ＡＭへの書き込みアクセスは、２クロック・サイクルに
１回の割合で実行開始されることになる。１個のアドレ
スへのアクセスに要する時間は、１クロック・サイクル
であり、したがって、２回の書き込みアクセス・オペレ
ーションの間に、集合的メモリＳＤＲＡＭから読み出し
たデータを装置Ｂに転送するためにインタフェース・メ
モリＳＲＡＭが読み出しアクセスに利用できるのは１ク
ロック・サイクルである。したがって、原則として、イ
ンタフェース・メモリＳＲＡＭからの書き込み／読み出
しアクセスは、交互に実行開始することができる。イン
タフェース・メモリＳＲＡＭへのアクセスに関する詳細
は後述する。

【００６０】インタフェース・メモリＳＲＡＭは、実際
に、Ｚ１、Ｚ２、Ｚ３の３ゾーンに分かれている。ゾー
ンＺ１、Ｚ２、Ｚ３には、プロセッサＰ１、Ｐ２、Ｐ３
向けのデータが含まれている。集合的メモリＳＤＲＡＭ
からのデータは、入力バッファ・メモリＩＢを介して、
カレント・マクロ命令を作成するプロセッサＰに応じ
て、ゾーンＺ１、Ｚ２、またはＺ３に書き込まれる。ゾ
ーンＺ１、Ｚ２、Ｚ３に存在するデータは、実質的に固
定されたスキーマにしたがって、実質的に定常的に、出
力バッファ・メモリＯＢ１、ＯＢ２、ＯＢ３に転送され
る。出力バッファ・メモリＯＢは、実際に、データを複
数の部分に分割し、関連するデータを、部分ごとに対応
するプロセッサＰに適用する。たとえば、出力バッファ
・メモリＯＢは、１６ビット・データを４ビット部分に
分割することができる。したがって、データを１クロッ
ク・サイクルで転送する（この場合、１６ビット・バス
が必要となる）代わりに、部分に分けて４クロック・サ
イクルで転送すると、必要となるバスは４ビット・バス
ですむことになる。

【００６１】制御回路ＣＯＮ１、ＣＯＮ２、ＣＯＮ３
は、ゾーンＺ１、Ｚ２、Ｚ３を制御する。この目的のた
め、個々の制御回路ＣＯＮは、一群のパラメーターを制
御する。これらのパラメーターには、書き込みポイン
タ、読み出しポインタ、ゾーン占有値が含まれる。書き
出しポインタは、集合的メモリＳＤＲＡＭからのデータ
を書き込むアドレスを定義する。読み出しポインタは、
対応する出力バッファ・メモリＯＢに転送するデータの
アドレスを定義する。占有値は、集合的メモリＳＤＲＡ
Ｍから受け取ったデータの格納のために利用できるアド
レス数を示す。制御回路ＣＯＮ１、ＣＯＮ２、ＣＯＮ３
は、その他、出力バッファ・メモリＯＢ１、ＯＢ２、Ｏ
Ｂ３の制御も行う。この目的上、個々の制御回路ＣＯＮ
は、対応するＯＢの占有状態を表すパラメーターを制御
する。

【００６２】制御回路ＣＯＮによって実行される制御プ
ロセスについて、以下に説明する。ここでは、集合的メ
モリＳＤＲＡＭは図５に示すとおりにアクセスされると
想定する。ステップＳ５においては、マクロ命令アドレ
ッシング回路ＡＧＢは、バッファ・メモリ配列ＢＵＦに
対してマクロ命令を提出する。このマクロ命令は、マク
ロ命令を作成したプロセッサＰに対応する制御回路ＣＯ
Ｎによって処理される。制御回路ＣＯＮは、マクロ命令
によって定義されたデータ数と、占有値を比較する。し
たがって、制御回路ＣＯＮは、関連するゾーンＺに、望
ましいデータを格納するための十分な余地があるか否か
を検証する。十分な余地があるときは、制御回路ＣＯＮ
は、その旨をマクロ命令アドレッシング回路ＡＧＢに報
告し、さらに、占有パラメーターを更新する。このこと
は、制御回路ＣＯＮは、実際には格納が実行されていな
いにもかかわらず、データがすでに関連するゾーンに格
納されているとみなしていることを意味する。したがっ
て、占有パラメーターの更新は、対応ゾーンにおける予
約とみなされる可能性がある。

【００６３】図５のステップＳ１２における処理につい
て以下に説明する。このステップＳ１２は、関連のマク
ロ命令に従った集合的メモリＳＤＲＡＭの読み出しを表
す。アクセス・インターフェースＳＩＦがマクロ命令の
処理を開始した時点、すなわち読み出しの開始時点で、
関連のマクロ命令に付随する承認信号が承認信号バッフ
ァ・メモリＦＩＦＯ＿ＡＣＫを出ることは、図７に示す
とおりであり、すでに説明した。この承認信号は、アク
セスが書き込みオペレーションであることを示し、さら
に、この信号は、マクロ命令を作成するプロセッサＰを
指定する。したがって、このプロセッサＰに対応する制
御回路ＣＯＮは、集合的メモリＳＤＲＡＭのなかでデー
タを格納するアドレスを供給しなければならないことを
了解している。さらに、制御回路ＣＯＮは、マクロ命令
に従ったアクセス・オペレーションに関係するデータ数
についての情報を受け取る。この情報は、承認信号の一
部である。

【００６４】集合的メモリＳＤＲＡＭからのデータ・ペ
アが関係するゾーンＺに書き込まれるたびに、制御回路
ＣＯＮは、書き込みポインタの増分を実行する。さら
に、占有値を更新する。制御回路ＣＯＮは、マクロ命令
によって定義された集合的メモリＳＤＲＡＭへの読み出
しアクセスが完了するまで、この作業を続ける。制御回
路ＣＯＮは、アクセス・オペレーションに関係するデー
タ数を補助手段として、アクセス・オペレーションの終
了を検出する。このデータ数に関する情報は、承認信
号、およびインタフェース・メモリＳＲＡＭに書き込ま
れたデータの計数によって得られる。

【００６５】任意のゾーンＺからのデータ・ペアの読み
出しのたびに、このゾーンを制御する制御回路ＣＯＮ
は、読み出しポインタを増分し、占有値を更新する。

【００６６】インタフェース・メモリ・アクセス・アー
ビターＡＲＢＢＲは、インタフェース・メモリＳＲＡＭ
へのアクセスを制御する。アクセスには、（１）アクセ
ス・インターフェースＳＩＦによる、集合的メモリＳＤ
ＲＡＭからのデータをインタフェース・メモリＳＲＡＭ
に書き込むためのアクセス、（２）出力バッファ・メモ
リＯＢ１によるアクセス・オペレーション、（３）出力
バッファ・メモリＯＢ２によるアクセス・オペレーショ
ン、（４）出力バッファ・メモリＯＢ３によるアクセス
・オペレーションの４種類がある。（２）、（３）、
（４）の３種類のアクセス・オペレーションは、インタ
フェース・メモリＳＲＡＭに含まれるデータを、プロセ
ッサＰ１、Ｐ２、Ｐ３に転送する機能を果たす。

【００６７】インタフェース・メモリＳＲＡＭへのアク
セスは、インタフェース・メモリ・アクセス・アービタ
ーＡＲＢＢＲに提出された要求への応答として実行開始
される。インタフェース・メモリ・アクセス・アービタ
ーＡＲＢＢＲは、カレント要求から、優先度が最高の要
求を選択する。優先度は、書き込みアクセス要求（アク
セス・インターフェースＳＩＦを介したアクセス）が最
も高い。データ・ペアの書き出しが行われた結果、前述
したとおり、この種の要求は一般に２クロック・サイク
ルに１回の頻度で発生することになる。書き出しオペレ
ーションに必要な時間は１クロック・サイクルのみであ
る。このため、読み出しモードのインタフェース・メモ
リＳＲＡＭが、プロセッサＰへのデータ転送のためにア
クセスするチャンスが十分に存在する。

【００６８】任意の出力バッファ・メモリＯＢによる読
み出しアクセス要求は、出力バッファ・メモリＯＢと装
置Ｂの間のプライベート読み出しバスＢＢＲのサイズに
左右される。たとえば、バスがＮ／２ビットのサイズで
あると想定すると、Ｎ／２ビット部分は、出力バッファ
・メモリＯＢから装置Ｂに、１クロック・サイクルに１
回の頻度で転送できることになる。インタフェース・メ
モリＳＲＡＭの読み出しは、データ・ペアにおいて実行
開始される。１個のデータ・ペアは、２Ｎビットから構
成される。したがって、１個のデータ・ペアを装置Ｂに
送出するためには、４クロック・サイクルが必要とな
る。１個のデータ・ペアの転送には、読み出しモードの
インタフェース・メモリＳＲＡＭへのアクセス要求が関
係する。したがって、この例では、ＯＢは、４クロック
・サイクルに１回の頻度でアクセス要求を提出すること
になる。この例は、装置Ｂに対するバスのサイズは、さ
まざまな出力バッファ・メモリＯＢのアクセス要求の頻
度を決定することを示している。プライベート読み出し
バスＢＢＲのサイズがＮ／４ビットのときは、８クロッ
ク・サイクルに１回の頻度でアクセス要求が出されるこ
とになる。

【００６９】次の説明は、インタフェース・メモリＳＲ
ＡＭへのアクセスに関するアービトレーションの例であ
る。プライベート読み出しバスＢＢＲ１のサイズはＮ／
２ビットであり、プライベート読み出しバスＢＢＲ２の
サイズおよびプライベート読み出しバスＢＢＲ３のサイ
ズは、Ｎ／４ビットであるとする。アクセス・インター
フェースＳＩＦのアクセス・オペレーションが最高の優
先度を持ち、優先度の高い方から、出力バッファ・メモ
リＯＢ１、ＯＢ２、ＯＢ３のアクセス・オペレーション
が続く。最後に、すべてのアクセス・タイプ（ＳＩＦ、
ＯＢ１、ＯＢ２、ＯＢ３）に対する要求は、最初のクロ
ック・サイクルに同時に提出されるものとする。

【００７０】サイクル１：すべての要求は、同時に出さ
れる； 一時停止要求：アクセス・インターフェースＳＩＦ、出
力バッファ・メモリＯＢ１、ＯＢ２、ＯＢ３； サイクル２：最高優先度のアクセス・インターフェース
ＳＩＦが主導権（ｌｅａｄ）を持ち、要求を棄却する；
出力バッファ・メモリＯＢ１、ＯＢ２、ＯＢ３は要求を
維持する； 一時停止要求：出力バッファ・メモリＯＢ１、ＯＢ２、
ＯＢ３； サイクル３：第２の優先度を持つ出力バッファ・メモリ
ＯＢ１が主導権を持ち、要求を棄却する；アクセス・イ
ンターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ、出
力バッファ・メモリＯＢ２、ＯＢ３； サイクル４：最高優先度のアクセス・インターフェース
ＳＩＦが主導権を持ち、要求を棄却する；出力バッファ
・メモリＯＢ２、ＯＢ３は要求を維持する； 一時停止要求：出力バッファ・メモリＯＢ２、ＯＢ３； サイクル５：第３の優先度を持つ出力バッファ・メモリ
ＯＢ２が主導権を持ち、要求を棄却する；アクセス・イ
ンターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ、出
力バッファ・メモリＯＢ３； サイクル６：最高優先度のアクセス・インターフェース
ＳＩＦが主導権を持ち、要求を棄却する；出力バッファ
・メモリＯＢ１は、バッファ容量がゼロになり、再度、
要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ、出
力バッファ・メモリＯＢ１、ＯＢ３； サイクル７：第２の優先度を持つ出力バッファ・メモリ
ＯＢ１が主導権を持ち、要求を棄却する；アクセス・イ
ンターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ、出
力バッファ・メモリ、ＯＢ３； サイクル８：最高優先度のアクセス・インターフェース
ＳＩＦが主導権を持ち、要求を棄却する；出力バッファ
・メモリＯＢ３は要求を維持する； 一時停止要求：出力バッファ・メモリＯＢ３； サイクル９：第４の優先度を持つ出力バッファ・メモリ
ＯＢ３が主導権を持ち、要求を棄却する；アクセス・イ
ンターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル１０：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ１は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ１； サイクル１１：第２の優先度を持つ出力バッファ・メモ
リＯＢ１が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル１２：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ２は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ２； サイクル１３：第３の優先度を持つ出力バッファ・メモ
リＯＢ２が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル１４：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ１は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ１； サイクル１５：第２の優先度を持つ出力バッファ・メモ
リＯＢ１が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル１６：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ３は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ３； サイクル１７：第４の優先度を持つ出力バッファ・メモ
リＯＢ３が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル１８：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ１は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ１； サイクル１９：第２の優先度を持つ出力バッファ・メモ
リＯＢ１が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル２０：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ２は、バッファ容量がゼロになり、再
度、要求を提出する； 一停止要求：出力バッファ・メモリＯＢ２； サイクル２１：第３の優先度を持つ出力バッファ・メモ
リＯＢ２が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する： 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル２２：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ１は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ１； サイクル２３：第２の優先度を持つ出力バッファ・メモ
リＯＢ１が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する。

【００７１】一時停止要求：アクセス・インターフェー
スＳＩＦ； サイクル２４：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ３は、バッファ容量がゼロになり、再
度、要求を提出する； 一時停止要求：出力バッファ・メモリＯＢ３； サイクル２５：第４の優先度を持つ出力バッファ・メモ
リＯＢ３が主導権を持ち、要求を棄却する；アクセス・
インターフェースＳＩＦが新しい要求を提出する； 一時停止要求：アクセス・インターフェースＳＩＦ； サイクル２６：最高優先度のアクセス・インターフェー
スＳＩＦが主導権を持ち、要求を棄却する；出力バッフ
ァ・メモリＯＢ１は、バッファ容量がゼロになり、再
度、要求を提出する。

【００７２】一時停止要求：出力バッファ・メモリＯＢ
１；など。

【００７３】上記のアクセス・オペレーションの周期は
８サイクルである。アービトレーションは、８通りの状
態を持つ周期性のあるマシンによって実行開始されたよ
うにみえるが、これは、例においては、すべての装置Ｂ
が各自のデータを定まった方法で処理するものと想定さ
れているからである。

【００７４】さらに、アクセス・インターフェースＳＩ
Ｆによるアクセス要求は、２クロック・サイクルに１回
の頻度で定期的に提出されていると想定されているが、
実際には、必ずしもこの想定どおりではない。したがっ
て、インタフェース・メモリＳＲＡＭへのアクセス制御
は、周期性マシンを補助とするよりも、アービターを補
助手段として順番に実施するほうが適切である。アービ
ターは、インタフェース・メモリＳＲＡＭへのアクセス
に関してある程度の柔軟性を許容するため、データ転送
に利用できる帯域幅が効率的に活用できることになる。

【００７５】以下は、インタフェース・メモリＳＲＡＭ
への書き込みアクセス（アクセス・インターフェースＳ
ＩＦによるアクセス）は２クロック・サイクルに１回の
みとする想定に従った規則の例外である。この例外は、
奇数のデータが関与するマクロ命令への応答としての集
合的メモリＳＤＲＡＭに対するアクセスの場合に発生す
る。このアクセスに関係するデータはすべて、最後のデ
ータ要素を除いて、パートナーを持ち、したがって、ペ
アの形でインタフェース・メモリＳＲＡＭに書き込まれ
る。最後のデータ要素は、パートナーがない。別のアク
セス・オペレーションの第１データであり、したがって
別のプロセッサＰが使用されることになるため、ペアの
相手となる次のデータ要素を使えない。結果として、こ
の別のアクセス・オペレーションの第１のデータ要素
は、インタフェース・メモリＳＲＡＭの別のゾーンＺに
格納されることになる。したがって、奇数のデータ要素
が関係するアクセスの最後のデータ要素が入力バッファ
・メモリＩＢに到着した時点で、このデータは、パート
ナーなしに、アクセス・オペレーションにおいて構成さ
れた最後のデータ・ペアのための書き込みオペレーショ
ンに続くクロック・サイクル中に、インタフェース・メ
モリＳＲＡＭにロードされることになる。このため、１
クロック・サイクルの途切れなしに（本来であれば、こ
の途切れの間に、別の読み出しアクセス・オペレーショ
ンが実行できる）２個の書き込みアクセス・オペレーシ
ョンが連続することになる。

【００７６】図５および９は、読み出しモードにおける
メモリ・インターフェースＩＮＴのオペレーションに関
するものである。書き込みモードにおけるオペレーショ
ンは、ほぼ対称的なものとなる。すなわち、書き込みバ
ッファ・メモリ配列ＢＵＦＷは、前述した読み出しバッ
ファ・メモリ配列ＢＵＦＲと類似性がある。したがっ
て、書き込みバッファ・メモリ配列ＢＵＦＷは、装置Ｂ
と１対１に対応するゾーンに分かれたインタフェース・
メモリを構成する。装置Ｂは、データの格納場所を指示
するマクロ命令の前後を問わず、データを供給し集合的
メモリに書き込むことができる。実際、対応する装置Ｂ
から集合的メモリに格納するデータが供給された直後
に、ゾーンにデータが入り、このオペレーションはゾー
ンがデータで満杯になるまで続く。ゾーンが満杯になる
と、メモリ・インターフェースＩＮＴは、対応する装置
Ｂに、もはや新しいデータを格納する余地がないことを
伝える。この報告によって、装置Ｂは、対応するゾーン
にデータを格納する余地が生まれるまで、新しいデータ
の供給を停止することになる。ゾーンＺから集合的メモ
リへのデータ転送の結果として、ゾーンにはデータを格
納する余地が生じる。こうしたデータ転送は、マクロ命
令がアービターＡＲＢによって受理され、アクセス・イ
ンターフェースＳＩＦによって処理された後、速やかに
実行できる。同様に、装置Ｂがデータを供給するよりも
前にマクロ命令を発行することも可能である。いずれの
場合にも、ゾーンに新しいデータを入れる余地があるこ
とを伝える情報が書き込みバッファ・メモリ配列ＢＵＦ
Ｗから出されない限りは、マクロ命令はアービターＡＲ
Ｂに適用されない。

【００７７】図１〜９によって説明したデータ処理配列
は、「本発明の概要」において説明した発明の実装例で
ある。図１については、プライベート読み出しバスＢＢ
Ｒ１およびプライベート書き込みバスＢＢＷ１は、もっ
ぱら装置Ｂ１と集合的メモリＳＤＲＡＭの間でのデータ
通信を可能にする。プライベート読み出しバスＢＢＲ２
とプライベート書き込みバスＢＢＷ２は、もっぱら装置
Ｂ２と集合的メモリＳＤＲＡＭの間でのデータ通信を可
能にする。また、プライベート読み出しバスＢＢＲ３と
プライベート書き込みバスＢＢＷ３は、もっぱら装置Ｂ
３と集合的メモリＳＤＲＡＭの間でのデータ通信を可能
にする。メモリ・インターフェースＩＮＴは、各装置Ｂ
のデータ・バーストにおける集合的メモリＳＤＲＡＭへ
のアクセスを可能とし、同時に、プライベート読み出し
バスＢＢＲおよびプライベート書き込みバスＢＢＷにお
ける実質的に定常的なデータ・ストリームを生成する。
実際、個々の装置Ｂについて、メモリ・インターフェー
スＩＮＴは、集合的メモリＳＤＲＡＭから読み出され、
装置Ｂに送られるデータ・バーストのスムージングを実
行する。言い換えると、個々の装置Ｂについて、メモリ
・インターフェースＩＮＴは、バーストにおいて集合的
メモリＳＤＲＡＭにデータを書き込むために装置Ｂから
受け取ったデータの時間的濃縮（ｔｉｍｅ ｃｏｎｃｅ
ｎｔｒａｔｉｏｎ）を実行する。

【００７８】前述の図と説明は、むしろ本発明の制約に
ついて明らかにしている。追加請求に該当する多数の代
替案が存在することは明らかである。下記の結語は、こ
の点に触れている。

【００７９】本発明に沿ったデータ処理配列の実装に
は、さまざまな方法がある。図１に示したデータ処理配
列は、３個のプロセッサから構成されているが、４個以
上または２個以下のプロセッサから構成される場合も考
えられる。さらに、すべてのプロセッサが対応するプラ
イベート・バスを持つ必要もない。一部のプロセッサは
共有バスを持ち、共有バスを介して集合的メモリにアク
セスすることができる。たとえば、図１に示したデータ
処理配列は、図示されているプロセッサの外に、図示さ
れていない２個以上のプロセッサを持つ可能性があり、
この場合、図示されていないプロセッサは共有バスを介
して集合的メモリＳＤＲＡＭや他の集合的メモリにもア
クセスできる。

【００８０】プライベート・バスについては、多種の実
装方法がある。図１に示したデータ処理配列は、プライ
ベート読み出しバスＢＢＲと、プライベート書き込みバ
スＢＢＷから構成されているが、双方向のプライベート
・バスから構成される実装も可能である。この種の実装
例においては、プロセッサは、双方向プライベート・バ
スを介して、集合的メモリからデータを読み出し、か
つ、集合的メモリにデータを書き込むことができる。こ
の種の双方向バスでは、読み出しデータ・ストリームと
書き込みデータ・ストリームは、ともに実質的に定常流
となり、インターリーブ関係にある。

【００８１】メモリ・インターフェースの実装には、多
種の方法がある。図４に示したメモリ・インターフェー
スは、アービトレーションに基づいて集合的メモリへの
アクセスを確保する。その他の実装例としては、固定ス
キーマを基盤とする集合的メモリへのアクセス確保が考
えられる。固定スキーマは、個々のプロセッサのために
少なくとも１個のタイム・スロットにおいて構成される
反復アクセス・パターンとなる可能性がある。

【００８２】ハードウェアとソフトウェアの双方、また
はいずれか一方による実装機能には多種の方法がある。
この点について、図は概略を示すにとどまっており、各
図は、本発明の多数の可能な具体化方法の１通りを示し
たにすぎない。したがって、図では、ブロックごとに異
なる機能が示されているが、実際には、１個のハードウ
ェアやソフトウェアが複数の機能を実行する可能性を排
除しているものではない。また、ハードウェアとソフト
ウェアの組み合わせで機能を実行する方式も排除されて
はいない。

【００８３】たとえば、図４は、組み合わせにおいて集
合的メモリへのアクセスを制御し、メモリ・インターフ
ェースに含まれたメモリ回路を制御する多数のブロック
から構成されるメモリ・インターフェースである。原則
として、これらのブロックは、適切にプログラムされた
コンピュータ回路によって実装することができる。プロ
グラム・メモリにロードされた一連の命令は、コンピュ
ータ回路に、図１〜９に記述された各種の制御オペレー
ションを実行開始させる。一連の命令は、たとえばディ
スクなど、一連の命令を含む媒体（ｃａｒｒｉｅｒ）の
読み出しによって、プログラム・メモリにローディング
されるであろう。媒体の読み出しは、インターネットな
どの通信ネットワーク経由で実行開始することも可能で
あろう。すなわち、サービス・プロバイダは、通信ネッ
トワーク経由で利用できる一連の命令を作成することが
できる。

【００８４】本請求のなかで用いられた参照符は、請求
事項を制約するものとして解釈してはならない。「構成
する（ｃｏｍｐｒｉｓｉｎｇ）」という語は、請求には
リストされていない他の要素やステップの存在を排除す
るものではない。要素やステップの前の「一つの（ａや
ａｎ）」という前置詞は、要素やステップが複数である
可能性を排除するものではない。

【図面の簡単な説明】

【図１】本発明に沿ったデータ処理方式を示す図。

【図２】本発明のデータ処理方式のメモリ・インターフ
ェースの動作を示す図。

【図３】本発明のデータ処理方式のデータ処理装置を示
す図。

【図４】本発明のデータ処理方式のメモリ・インターフ
ェースを示す図。

【図５】装置への読み出しアクセスを示す図。

【図６】（ａ）および（ｂ）は集合的メモリへの任意ア
クセスを示す図。

【図７】メモリ・インターフェースのアクセス・インタ
ーフェースを示す図。

【図８】メモリ・インターフェースのバッファ・メモリ
配列を示す図。

【図９】読み出しのためのバッファ・メモリ配列を示す
図。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 ユーグ、ド、ペルテュイ フランス国ガルセル、リュ、ド、ラ、クル ートデル、３ (72)発明者 ステファンヌ、ミュッツ フランス国カーン、リュ、フレスネル、３

Claims (5)

【特許請求の範囲】
1. 【請求項１】集合的メモリと協調するように配列された
   複数のプロセッサから構成されるデータ処理配列におい
   て、 プロセッサと集合的メモリの間でのデータ通信を可能と
   するプロセッサと、 データ・バーストにおいて集合的メモリへのアクセスを
   提供し、同時に、プライベート・バス上での実質的に定
   常的なデータ・ストリームを生成するメモリインタフェ
   ースと、を備えることを特徴とするデータ処理配列。
2. 【請求項２】集合的バッファ・メモリと、 異なるプロセッサに属する集合的メモリの中のゾーンを
   制御するための制御装置と、を備えることを特徴とする
   請求項１に記載のデータ処理配列。
3. 【請求項３】集合的バッファ・メモリへのアクセスを制
   御するためのアービターから構成されるメモリ・インタ
   ーフェースを備えることを特徴とする請求項２に記した
   データ処理配列。
4. 【請求項４】プロセッサと集合的メモリの間でのデータ
   通信を可能とするプライベート・バス経由で集合的メモ
   リと協調するように配列された複数のプロセッサによる
   データ処理法において、 データ・バーストにおいて集合的メモリへのアクセスを
   提供し、同時に、プライベート・バス上で実質的に定常
   的なデータ・ストリームを生成するステップを備える。
5. 【請求項５】メモリ・インターフェースおよびプライベ
   ート・バス経由で集合的メモリと協調するように配列さ
   れた複数のプロセッサから構成されるデータ処理配列の
   ためのコンピュータ・プログラム製品において、 データ処理配列にローディングされた時点でメモリ・イ
   ンターフェースにデータ・バーストにおける集合的メモ
   リへのアクセスを供給し、同時に、プライベート・バス
   上で実質的に定常的なデータ・ストリームを生成する一
   連の命令から構成されることを特徴とするコンピュータ
   ・プログラム製品。