JPH0484258A - 共用記憶制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ アクセス元となる複数のクラスタと共用メモリ部の間で
共用メモリ制御部を介してパケット転送を行う共用記憶
制御方式に関し、 通信中にクラスタ側での回復不能なエラー発生で通信が
遮断した時のプツトロックと他のクラスタでのオーバー
ヘッドを防止することを目的とし、クラスタ側のエラー
発生により通信状態が遮断された際に、共用メモリ制御
部内のクラスタ専用回路及び共通回路の初期化、ロック
レジスタのロック解除、更には共用メモリ部からのレシ
ーバ回路のアクセスタイム以上に亘るデータチェックと
バリッドの抑止を行うように構成する。

［産業上の利用分野］ 本発明は、パケット転送によりアクセス元装置となる複
数のクラスタと共用メモリ部との間のデータ転送を共用
メモリ制御部を介して行う共用記憶制御方式に関する。

クラスタは１又は複数のｃｐｕ、ｃｐｕとチャネル装［
（ＣＨ）及び主記憶（ＭＳＵ）等を接続してアクセスす
る主記憶制御ユニット（ＭＣＵ）により１つのシステム
を構成しており、このようなりラスタでなる１又は複数
のシステムをシステムストレージユニット（ＳＳＵ）と
しての共用メモリ部に接続し、クラスタの主記憶に比べ
て大容量の共用記憶部を用いた巨大プログラムの実行、
複数のクラスタにおいてマルチタスクでプログラムを実
行させることによる高速実行、更に共用記憶とクラスタ
を２重化構成とすることでシステムの二重化等を行って
いる。

クラスタから共用メモリに対するアクセス及びデータ転
送はパケット転送により行っている。例えばクラスタか
らリードアクセスを受ける七クラスタとの間に通信状態
を確立し、共用メモリ部のリードアクセスで得られたデ
ータのクラスタへのパケット転送が終了するまで通信状
態を維持する。

しかし、通信中にクラスタ側で回復不能なエラーが発生
した場合、最悪の場合は共用メモリ制御部の機能が完全
に停止するプツトロックを起こし、またデッドロックに
至らな（ともエラーを発生したクラスタのアクセス制御
状態から離脱する処理に時間がかかり、他のクラスタか
らのアクセスにオーバーヘッドを生ずる。従って、クラ
スタエラー発生時の通信遮断によるデッドロックを回避
し、且つ他のクラスタからのアクセスに対する影響を最
小限に抑えることが望まれる。

［従来の技術］ 従来、１つのシステムを構成するアクセス元装置として
の複数のクラスタ、共用メモリ制御部、及び共用メモリ
部を備えた共用記憶制御方式にあっては、共用メモリ部
に対する各クラスタからのアクセスに対し共用メモリ制
御部のプライオリティ制御、ロックアドレスを使用した
メモリ領域の占有制御、パイプライン制御によるメモリ
アクセス、共用メモリに対するアクセスデータのパケッ
ト転送を行っている。

［発明が解決しようとする課題］ しかしながら、このような従来の共用記憶制御方式にあ
っては、共用メモリ制御装置に接続されたクラスタが、
メモリアクセスの通信中に回復不能なハードエラー等を
起こして通信を突然遮断する可能性がある。このように
エラー発生で通信が遮断されると、共用メモリ制御回路
部内はエラー発生クラスタとの間でパケット転送を可能
とする各種制御パラメータの設定や回路動作状態にあり
、突然通信が遮断して正常なアクセスを継続てきないた
め、エラー発生後に暴走して制御不能となるデッドロッ
クに陥ったり、初期状態への回復に手間取って他のクラ
スタからのアクセスがオーバーヘッドとなってしまう問
題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、クラスタ側での回復不能なエラー発生による通信
遮断が起きても共用記憶制御のプツトロックと他のクラ
スタてのオーバーヘッド発生を防止する共用記憶制御方
式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、クラスタ等の複数のアクセス元装置１０
−１〜１０−ｎ、共用メモリ制御部１２、及び共用メモ
リ部１４を備え、アクセス元装置１０−１〜１０−ｎと
共用メモリ部１４の間で共用メモリ制御部１２の制御の
もとにパケット転送を行う共用記憶制御方式を対象とす
る。

このような共用記憶制御方式につき本発明にあっては、
共用メモリ制御部１２で任意のアクセス元装置と通信中
にアクセス元装置側の回復不能なエラー発生により通信
状態が遮断された際に、該通信遮断により生ずるデッド
ロック及びオーバーヘッドを抑止するように回復処理を
行うエラー処理手段１８を共用メモリ制御部１２に設け
たことを特徴とする。

具体的にエラー処理手段１８は、 回復不能なエラーを発生したアクセス元装置の専用回路
２０を初期化する第１初期化手段２２と；各アクセス元
装置に共通の共通制御回路２４を初期化する第２初期化
手段２６と； 共用メモリ部１４のロックアドレスを格納したロックレ
ジスタ２８のアクセス元ＩＤがエラー発生アクセス元装
置と一致した時にのみ有効ビットをクリアしてロックを
解除させるクリア手段３２と； 共用メモリ部１４からのレシーバ回路３６に対し共用メ
モリアクセスタイム以上の間、エラーを発生したアクセ
ス元装置のアクセスによるリードデータ受信に関するデ
ータチェック及び有効ビットの設定を抑止する抑止手段
３６と； 設ける。

ここで第２初期化手段２６は共用制御回路２４としての
プライオリティ回路を初期化する。

またクリア手段３２は、 ロックレジスタ３０に格納されたアクセス元■Ｄを解読
するデコーダと； 該デコーダのアクセス元装置の解読出力とエラー発生時
に有効となるインタフェースクリア信号との論理積をア
クセス元装置毎に検出する複数のＡＮＤゲートと・ 該複数のＡＮＤゲートのいずれかより得られた論理積出
力によるロックレジスタ３０の有効ビット（Ｖ）をオフ
するクリアゲートと を備える。

更に抑止手段３６は、 共用メモリ部１４を制御するアクセスパイプラインの所
定段数位置に格納されたアクセス元ＩＤを解読してエラ
ー発生アクセス元装置の識別出力を生ずる出力端子をア
クセス元装置毎に備えたデコーダと； エラー発生時にインタフェースクリア信号により共用メ
モリ部１４のアクセスタイム以上となる所定時間値のプ
リセットを受けてスタートするアクセス元装置毎に設け
られた複数のタイマカウンタと； 前記デコーダの出力端子と前記複数のタイマカウンタの
出力をアクセス元装置毎に入力し、アクセス元装置識別
出力が得られた状態でタイマカウンタがプリセット時間
に到達するまでの間、共用メモリ１４からのレシーバ回
路３４へのデータチェック信号の出力を禁止するゲート
回路と；を備える。

［作用］ このような構成を備えた本発明の共用記憶制御方式によ
れば、アクセス元装置としてのクラスタ側で回復不能な
エラーが発生すると、共用メモリ制御部で通信手段を検
知してインタフェースクリア信号を生成し、エラー発生
クラスタの専用回路、例えば受信バッファやムーバ−等
を初期化し、同時に共通制御回路としてのプライオリテ
ィ回路を初期化する。またエラー発生クラスタがロック
付きアクセスにより共用メモリ部のアクセス領域を占有
するロック獲得状態にあったならば、ロックレジスタの
有効ビットをクリアＯＦＦしてロックを解除する。更に
エラー発生後に共用メモリ部から異常なリードデータが
レシーバ回路に転送されてくるので、アクセスタイム以
上の所定時間はレシーバ回路のデータチェックを抑止し
て不必要なエラー検知を解除する。

その結果、クラスタ側でエラーが発生して通信遮断が起
きても、共用メモリ制御部はアクセスタイムをわずかに
越える時間を要するだけでエラー発生クラスタとの通信
が正常終了したと同じ状態にデッドロックを起こすこと
なく回復させることができる。また他の正常なりラスタ
から見ると、共用メモリ制御部は途中でクラスタがエラ
ーを起していても、エラーなしの場合と同じ程度の時間
で他のクラスタのアクセス受付けに移行するため、正常
なりラタスにオーバーヘッドを起こさせることもない。

［実施例］ 第２図は本発明の共用記憶制御方式が適用されるシステ
ムの全体構成図である。

第２図において、１０−１．１０−２．　　・・・１０
−ｎはアクセス元装置としてのクラスタ、１２は共用メ
モリ制御部、１４は共用メモリ部である。クラスタ１０
−１〜１０−ｎは送受信回路２００−１〜２００−〇を
備え、この送受信回路２００−１〜２００−ｎを共用メ
モリ部１２の送受信回路３００−１〜３００−ｎと接続
し、クラスタ側からのアクセス（リードまたはライト）
に対し共用メモリ制御部１２による制御のもとに共用メ
モリ１１４との間でパケット転送を行なってメモリアク
セスを実行する。

第３図は第２図のクラスタの構成をクラスタ１０−１を
代表して示したもので、１又は複数のＣＰ　Ｕ　１００
−１〜ＩＧＬｎ　、とチャネル装置（ＣＨ）　＋０２及
び主記憶（ＭＳＵ　１０４）等を接続してアクセスする
主記憶制御ユニット（ＭＣＵ）１０６により１つのシス
テムを構成しており、このようなりラスタでなる１又は
複数のシステムをシステムストレージユニット（ＳＳＵ
）を構成する共用メモリ部１４に共用メモリ制御部１２
を介して接続し、クラスタの主記憶に比べて大容量の共
用記憶部を用いた巨大プログラムの実行、複数のクラス
タにおいてマルチタスクでプログラムを実行させること
による高速実行、更に共用記憶とクラスタを２重化構成
とすることでシステムの二重化等を行っている。

第４図は第２図における共用メモリ制御部１２の実施例
構成図である。

第４図において、クラスタ１０−１〜１０−ｎからの受
信部として、クラスタ毎に受信バッファ３８−１〜３８
−ｎ、　　ムーバ−４０−１〜４０ｎがクラスタ専用回
路２０として設けられる。ムーバ−４０−１〜４０−ｎ
に対しては共通制御回路としてプライオリティ回路２４
が設けられ、同時に２以上のクラスタよりアクセスを受
けた際に、予め定めた手順に従って特定のクラスタから
のアクセスを許可する。

プライオリティ回路２４に対してはロックレジスタ３０
が設けられ、共用メモリ部１４のロック制御を可能とし
ている。このロックレジスタ３０は共用メモリ部１４が
ロック状態にあることを示す有効ビット■と、共用メモ
リ部１４のロックアドレス、具体的にはロックスタート
アドレスの格納部と、現在ロックを獲得しているクラス
タを示すクラスタＩＤが格納されている。ロックレジス
タ３０により共用メモリ部１４のロックが獲得された状
態で他のクラスタから通常のアクセス、即ちロック付き
でないアクセスが行なわれてアクセスアドレスがロック
アドレスに重複することがロックレジスタ３０のロック
アドレスから比較判断されると、プライオリティ回路２
４はそのアクセスをロック解除まで待たせるようになる
。

ムーバ−４０−１〜４０−ｎの出力は転送インタフェー
ス４２を介して共用メモリ部１−４に与えられる。また
、ムーバ−４０−１〜４０−ｎからのアクセス情報、即
ちアクセスコマンド（スタートアドレス、レングス、デ
イスタンス等）は転送インタフェース４４を介してアク
セスパイプライン４６に与えられ、アクセスパイプライ
ン４６によるパイプライン制御で共用メモリ部１４のメ
モリアクセス及び共用メモリ制御部１２側の転送インタ
フェース４５に対するリードデータの転送受信制御が行
なわれる。転送インタフェース４５に続いてはクラスタ
毎に送信バッファ（リードバッファ＞４８−１〜４８−
ｎ及び各クラスタヘリドデータをパケット転送するため
の転送インタフェース５０−１〜５０−ｎが設けられる
。

このような共用メモリ制御部１２の構成に対し本発明に
あっては、特定のクラスタとの通信中にクラスタ側でエ
ラーが発生して通信遮断が起きた際に、デッドロックや
他のクラスタでのオーバーヘッドを起こすことなく回復
処理を行なうエラ処理手段として第１初期化回路２２．
第２初期化回路２６．ロックレジスタクリア回路３２及
びレシーブチエツク抑止回路３６が設けられる。

これらの第１初期化回路２２．第２初期化回路２６、ロ
ックレジスタクリア回路３２及びレシブチェック抑止回
路３６は、クラスタエラー発生時に共用メモリ制御部１
２側で発生するクラスタ毎のインタフェースクリア信号
ＩＮＴ−ＣＬＩ〜ｎのいずれかを受けてエラー回復動作
を実行する。

第５図は本発明におけるクラスタ１０−１〜１０−ｎと
共用メモリ制御部１２との間の通信制御状態を示した説
明図であり、同図（ａ）に正常時を示し、同図（ｂ）に
クラスタエラー発生時を示す。

まず正常時にあっては、第５図（ａ）に示すように、例
えばクラスタ１０−１からのアクセスを例にとると、共
用メモリ制御部１２との間の通信状態を確立するため、
まずクラスタ１０−１の送受信回路２００−１がオペレ
ーションアウト信号０ＰＯＵＴをオンする。このクラス
タ１０−１からのオペレーションアウト信号ＯＰ　−Ｏ
Ｕ　Ｔ　（７）　、ｔ　：／を受けて、対応する共用メ
モリ制御部１２の送受信回路３００−１はオペレーショ
ンイン信号ＯＰ−ＩＮをオンする。この２つのオペレー
ションアウト信号０Ｐ−ＯＵＴとオペレーションイン信
号０ＰＩＮがオンしている状態でクラスタ１０−１と共
用メモリ制御部１２の間で送受信回路２００−１と３０
０−１による通信可能状態が作り出される。

一方、第５図（ｂ）に示すようにクラスタ１０１でオペ
レーションアウト信号０Ｐ−ＯＵＴをオンし、これに伴
って共用メモリ制御部１２側でオペレーションイン信号
０Ｐ−ＩＮをオンした通信中にクラスタ１０−１側で回
復不能なエラーが発生すると、クラスタ１０−１側から
のオペレーションアウト信号０Ｐ−ＯＵＴはエラー発生
により遮断され、オフとなってしまう。このクラスタ１
０−１の回復不能なエラー発生に伴なうオペレーション
アウト信号０Ｐ−ＯＵＴのオフを受けて共用メモリ制御
部１２の送受信回路３ｆｌ［ｌ−１はオペレーションイ
ン信号ＯＰ−Ｉ　Ｎをオフすると同時にインタフェース
クリア信号ＩＮＴ−ＣＬＩを発行し、以下の説明で明ら
かにするインタフェースクリア動作、即ちエラー回復の
処理動作が起動される。

尚、回復不能なエラーを起こしたクラスタ側は、その後
、共用メモリ部１４に対するアクセスが不可能となるた
め、共用メモリ部１４に対する構成制御を全て解除し、
自分のシステム内でのアクセスのみに移行する。

クラスタ側でのエラー発生に伴って共用メモリ制御部１
２側で発生されたインタフェースクリア信号ＩＮＴ−Ｃ
ＬＩは第３図に示す第１初期化回路２２．第２初期化回
路２６及びロックレジスタクリア回路３２、更にレシー
ブチエツク抑止回路３６のそれぞれに与えられ、現在通
信中にあったクラスタ、例えばクラスタ１０−１のエラ
ー発生に対しエラー回復処理を開始する。

まず、第１初期化回路２２はクラスタ１０−１〜１０−
ｎからの受信回路部に位置する受信バッファ３８−１〜
３８−ｎ、　　ムーバ−４０−１〜４０−ｎを初期化し
、同時にクラスタ１０−１〜１０−ｎへの送信回路部に
位置する送信バッファ４８−１〜４８−ｎ及び転送イン
タフェース５〇−１〜５０−ｎのそれぞれを初期化する
。

次に、第２初期化回路２６はプライオリティ回路２４を
第６図に示すようにして初期化する。

第６図は（ａ）に正常終了時のプライオリティ回路の動
作を示し、（ｂ）にクラスタエラー発生時のプライオリ
ティ回路の動作を示す。

まず、第６図（ａ）の正常時にあっては、例えばムーバ
−４０−１におけるクラスタ１０−１との間の通信によ
るアクセスを受ける吉、プライオリティリクエスト信号
ＰＲ−ＲＥＱをプライオリティ回路２４に発行する。ム
ーバ−４０−１からプライオリティリクエスト信号ＰＲ
，−ＲＥＱを受けたプライオリティ回路２４は、同時に
優先度の高い他のクラスタからのアクセスを受けていな
ければプライオリティ許可信号ＰＲ−ＯＫを発行し、ム
ー／＜−４０−１は共用メモリ部１４のアクセスを実行
する。ムーバ−４０−１からのアクセスで１つのパケッ
ト転送が終了すると、ムーバ−４０−１はプライオリテ
ィエンド信号ＰＲ−ＥＮＤを発行し、これによりプライ
オリティ回路２４のプライオリティ許可信号ＰＲ−ＯＫ
が終了して初期状態に戻る。

これに対し第６図（ｂ）に示すクラスタエラ発生時にあ
っては、ムーバ−４０−１からのプライオリティリクエ
スト信号ＰＲ−ＲＥＱによりプライオリティ許可信号Ｐ
Ｒ−ＯＫが出されている状態でクラスタエラーによりイ
ンタフェースクリア信号ＩＮＴ−ＣＬＩが発行されると
、強制的にプライオリティ終了信号ＰＲ−ＥＮＤが発行
され、プライオリティ許可信号ＰＲ−ＯＫをオフしてプ
ライオリティ回路２４を初期状態に復旧させる。

次に、第４図のロックレジスタクリア回路３２の実施例
を第７図を参照して説明する。

第７ｒ！ｚ：Ｊにおいて、ロックレジスタ３０は有効ビ
ットＶと共用メモリ部１４のロックアドレス、具体的に
はロックスタートアドレスと、ロックを獲得したクラス
タＩＤの格納エリアを有する。ロックレジスタ３０の有
効ビット■はプライオリティ回路２４でロック付きアク
セスに対しプライオリティ許可が出された際に有効ビッ
トＶをオンにセットする。同時に、ロックアドレス（ロ
ックスタートアドレス）が格納され、またロックを獲得
したクラスタＩＤがセットされる。

この状態で他のクラスタよりロック付きでない通常のア
クセスが行なわれると、ロックアドレス比較判断部５４
にアクセスアドレス、具体的にはアクセススタートアド
レスが与えられ、ロックレジスタ３０のロックアドレス
との比較判断により現在ロックが獲得されている共用メ
モリ部１４のロックアドレスにアクセスアドレスが含ま
れるか否か比較判断し、含まれなければＮＯＲゲート５
６（入力にインバータをもったＡＮＤゲート、即ちＮＯ
Ｒゲート）を介してアクセス許可を発行し、含まれれば
アクセス禁止を発行する。

このようなロックレジスタ３０の回路部に対し、ロック
レジスタクリア回路３２としてデコーダ５８、ＮＯＲゲ
ー）６０−１〜６０−ｎ、ＯＲゲト６２でなる回路が設
けられる。デコーダ５８はロックレジスタ３０のクラス
タＩＤを解読し、現在ロックを獲得しているクラスタの
識別出力を生ずる。デコーダ５８の各クラスタ識別出力
はＮＯＲゲート６０−１−〜６０−ｎの一方に入力され
る。

ＮＯＲゲート６０−１−〜６０−　ｎの他方には各クラ
スタ毎に負極性のインタフェースクリア信号ＩＮＴ−Ｃ
ＬＩ〜ＣＬｎが与えられている。従って、例えばクラス
タ１０−１との通信中にエラーが発生してクラスタ１０
−１に対応したインタフニスクリア信号ＩＮＴ−ＣＬＩ
がオンすると、このときクラスタ１０−１のアクセスで
ロックが獲得されていれば、クラスタ１０−１のクラス
タＩＤがロックレジスタ３０に格納されているため、Ｎ
ＯＲゲート６０−１に対するデコーダ５８の出力がオン
しく出力にインバータが接続されているので、即ち出力
０の状態）、ＮＯＲゲート６０−１のオン出力がＯＲゲ
ート６２．５２を介してロックレジスタ３０にクリアオ
フ信号として与えられ、そのときオン状態にある有効ビ
ット■を強制的にオフする。

次に、第４図のアクセスパイプライン４６に対し設けら
れたレシーブチエツク抑止回路３６を、第８図を参照し
て説明する。

第８図のレシーブチエツク抑止回路３６にはデコーダ６
４が設けられ、デコーダ６４にはアクセスパイプライン
４６の所定のパイプライン段数口、即ちＮ段目出力が与
えられ、このアクセスパイプライン４６には現在アクセ
ス中のクラスタＩＤが格納されているため、このＮ段目
のクラスタＩＤをデコーダ６４に入力し、クラスタＩＤ
に対応したＮ段目のクラスタ識別出力を得るようにして
いる。

一方、クラスタ１０−１〜１０−ｎに対応してタイマカ
ウンタ６６−１〜６６−ｎが設けられる。

カウンタ６６−１〜６６−ｎに対しては、対応するクラ
スタのエラー発生で得られたインタフニスクリア信号の
オンにより初期値Ｔがプリセットされる。カウンタ６６
−１〜６６−ｎは減算器７４−ｊ〜７４−ｎを備え、所
定のクロックサイクル毎にカウンタプリセット値の減算
を繰り返す。

カウンタ６６−１〜６６−ｎのカウンタ出力はカウンタ
プリセット値が０になるまでの間、オン状態（出力にイ
ンバータが接続されているので、即ち出力０の状態）に
置かれる。

カウンタ６６−１〜６６−ｎのカウンタ出力はクラスタ
毎に設けられたＮＯＲゲート６８−１〜６８−ｎの一方
に入力され、ＮＯＲゲート６８１〜６８−ｎの他方には
デコーダ６４からの各クラスタ識別出力が入力される。

従って、ＮＯＲゲート６８−１〜６８−ｎはデコーダ６
４からクラスタ識別出力が得られ、即ち出力０が得られ
、且つカウンタ６６−１〜６６−ｎからプリセット値が
０未満となるまでのカウンタオン出力、即ち０出力が得
られている間、０出力を生ずる。ＮＯＲゲ′−トロ８−
１〜６８−ｎの出力はＮＯＲゲート７０で取りまとめら
れ、ＮＯＲゲート７２の一方に入力される。ＮＯＲゲー
ト７２の他方には、第３図に示した共用メモリ部１４か
らの読出データを受信する転送インタフェース４５に対
しアクセスパイプライン４６から出力する負極性のチエ
ツク有効信号が入力されている。

ここで、タイマカウンタ６６−１〜６６−ｎにプリセッ
トする初期値Ｔは共用メモリ部１４のアクセスタイムに
等しいかそれ以上かの時間となる。

次に第８図の動作を説明すると、今、クラスタ１０−１
との通信中にエラーが発生したとすると、デコーダ６４
に対してはアクセスパイプライン４６のＮ段目出力とし
てクラスタ１０−１を示すクラスタＩＤが入力され、Ｎ
ＯＲゲート６８−１に対するデコーダ出力が０となって
ＮＯＲゲート６８−１に与えられる。

一方、クラスタ１０−１−のエラー発生で、対応するイ
ンタフェースクリア信号ＩＮＴ−ＣＬＩの発行に伴って
カウンタ６６−１に対し初期値Ｔがプリセットされる。

初期値Ｔのプリセットを受けたタイムカウンタ６６−１
は所定のクロックサイクル毎にカウンタ内容を減算器６
８−１で１つディクリメントし、カウンタ内容が０とな
るまでディクリメント動作を繰り返す。タイマカウンタ
６６−１の出力はカウンタ内容がＯとなるまでの間、出
力Ｏを維持する。従って、Ｎ０Ｒ６８−１の出力は１と
なり、ＯＲゲート７０を介してＮＯＲゲート７２を禁止
状態とし、タイマカウンタ６６１にプリセットされた初
期値Ｔで定まる共用メモリ部１４のアクセスタイム以上
の所定時間の間、アクセスパイプライン４６から転送イ
ンタフニス４５のメモリからの受信回路部のチエツク動
作を抑止するようになる。

以上がクラスタエラー発生時の共用メモリ制御部１２に
おけるエラー回復処理であるが、更にクラスタ１０−１
〜１０−ｎ毎に設けているクラスタ対応のステートマシ
ンを、そのときエラーを起こしたクラスタに対応するイ
ンタフェースクリア信号ＩＮＴ−ＣＬによりアイドル状
態とする。

尚、第４図の実施例構成図にあっては、説明の都合上、
回復不能なりラスタエラー発生時にエラー回復を行なう
第１初期化回路２２．第２初期化回路２６．ロックレジ
スタクリア回路３２及びレシーブチエツク抑止回路３６
を個別に取り出して示しているが、実際には各処理対象
回路部の一部の回路として一体に形成されている。

［発明の効果］ 以上説明してきたように本発明によれば、クラスタ側で
の回復不能なエラー発生による通信遮断が起きても、エ
ラー発生クラスタに対応した制御回路及び共通回路部が
それぞれエラー発生に伴うインタフェースクリア信号に
基づいて初期状態に回復でき、クラスタエラー発生によ
りシステム全体のデッドロックを確実に防止できる。

また、クラスタエラー発生時の回復処理は、共用メモリ
部のアクセスタイムもしくはこれを僅かに上回る時間の
間に終了するため、他のクラスタから見ると、エラー無
しの場合と略同程度の時間て他のクラスタのアクセス受
付けに移行し、従って他のクラスタの動作にオーバーヘ
ッドを与えることがない。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の全体構成図； 第３図は本発明のクラスタ構成図； 第４図は本発明の共用メモリ制御部の構成図；第５図は
クラスタニー発生時の動作説明図；第６図は本発明のプ
ライオリティ回路初期化説明図； 第７図は本発明によるロックレジスタのクリア回路構成
図； 第８図は本発明のレシーブチエツク抑止回路構成図であ
る。 図中、 １０−１〜１０−ｎ：クラスタ １２：共用メモリ制御部 １４：共用メモリ部 １８：エラー処理手段 ２０：クラスタ専用回路 ２２・第１初期化手段（回路） ２４：共通制御回路（プライオリティ回路）２６：第２
初期化手段（回路） ３０：ロックレジスタ ３２：クリア手段（ロックレジスタクリア回路）３４：
レシーバ回路部 ３６：抑止手段（レシーバチエツク抑止回路）３８−１
〜３８−ｎ：データバッファ ４０−１〜４０−ｎ：ムーバ− ４２、４４，４６，５０−１〜５０−ｎ　：転送インタ
フェース４６：アクセスパイプライン ４８−１〜４８−ｎ：送信バッファ（リードバッファ） ５２．６２：ＯＲゲート ５４：ロックアドレス比較判断部 ５６、６０−１〜２．６８−１〜ｎ、　？帆？２：Ｎ　
ＯＲゲート５８．６４：デコーダ ６６−１〜６６−ｎ・タイマカウンタ ７４−１〜７４−ｎ・減算器 １００−］　〜１００−ｎ　　：　ＣＰ　Ｕ２Ｏ５：チ
ャネル装置 ＋０４・主記憶（Ｍ　Ｓ　Ｕ）

Claims (5)

【特許請求の範囲】
1. （１）１又は複数のアクセス元装置（１０−１〜１０−
   ｎ）、共用メモリ制御部（１２）、及び共用メモリ部（
   １４）を備え、アクセス元装置（１０−１〜１０−ｎ）
   と前記共用メモリ部（１４）の間で前記共用メモリ制御
   部（１２）の制御のもとにパケット転送を行う共用記憶
   制御方式に於いて、 前記共用メモリ制御部（１２）で任意のアクセス元装置
   と通信中にアクセス元装置側の回復不能なエラー発生に
   より通信状態が遮断された際に、該通信遮断により生ず
   るデッドロック及びオーバーヘッドを抑止するように回
   復処理を行うエラー処理手段（１８）を前記共通メモリ
   制御部（１２）に設けたことを特徴とする共用記憶制御
   方式。
2. （２）請求項１記載の共用記憶制御方式に於いて、前記
   エラー処理手段（１８）は、 エラーが発生したアクセス元装置の専用回路（２０）を
   初期化する第１初期化手段（２２）と；各アクセス元装
   置に共通の共通制御回路（２４）を初期化する第２初期
   化手段（２６）と； 共用メモリ部（１４）のロックアドレスを格納したロッ
   クレジスタ（２８）のアクセス元識別コードがエラー発
   生のアクセス元装置と一致した時にのみ有効ビットをク
   リアしてロックを解除させるクリア手段（３２）と； 前記共用メモリ部（１４）からのレシーバ回路（３６）
   に対し共用メモリアクセスタイム以上の間、エラーを発
   生したアクセス元装置のアクセスによりリードデータ受
   信に関するデータチェック及び有効ビットの設定を抑止
   する抑止手段（３６）と；設けたことを特徴とする共用
   記憶制御方式。
3. （３）請求項２記載の共用記憶制御方式に於いて、前記
   第２初期化手段（２６）は共用制御回路（２４）として
   のプライオリティ回路を初期化することを特徴とする共
   用記憶制御方式。
4. （４）請求項２記載の共用記憶制御方式に於いて、前記
   クリア手段（３２）は、 前記ロックレジスタ（３０）に格納されたアクセス元Ｉ
   Ｄを解読するデコーダと； 該デコーダのアクセス元装置の解読出力とエラー発生時
   に有効となるインタフェースクリア信号との論理積をア
   クセス元装置毎に検出する複数のＡＮＤゲートと； 該複数のＡＮＤゲートのいずれかより得られた論理積出
   力による前記ロックレジスタ（３０）の有効ビット（Ｖ
   ）をオフするクリアゲートと； を備えたことを特徴とする共用記憶制御方式。
5. （５）請求項２記載の共用記憶制御方式に於いて、前記
   抑止手段（３６）は、 前記共用メモリ部（１４）を制御するアクセスパイプラ
   インの所定段数位置に格納されたアクセス元ＩＤを解読
   してエラーを発生したアクセス元装置の識別出力を生ず
   る出力端子をアクセス元装置毎に備えたデコーダと； エラー発生時にインタフェースクリア信号により前記共
   用メモリ部（１４）のアクセスタイム以上となる所定時
   間値のプリセットを受けてスタートするアクセス元装置
   毎に設けられた複数のタイマカウンタと； 前記デコーダの出力端子と前記複数のタイマカウンタの
   出力をアクセス元装置毎に入力し、アクセス元装置の識
   別出力が得られた状態でタイマカウンタがプリセット時
   間に到達するまでの間、前記共用メモリ（１４）からの
   前記レシーバ回路（３４）へのデータチェック信号の出
   力を禁止するゲート回路と； を備えたことを特徴とする共用記憶制御方式。