JPS589977B2 - 複合形処理装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、ｎ個の処理装置を連結して構成する複合処
理装置に関し、特に、通常のコンピュータを連結して処
理能力が高く、高信頼度を得るようにしたものである。

リアルタイムプロセスコンピュータシステムにおいては
、特に、電子計算機処理システムのうちで、機械故障に
よる作業中断が一側も許されないし、故障終了の復元も
難しいので、電子計算機を２台連結して設置して並列運
転しておき、一方が故障したときは直ちに他に切り換え
るようなデュアルシステムや、一方の電子計算機はオン
ラインでなく、予備機として使用され、オンライン側の
電子計算機が故障したとき、切り換えられるデュプレッ
クスシステムなどが用いられる。

さらに、上記システムを拡張高度化したものとして、複
数台の電子計算機を連結し、そのうちの一部の電子計算
機が故障しても他の健全な電子計算機により処理を続行
出来るようにした複合処理装置構成がある。

しかし、いずれにしても、複数台の電子計算機を連結し
て複合形処理装置を構成する場合は各電子計算機間の情
報交換が必要であることは云うまでもなく、この目的の
ために共通メモリ装置などが用いられている。

第１図は共通メモリ装置を用いた従来の複合形処理装置
の構成例を示している。

各電子計算機は中央処理演算装置ＣＰＵ，ｏ−カルメモ
リ装置ＬＭからなり、各電子計算機間の情報交換および
共通データの格納用として共通メモリ装置ＣＭを有して
いる。

なお、この第１図に示す場合は電子計算機ａ〜Ｃの３台
の電子計算機を使用している場合を示している。

このような構成により、いずれかの電子計算機が故障し
ても、残りの健全な電子計算機により処理を続行できる
が、以下に列挙するごとき欠点がある。

（１）共通メモリ装置が故障した場合は、複合処理演算
装置としての動作不能となり、システム停止に到る危険
性が強い。

したがって、共通メモリ装置は高信頼度を有する必要が
あるが、メモリ部分およびそのアクセス回路を必要とす
るため、素子数を少なく出来ず、高信頼度化のための特
別な手段が必要である。

（２）共通メモリ装置ＣＭと中央処理演算装置ＣＰＵの
アーキテクチャ（基本設計）とは密接な関係（たとえば
、メモリアドレスの割付、メモリアクセスタイミング、
共通メモリ装置用の命令コードなどがローカルメモリ装
置のみのアクセスの場合とは異なるので、これらの対処
方法が基本設計に盛り込んである必要がある）があり、
一般的には予め共通メモリ装置ＣＭの接続を考慮して設
計さねた中央処理演算装置ＣＰＵでないと、共通メモリ
装置を接続できない。

（３）ある１台の電子計算機が共通メモリ装置をアクセ
スしているときは他の電子計算機は共通メモリ装置ＣＭ
をアクセスできないので、ｎ台の電子計算機のマルチコ
ンピュータシステムの処理能力は１台の場合のｎ倍には
ならず、低下する傾向となる。

この発明は、以上の諸点にかんがみなされたもので、通
常のコンピュータを連結できることおよびその連結部分
の素子数が少く、高信頼度化が容易なことならびに処理
能力の低下が少いことを特徴とする複合形処理装置を提
供するものである。

次に、図面に基づきこの発明の複合形処理装置の実施例
について説明すると、第２図はその一実施例を示すブロ
ック図であり、この第２図において、第１図と同一部分
には同一符号を付して述べると、電子計算機ａ −ｃに
おいて、中央処理演算装置ＣＰＵ１０−カルメモリ装置
ＬＭは最も一般的な入出力チャネルであるプログラムコ
ントロールチャネルＦＣＣＨ，直接ローカルメモリ装量
ＬＭをアクセスできるダイレクトメモリアクセスチャネ
ルＤＭＡから構成されている。

なお、プログラムコントロールチャネル ＰＣＣＨは通常中央演算処理装置ＣＰＵの中に含んでい
るとみなされている場合が多い。

上記中央処理演算装置ＣＰＵ、ローカルメモリ装置Ｌ
Ｍ 、プログラムコントロールチャネルＰＣＣＨは電子
計算機の基本的な要素であり、いかなる電子計算機でも
有しているし、ダイレクトメモリアクセスチャネルＤＭ
Ａは通常、ディスク装置やドラム装置などの補助記憶装
置とローカルメモリ装置ＬＭとの間の高速データ転送用
などに使用さねているもので、最近のミニコンピユータ
では標準的に装備されているものである。

共通書込回路ＣＷはこの発明の大きな特徴をなす部分で
あり、その詳細な構成は第３図に示されているが、まず
、この第２図によりこの発明の複合形処理装置の概略を
説明する。

各電子計算機ａ −ｃのローカルメモリ装置ＬＭ中には
プログラム、データ、管理情報が格納されているが、ど
の電子計算機が故障しても、残りの健全な電子計算機に
より処理を続行するためには、各々の電子計算機がどの
処理を分担しているかなどの管理情報をどの電子計算機
もダイナミックに知っている必要がある。

各自の電子計算機の管理情報は各自の管理プログラムに
よって把握されており、ローカルメモリ装置ＬＭ中の管
理テーブルに書き込んでいるのが普通であるが、この実
施例においては、各自の管理プログラムが各自のローカ
ルメモリ装置ＬＭに従来のように直接管理情報を書き込
むのではなく、共通書込回路ＣＷにプログラムコントロ
ールチャネルＰＣＣＨ経由にて通知し、共通書込回路Ｃ
ＷがダイレクトメモリアクセスチャネルＤＭＡ経由にて
全電子計算機ａ−ｃのローカルメモリ装置ＬＭ中の管理
テーブルに高速に書き込むようにしている。

したがって、どの電子計算機も全ての電子計算機の管理
情報をダイナミックに知ることができる。

これにより、ある電子計算機が故障しても容易に処理を
続行することが可能な複合形処理装置の構成となってい
る。

なお、共通書込回路ＣＷと接続可能な電子計算機は前述
した通り、中央処理演算装置ＣＰＵ、ローカルメモリ装
置ＬＭ、プログラムコントロールチャネルＰＣＣＨ，ダ
イレクトメモリアクセスチャネルＤＭＡからなるもので
あればよいもので、標準的コンピュータであればよい。

このことは、頭初は単独の標準的ミニコンピユータを設
置して、処理対象設備の拡大高度化に伴ない、複合形処
理装置の構成へと発展してゆくことが可能なことを意味
し、工業的には大きな効果を有する。

さらに、各電子計算機はローカルメモリ装置ＬＭを独立
にアクセスでき、処理が待たされるのは共通書込回路が
ダイレクトメモリアクセスチャネルＤＭＡ経由にて、ロ
ーカルメモリ装置ＤＭに書込を行なう時間のみであり、
従来の場合に生じていた読込アクセス時の競合による待
ち時間は不要となり、処理能力の低下はあまりない。

通常のプログラム処理においては、メモリアクセスの大
部分は読込に使われ、書込は少ないと云う傾向がある。

また、上記の実施例より明らかなように、プログラム、
データはローカルメモリ装置ＤＭ中に格納され、さらに
、管理情報は全てのローカルメモリ装置ＬＭに等しく格
納されているので、共通メモリ装置によって構成したと
き問題となる、最重要な管理情報、共通データなどが１
個の装置、すなわち、共通メモリ装置の故障により失わ
れると云うことがない。

勿論、共通書込回路ＣＷの故障はこの構成において重要
であるが、第３図に具体的に示す通り素子数が少なく、
根本的に高信頼度に構成できる。

次に、第３図により共通書込回路ＣＷについて第４図の
タイムチャートを併用して述べる。

なお、この第３図、第４図は説明をわかり易くするため
、電子計算機が２台の場合（電子計算機ａ、ｂ）を示し
ているが、電子計算機がｎ台の場合にもこの発明を適用
できることは勿論である。

この第３図において、１はプログラムコントロールチャ
ネルＰＣＣＨ信号線であり、詳細には１−１ａｔ１−１
ｂは電子計算機よりの指令信号線、１３ａ＞１３ｂはデ
ータ信号線である。

また、２はダイレクトメモリアクセスチャネルＤＭＡ信
号線であり、詳細には２−１２，２−１ｂはローカルメ
モリ装置ＬＭへのデータ転送要求信号線、２−２ａ 、
２−２ｂはダイレクトメモリアクセス動作のタイミン
グ信号線、２−３ａ。

２−３ｂはメモリアドレス信号線、２−４ａ、２−４ｂ
はデータ信号線である。

ＤＥＣ−ａ 、ＤＥＣ−ｂはデコーダ回路、Ｄ Ｔ Ｃ
−ａ 、 ＤＴ Ｃ−ｂはデータ転送制御回路、ＭＡＲ
，はメモリアドレスレジスフ、ＤＲはデータレジスタで
ある。

３−ａ、３−ｂは電子計算機よりの共通書込回路使用要
求を記憶するフリップ・フロップ回路、４ ａ ＋
４ ｂはダイレクトメモリアクセスチャネルＤＭＡ経
由によるデータ転送完了を記憶するフリップ・フロップ
回路である。

いま、この第３図において、一例として、電子計算機ａ
、ｂより指令信号１−１ａｔ１−１ｂにそれぞれ第４図
１，２に示すタイミングで指令を出した場合を説明する
。

ここで、ＷＡはアドレス送出、Ｒ８はステータス読込、
ＷＤはデータ送出の意味の指令である。

こわらの指令は入出力命令として指令信号線１−１ａ、
１−１ｂにのせられ、デコーダ回路ＤＥＣ−ａ、ＤＥＣ
−ｂによりデコードされて、アドレス送出ＷＡのときは
アドレス送出ＷＡ信号線５−ａ、５−ｂを、データ送出
ＷＤのときはデータ送出ＷＤ信号線５ ａ、５ｂを信
号有とする。

また、ステータス読込Ｒ８のときはデコーダ回路ＤＥＣ
−ａ 、ＤＥＣ−ｂが各電子計算機ａ、ｂよりの要求に
対応する動作中信号線７−ａ、７−ｂ、共通書込回路Ｃ
Ｗのレディ信号線８の内容をステータス信号線１２ａ、
１２ｂにのせることにより、各電子計算機ａ、ｂが共通
書込回路ＣＷの状態、すなわち、要求を受は付けた状態
か否かを知り得るようになっている。

なお、データ信号線１−３ａ、１−３ｂにはアドレス送
出ＷＡ指令に同期してメモリアドレス情報が、データ送
出ＷＤ指令に同期してデータ情報が電子計算機より送出
される。

書込共通回路ＣＷがレディの状態、すなわち、レディ信
号線８が信号有のとき、アドレス送出ＷＡ指令を受ける
と、アドレス送出ＷＡ信号線５−ａ、５−ｂをオンし、
他の電子計算機から同時にアドレス送出ＷＡ指令を受け
てないか、もし受けていれば優先的に受は付けられるか
否かを優先判別回路Ｘにより判別し、優先信号９−ａ
、９−ｂはかならずいずれか１本のみが信号有となって
いるので、アドレス送出ＷＡ信号線ｓ−ａ、５−。

ｂルデイ信号８、優先信号９ ａ、９ ｂのＡＮＤ
論理により要求受付フリップ・フロップ回路３−ａ、３
−ｂのいずれか１つがセットされ、レディ信号線８は信
号熱となる。

なお、第３図中の優先判別回路Ｘは一例としてポーリン
グ方式の優先判別回路を示しているが、各電子計算機よ
り同時に要求を受けたとき、ある１つの電子計算機から
の要求のみを受は付ける回路であればよい。

第４図の例では、電子計算機ａよりのアドレス送出ＷＡ
指令が受は付けられ、フリップフロップ回路３−ａがセ
ットされ、動作中信号７− ａが信号有となり、動作中
信号７−ｂが信号熱のままとなっている。

このとき、レディ信号８はフリップフロップ回シ路３−
ａと３−ｂの否定出力のＡＮＤ論理により、フリップ
・フロップ回路３ ａ ７３ ｂのいずれかが信号
有となった時点で信号熱となっている。

したがって、電子計算機ａ、ｂはアドレス送出ＷＡ指令
出力後、ステータス読込指令により読みシ込んだステー
タス信号、すなわち、レディ信号８、動作中信号７−ａ
、７−ｂにより、それぞれ自からのアドレス送出ＷＡ指
令が受は付けられたか否かを知り得る。

第４図の例では、電子計算機すはアドレス送出、ＷＡ指
令が受は付けなかったことをステータス読込Ｒ８指令に
より知り、以後ステータス読込Ｒ８指令を繰り返して出
力し、要求受付可能、すなわち、レディ信号線８が信号
有となる状態まで待っている。

電子計算機ａのアドレス送出ＷＡ指令は受は付けられ、
動作中信号７−ａが信号有となるので、アドレス送出Ｗ
Ａ指４５−ａと動作中信号７− ａのＡＮＤ論理により
、アドレスセット信号１０−ａを信号有とすることによ
りメモリアドレスセットゲートを開き、データ信号線１
−３ａにのっているメモリアドレス情報をメモリアドレ
スレジスタＭＡＲにセットする。

次に、電子計算機ａはステータス読込Ｒ８指令を出力す
るが、動作中信号７−ａが信号有であることから、自か
らのアドレス送出ＷＡ指令が受信されたことを知り、デ
ータ送出ＷＤ指令を出力する。

データ送出ＷＤ指令はデコーダ回路Ｄ Ｅ Ｃ−ａによ
りデコードされて、データ送出ＷＤ指令信号線６−ａを
信号有とし、動作中信号７−ａとのＡＮＤ論理によりデ
ータセット信号Ｍ１１−ａを信号有とすることにより、
データセットゲートを開き、データ信号線１−３ａにの
っているデータ情報をデータレジスタＤＲにセットし、
データセット信号１１−ａ、１１−ｂのＯＲ論理、すな
わち、メモリアドレスレジスタＭＡＲ１デークレジスタ
ＤＲがセットされたことにより、書込開始要求信号線１
２を信号有とし、データ転送制御回路ＤＴＣにデータ書
込制御を開始させる。

データ書込制御回路ＤＴＣはメモリアドレス情報をメモ
リアドレス信号線２−３ａに、データ情報をデータ信号
線２−４ａにのせ、データ転送要求信号線２−１ａ、２
−１ｂに書込要求を出すことにより、公知の方法により
ダイレクトメモリアクセスチャネルＤＭＡ経由にて各電
子計算機のローカルメモリ装置ＬＭにデータレジスタＤ
Ｒの内容を書き込む。

ダイレクトメモリアクセスチャネルＤＭＡ経由による書
込動作は公知のようにメモリサイクルスチールにより行
われるので、各電子計算機のローカルメモリ装置ＬＭで
は、完全に書込タイミングが一致するわけではなく、通
常のローカルメモリ装置ＬＭの場合、各々の電子計算機
間で書込完了タイミングは１μｓｅｃ程度のバラツキを
生じる。

このために、転送完了フリップ・フロップ回路４−ａ、
４−ｂを設けており、各電子計算機よりダイレクトメモ
リアクセスチャネルＤＭＡタイミング２２ａ、２２ｂに
のせられた転送完了信号をデータ転送制御回路ＤＴＣ−
ａ 、 ＤＴＣ−ｂが受けて転送完了フリップ・フロッ
プセット信号１３−ａ、１３−ｂを信号有とし、転送完
了フリップ・フロップ回路４−ａ、４−ｂをセットする
ようにしている。

したがって、転送完了信号１４ ａｔ１４ ｂは、
たとえば、第４図１０，１１に示すタイミングで信号有
となる。

転送完了信号１４ ａｔ１４ ｂと書込禁止信号１
７−ａ、１７−ｂとのＯＲ論理により完了信号１５−ａ
、１５−ｂを作っているが、これは電子計算機に故障が
発生している場合などに故障した電子計算機とは正常な
運転制御ができず、このために、運転完了信号が発生し
なくなっても、共通書込回路ＣＷが動作不能とならない
ようにするためのものである。

すなわち、電子計算機の故障時は、たとえば、故障検出
回路などから書込禁止信号１７−ａ。

１７−ｂ信号有として出力さねるので、共通書込回路Ｃ
Ｗは故障している電子計算機に対してはデータ転送が完
了したものとして正常に動作し得る。

よって、各完了信号１５−ａ、１５−ｂのＡＮＤ論理に
より、全電子計算機のローカルメモリ装置ＬＭへ共通書
込を全て完了したことを示す信号を得ることができ、こ
れを共通書込回路の初期状態設定用のリセット信号１６
として用いている。

すなわち、リセット信号１６により、動作中フリップ・
フロップ回路３−ａ、３−ｂ、完了フリップ・フロップ
回路４−ａ、４−ｂは全てリセットされて初期状態とな
る。

これにより、共通書込回路ＣＷの使用待ち状態にあった
電子計算機すはこの時点でステータス読込Ｒ８指令によ
りレディ信号を検知し、アドレス送出ＷＡ１ステータス
読込Ｒ８指令、データ送出ＷＤ指令を電子計算機ａにつ
いて説明したのと同様の方法により出力することにより
、以上の説明と全く同様にして共通書込動作を行う。

また、共通書込回路は上述の説明より明らかなように、
任意の０台の電子計算機に対して共通書込を行うように
できる。

なお、この実施例においては、アドレス送出ＷＡ指令、
ステータス読込Ｒ８指令、データ送出ＷＤ指令の順に電
子計算機より指令を与える場合を示したが、共通書込回
路使用要求受付フリップ・フロップ回路３ａ 、３ｂに
対するセット信号のもととなる信号、すなわち、第３図
におけるアドレス送出ＷＡ信号５−ａ、５−ｂおよびデ
ータ書込開始要求信号１２を発生させる回路部分をそね
ぞれ、たとえば、アドレス送出ＷＡ指令とデータ送出Ｗ
ＤのＯＲ論理およびＡＮＤ論理と変更すれば、電子計算
機よりの指令出力順は任意であってもよい。

以上詳述したように、この発明によれば、通常のミニコ
ンピユータを連結して、処理能力の高い高信頼度な複合
形処理装置とすることができ、その工業的効果はきわめ
て太きいものである。

【図面の簡単な説明】 第１図は共通メモリ装置を用いた従来の場合形処理装置
のブ冶ツク図、第２図はこの発明の複合形処理装置の一
実施例を示す１１７７図、第３図は同上複合形処理装置
における共通書込回路の部分の具体的一実施例の構成を
示す回路図、第４図１〜第４図１２はそれぞれ第３図の
共通書込回路の主要信号のタイムチャートである。 ａ〜ｃ……電子計算機、ＣＰＵ……中央処理演算装置、
ＬＭ……ローカルメモリ装置、ＤＭＡ……ダイレクトメ
モリアクセスチャネル、ＰＣＣＨ……プログラムコント
ロールチャネル、ＣＷ……共通書込回路、３−ａ、３−
ｂ……要求受付フリップ・フロップ回路、４−ａ、４−
ｂ……転送完了フリップ・フロップ回路、ＤＥＣ−ａ、
ＤＥＣ−ｂ……デコーダ、ＭＡＲ……メモリアドレスレ
ジスタ、ＤＲ……データレジスタ、ＤＴＣ……データ転
送制御回路、Ｘ……優先判別回路。 なお、図中同一符号は同一部分または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 中央処理装置とプログラムコントロールチャネルと
   ローカルメモリ装置およびこのローカルメモリ装置を直
   接アクセスできるダイレクトメモリアクセスチャネルと
   から構成される装置 個連結して複合処理装置を構成し、この各処理装置に対
   して共通書込回路を設け、上記ｎ個の処理装置の各々の
   処理装置からの要求受付の優先順位を上記共通書込回路
   内の優先判別回路で判定し、この優先判別回路で優先順
   位が決めらねた処理装置からの指令を上記共通書込回路
   内の受理手段で受理し、この受理手段で上記指令が受理
   された処理装置からの送出アドレスを上記共通書込回路
   内のメモリアドレスレジスタで記憶するとともにこの共
   通書込回路内のデータレジスタに上記処理装置からのデ
   ータを記憶し、上記メモリアドレスレジスタおよびデー
   タレジスタがそれぞれ上記記憶を行うと上記共通書込回
   路内のデータ転送制御回路から上記処理装置内のダイレ
   クトメモリアクセスチャネルを経由してローカルメモリ
   装置に上記データレジスタの内容を書き込むとともにこ
   のローカルメモリ装置の書込完了後に完了信号を上記処
   理装置から上記データ転送制御回路に転送して共通書込
   回路内のフリップ・フロツブ回路をセットし、かついず
   れかの処理装置の故障時に共通書込回路から故障中の処
   理装置にデータ転送完了信号を出力することを特徴とす
   る複合形処理装置。