JPS63254555A - 共有二重化メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の処理装置によりアクセスされる共有二
重化メモリの制御方式に関するものである。

〔従来の技術〕

本発明が適用される一般的なマルチコンピュータシステ
ムの一例を第２図に示している。このシステムは、複数
の処理装置４　（ＣＰＵＩ〜ＣＰ、Ｕｎ）と共有二重化
メモリ１　ａ、１　ｂ　（ＣＭａ、ＣＭｂ）と、共有フ
ァイル７　（ＦＩＣＥ）と共有人出刃装置９　（Ｉｌｏ
）と、ＣＰＵ間またはシステムコンソール１０からの構
成制御コマンドの受は渡しと相互割込を行うリンケージ
機構５とで構成される。

（図中、６，８はＣＰＵ間共有バスを示す。）全ての機
器は二重化ないしｎ重化され、どれが１台が故障しても
他の自動的にバックアップするので、高い信頼性を得る
ことができる。このようなシステムは、例えば、日立評
論ＶＯＬ、６３Ｎα１２Ｐ４４〜Ｐ５９（公知例１）に
示されている。

第２図において、共有二重化メモリｌａ、ｌｂには同一
内容が記憶される。処理装置４　（ＣＰＵ　１〜ＣＰＵ
ｎ）はそれぞれオンターフェイス３ａによりメモリ１ａ
と、またインターフェイス３ｂによりメモリ１ｂと接続
され１両インターフェイスを介して同一データを二重化
書込みし、また両インターフェイスを介して読出しを行
い、正常な方のいずれか一方を使用する。このような共
有二重化メモリの制御方式としては、例えば特開昭６０
−２２５２６４　（公知例２）がある。

ところが、高信頼化のため二重化する際に、共有メモリ
に必要なＣＰＵ要求の選択装置（公知例２では第９図の
共通制御部７０）を単に二重化しただけであると、各Ｃ
ＰＵからの要求信号が、メモリ１ａの選択装置に到着す
る順序とメモリ１ｂの選択装置に到着する順序が少しで
はあるが異なるため、ＣＰＵ選択の順序がメモリ１ａと
メモリ１ｂで異なることがある。システムプログラムは
プロセス間のセマフォー管理等のため、コンベアアンド
スワップ命令等で共有メモリの同一アドレスに同時にア
クセスするため、メモリ１ａとメモリ１ｂとで選択の順
序が異なることは許されない。

選択順序の不一致を防ぐ第１の方法としては、例えばＣ
ＰＵが両系メモリに占有要求を出し、両系共占有できた
ら、実際の書込み等を行うが、一定時間たっても両系メ
モリから占有許可が受けられなければ一旦要求を落とし
、あらかじめ決められた時間（ＣＰ　Ｕ毎に異なる）経
過後、再び占有要求を出すという方式が考えられる。し
かしなから、この方式は両系メモリの占有成功までに時
間がかかるため、一旦占有成功後のデータ転送量が多い
通信分野等には適しているが、１回の占有で１ワードな
いし数ワードしか転送しない共有メモリでは著しい性能
低下を引き起こす。

また、第２の方法として、通常は一方の共有メモリ（マ
スター系）の選択装置のみ有効として、選択結果を他方
の共有メモリ（スレーブ系）にも伝え、スレーブ系共有
メモリはその送られてきた選択結果に基づいてＣＰＵを
選択する方式も考えられる。こうすることにより、両系
メモリは常に同じＣＰＵを選択することができる。（以
下、この方式を同期形選択方式と呼ぶ。）しかし、この
方式ではマスター系共有メモリの、ＣＰＵ要求を受は付
ける部分の故障が共有メモリ全体の動作停止を引き起こ
す可能性を無にはできず、信頼性上のボトルネックが発
生する。

〔発明が解決しようとする問題点〕

このように、従来方式および、従来方式の延長上の解決
方法では、性能或いは信頼性に関し、いずれか一方につ
いて常に問題が残っていた。本発明の目的は性能面でも
信頼性面でも優れた共有二重化メモリの制御方式を提供
しようとするものである。

〔問題点を解決するための手段〕

前記目的は、共有メモリ内に他共有メモリとは独立に選
択制御を行う独立形選択装置とマスター系メモリの選択
結果に基づきスレーブ系メモリがＣＰＵの選択を行う同
期形選択装置とを設け、通常、ユーザーエリアへのアク
セスは前者を、システムエリアへのアクセスは後者を使
用すること、及び、後者の故障時にはあらかじめマスタ
ーとして決められたＣＰＵのシステムプログラムが別に
設けられたＣＰＵ間リシリンケージ機構して他のＣＰＵ
に対しシステムエリアへのアクセスを禁止した後、独立
選択装置を用いてシステムエリアをアクセスし処理を続
行することにより達成される。

〔作用〕

こうすることにより、システムプログラムは、通常は同
期形選択装置により高速に処理を行うことができ、しか
も、同期形選択装置がシステム全体の信頼性のボトルネ
ックにはならず高いシステム信頼性を得ることができる
。

〔実施例〕

以下、本発明の一実施例を説明する。

第１図（ａ）は、共有メモリ１ａの内部構成を示したも
のである。ボート１２はインターフェイス３を介して各
ＣＰＵからのメモリ起動情報を受け、共通バス１９を経
由してメモリアレイ１１に書込み読出しを行い、インタ
ーフェイス３を介して各ＣＰＵに応答情報を転送する。

コピーボート１３はメモリアレイ１１より読出した内容
をインターフェイス２を介して他系のコピーボートに転
送する機能と、他系コピーポートより送られてきたデー
タをメモリアレイ１１に書込む機能を有する。共通制御
装置１４は共通バス１９を、どのポートに占有させるか
の制御を行う。本発明の特長は、この共通制御装置１４
内に、独立形選択装置１５と同期形選択装置１６の２種
の選択装置を持つことである。

第１図（ｂ）は、２種の選択装置をＣＰＵのプログラム
が使い分けるためのアドレス空間割付を示したものであ
る。図中左側のＣＰＵ空間は、ＣＰＵ内の物理アドレス
信号により決定される空間で、最上位ビットがＯ（図中
、２１．２２の範囲）のときは独立形選択装置を、１（
図中２３゜２４の範囲）のとき同期形選択装置を指定す
る。

残りのアドレスビットは共有メモリ内の空間のアドレス
を指定する。共有メモリ内空間はシステムエリア２５と
ユーザーエリア２６に分けられる。

この境界はシステム毎に異なった値である。ユーザープ
ログラムはアドレスとして２２の範囲を用い、その結果
独立形選択装置１５が使用される。

システムプログラムは通常２３の範囲を用い、その結果
同期形選択装置１６が使用される。同期形選択装置１６
の故障時にはシステムプログラムは２１の範囲にアクセ
スすることにより、独立形選択装置を用いて、システム
エリアにアクセスできる。

第３図は、独立形選択装置１５の内部構成例を示す。信
号３１は各ポート１２から独立形選択装置１５に対する
選択要求信号である。信号３３は、同期形選択装置１６
から独立形選択装置１５に対する選択要求信号である。

要求ラッチ３４は最初スルー状態であり、前記信号３１
．３３のいずれかがオンすると、これに対応するラッチ
の出力もオンする。するとオアゲートの出力信号３５が
オンし、ＥＮＤ信号３２がない状態においてアンドゲー
トの出力信号３６がオンする。その結果、要求ラッチ３
４はフリーズ状態になる。フリーズされたラッチの出力
の中にはオンしているビットが１またはそれ以上存在す
るが、この中の１つに対応する番号がエンコーダ３９に
より生成される。

一方、信号３６のオンはディレー３７に入りエンコーダ
の出力が確定するための時間を経過後、Ｄタイプフリッ
プフロップ３８をセットする。その出力（選択イネーブ
ル信号）はデコーダ４０をイネーブル状態にする。デコ
ーダ４０はエンコーダ３９が生成した番号をデコードし
、信号４１または４２のいずれか１本をオン状態にする
。信号４１は、各ポート１２に対する選択許可信号（Ｉ
。

５ＥＬＯ〜７）、信号４２は同期形選択装［１６）に対
する選択許可信号である。

選択されたポートはメモリアクセス終了後、終了信号３
２　（ＥＮＤ）を確定する。するとフリップフロップ３
８はクリアされ、デコーダ４０はディセーブル状態（全
出力オフ状態）になる。また信号３６がオフし、要求ラ
ッチ３４はフリーズ状態からスルー状態に遷移し、新た
な要求を受付ける。

第４図は、同期形選択装置１６の内部構成例を示す。信
号５１は各ポート１２から同期形選択装置１６に対する
選択要求信号である。要求ランチ５６は最初スルー状態
であり、前記信号５１のいずれがオンするとこれに対応
するラッチの８力もオンする。するとオアゲートの出力
信号５７がオンし、終了信号３２　（ＥＮＤ）が確定し
ていない状態において、アンドゲートの出力信号５５が
オンする。その結果、要求ランチ５６はフリーズ状態に
なる。以下、独立形選択装置１５の場合と同様であるが
、異なる点は以下である。

まず第１に、セレクタ６７．６８により、自系のエンコ
ーダの選択結果６５及び選択イネーブル信号６９を用い
るか、他系のエンコーダの選択結果６６及び選択イネー
ブル信号７０を用いるかを選択できる。二重化されたＣ
Ｍの一方はマスターモード、もう一方はスレーブモード
になるよう制御されており、マスターモードのＣＭでは
、セレクタ６７．６８内の実線で示した方、即ち自系の
選択結果を、スレーブモードのＣＭでは破線で示した方
、即ち他系の選択結果を使用する。

第２に、独立形選択装置１５とのインターロックのため
に、マスターモードのＣＭならば自系の同期形選択要求
償号５５を、また、スレーブモードのＣＭならば他系の
同期層選択要求信号５３を、独立形選択装置１５に対す
る要求信号３３として送出する。また、独立形選択装置
１５が前記要求を受付けた場合にアサートされる許可信
号４２を受け、同期形選択装置１５のデコーダイネーブ
ル信号７４とのアンドを取る。両信号がオンのときのみ
アンドゲートの出力信号７２がオンし、デコーダ７１は
イネーブル状態となる。デコーダ７１の出力信号７３は
各ポート１２に対する選択許可信号（Ｓ、５ＥＬＯ〜７
）である。

第３に終了制御についても、終了制御装置５９にて両系
ＣＭの同期を取っている。終了制御装置５９については
第５図を参照して内部構成を説明する。同期形選択装置
１６が選択中（信号６９がオン中）に、終了信号３２が
アサートされると、アンドゲートを介してフリップフロ
ップ８１がセツトされ、かつ、他系に対する終了報告信
号６０がアサートされる。他系でも同様にアクセスが終
了すると、他系からの終了報告信号６１がアサートされ
、フリップフロップ８２がセットされる。

フリップフロップ８１．８２の両者共セットされるとア
ンドゲートの出力信号８３がオンし、パルス発生器８４
により両系終了信号６２がアサートされる。（ワンショ
ットのパルスが発生する。）本信号のオンにより、第４
図のフリップフロップ６３がクリアされ、デコーダ７１
がディセーブル状態になり、また、要求ラッチ５６はス
ルー状態になり、次の選択が開始される。

第６図に、共有メモリ内のポート１２の構成を示す。主
な構成は公知例２の第１０図と同じであるが、本発明で
は、バス要求信号及び選択許可信号が独立選択要求要求
９２，３１、選択許可４１）と同期選択要求装置９１，
５１、選択許可７３）の２組存在することに特徴がある
。ボートイネーブル制御回路１５１は、独立選択指定範
囲４１がオンかつ同要求償号９２がオンの場合。

または同期選択指定範囲７３がオンかつ同要求償号９１
がオンの場合のみ、ボートイネーブル信号１５２をオン
させる。

本ボートのもう一つの特徴はタイムアウト監視装置１５
３を持つことにより、選択許可信号のオフし放しの故障
のみならず、同信号のオンし放しの故障もＣＰＵに知ら
しめることである。即ち、選択許可信号がオンし放しの
とき信号１５５はオンし放しとなり、タイムアウト監視
装置１５３は。

この信号が一定時間以上オンし放しのとき信号１５４が
オンし、ＣＰＵに対する応答信号９７がオンしないよう
にする。もちろん選択許可信号４１．７３がオフし放し
の故障だとポートが選択されないので、応答信号９７は
オンしない。このように、要求選択装置１５または１６
の故障で、選択許可信号がオンし放しまたはオフし放し
どなった場合、ＣＰＵには応答が返されず、ＣＰＵ側で
はタイムアウトエラーを検出し共有メモリの異常を知る
ことができる。

第７図に、ＣＰＵ内の共有二重化メモリ接続部の構成を
示す。主な構成は公知例２の第２図と同じであるが、本
発明の実施例では、独立／同期要求制御装置９８、アド
レス変換装置１１０．タイムアウト監視袋［１０６が追
加になっている。特に制御装置９８は本発明の特徴とな
る部分である。

この制御装置９８は、ＣＰＵの要求信号９９がオンした
ときに、物理アドレス１００の最上位ビットが０、即ち
独立選択指定範囲の場合、独立選択要求９２（９２Ａ及
び９２Ｂ）をオンさせる。

また同ビットが１、即ち同期選択指定範囲の場合、同期
選択要求９１（９１Ａ及び９１Ｂ）をオンさせる。

同期選択イネーブルフラグ１１２は、オンのとき以上の
ような独立／同期の区別が行えるが、オ　クツのときは
同期形の使用を禁じ、どのアドレスでも独立形を強制的
に使用させる。本フラグは通常セット状態でありシステ
ムプログラムにより、変更（セット／クリア）ができる
。

また、物理アドレス１００の最上位ビット以外のビット
（１〜２３）は、共有メモリ内の物理アドレス信号９３
（９３Ａ及び９３Ｂ）として、共有メモリに送出される
。以上の物理アドレス１００と共有メモリへの送出信号
との対応をまとめたものが第８図である。

なお、本実施例では物理アドレスの最上位ビットで独立
／非同期の指定を行っているが、複数ビットのデコード
結果やアドレス変換マツプ（またはテーブル）上の専用
のフラグによって指定を行っても良い。

第７図中、アドレス変換装置１１０は、ＣＰＵの論理ア
ドレス１１１から、アドレス変換マツプ（またはテーブ
ル）を介して、物理アドレス１００に変換する機構で、
一般に広く使用されている機構である。アドレス変換マ
ツプ（またはテーブル）の書き換えは、システムプログ
ラムにより行うことができる。

また、タイムアウト監視装置１０６は、ＣＰＵの要求信
号９９がオンしてから、両系共有メモリからの応答が得
られ最終的に応答制御装置１０５が応答信号１０４をオ
ンするまでの時間を監視し、タイムアウト検品時、タイ
ムアウトエラー報告信号１０９をオン状態として擬似応
答信号１０７をオンする（結果として、ＣＰＵに対する
応答信号１０８がオンする）機能を持つ。共有メモリ内
の同期形選択装置１６が故障した場合は両系の共有メモ
リからの応答（９７Ａ及び９８Ａ）がないため、前記タ
イムアウト監視装置によりタイムアウトエラーが検出さ
れる。

第９図に、同期選択指定エリアのシステムプログラムの
フローチャートを示す。ステップ１２１にてシステムプ
ログラムが共有メモリのシステムエリアをアクセス時に
、前記故障によりＣＰＵがエラーを検出する。エラーが
発生すると例外処理１２２が実行され、エラー処理プロ
グラムにジャンプする。ステップ１２３でエラー原因が
共有メモリのタイムアウトかどうかチェック、ステップ
１２４でエラ一時のアドレス（物理アドレス）が同期選
択指定エリアかどうか（最上位ビットが１かどうカリを
チェックする。いずれの条件も成立時故障原因が同期形
選択装置である可能性があるので、ステップ１２５にて
自分がマスターＣＰＵ（システム１台のみ存在）である
、二とが判明時、以下の処理を行う。ステップ１２６で
は他系ＣＰＵに対し、別に設けられたリンケージ機構５
（第２図）を用いて共有メモリのシステムエリアの使用
禁止を伝える。ステップ１２７ではスケジューラに対し
共有メモリバックアップ要求があることを知らせるフラ
グ（ＣＰＵの主メモリ上）をセットする。ステップ１２
８では同期選択イネーブルフラグ１１２（第７図）をク
リアする。その結果、以後のシステムエリアへのアクセ
スは独立形選択装置を指定するアクセスになる。ステッ
プ１２９では例外からの復帰が行われ、ステップ１２１
が再実行される。今回は独立形選択装置を使用するので
エラーにはならず、このシステムプログラムルーチンは
正常に終了する。ステップ１３０ではスケジュールが動
作し、前にステップ１２７でセットした共有メモリバッ
クアップ要求フラグのオン、を見て、ステップ１３１の
共有メモリバックアップ処理を行い、以後の処理を続行
させる。

なお、例外処理（ステップ１２２）、例外復帰（ステッ
プ１２９）については公表特許公報昭５９−５０２１５
８号に詳細に示され、必ずしも本願発明の要旨ではない
ので、ここでの詳細説明は省略する。

第１０図に、同期選択装置の故障復旧後のシステムプロ
グラムのフローチャートを示す。本プログラムは、オペ
レータからのコマンド入力、あるいは共有メモリの状態
変化（復旧）割込、あるいは定期的に共有メモリを監視
しているプログラムからの復旧報告等により起動される
。ステップ１３２では他系ＣＰＵに対し、リンケージ機
構５を介して、共有メモリのシステムエリアの使用許可
を伝える。ステップ１３３では同期選択イネーブルフラ
グ１１２をセットする。その結果、以後のシステムエリ
アへのアクセスは同期形選択装置を指定するアクセスに
なり、故障前の状態に戻る。

本発明の変形例として、ＣＰＵの共有二重化メモリ接続
部内に従来例の第１の方法、即ち、独立形選択アクセス
にて両系メモリに占有要求を出し。

両系占有できたら実際の書き込みを行うが、一定時間た
っても両系メモリの占有許可が受けられなければ一旦要
求を落とし、あらかじめ決められた時間（ＣＰ　Ｕ毎に
異なる）経過後、再び占有要求を出す機構あるいはこれ
に類する機構を設けることが考えられる。通常はシステ
ムエリアへのアクセスは同期選択装置であるが、両系タ
イムアウト検出時は、前記の機構を用いてリトライする
。

もし、同期形選択装置の故障であればリトライは成功す
るのでシステム停止を防げる。本方式はＣＰＵから見た
共有メモリアクセス時間の最大値が非常に大きくなると
いう欠点はあるが、全てハードウェアにて処理し、シス
テムプログラムには何ら影響がないという利点がある。

〔発明の効果〕

以上のように１本発明によれば、マルチコンピュータ間
の競合管理等を行う際は、システムプログラムは同期形
選択装置を用い共有メモリに対し高速アクセスができ、
万−同選択装置が故障してもシステムプログラムは独立
形選択装置を用いて同メモリにアクセスできるのでシス
テム停止を避けることが可能となり、高性能かつ高信頼
性のマルチコンピュータシステムを実現できる。更に。

ユーザープログラムは常に、完全に二重化された独立選
択装置を用いているので、同期形選択装置の故障による
影響は全くない。

また１本発明では両系メモリで同期を取る必要のないユ
ーザーエリアへのアクセスは独立選択装置を用いるか、
独立形選択は両系メモリ間の同期オーバーヘッドのない
分だけ選択にかかる時間が少なく、全てを同期形選択に
て行う方式（従来例筒２の方法）より更に性能が向上す
る。

【図面の簡単な説明】

第１図は、本発明の一実施例の共有二重化メモリの構成
及びアドレス空間割付を示す図、第２図は本発明の背景
となるマルチコンピュータシステム構成図、第３図は本
発明の実施例の共有メモリ内独立形選択装置の構成図、
第４図は同期形選択装置の構成図、第５図は同選択装置
内終了制御装置の構成図、第６図は共有メモリ内ボート
の構成図、第７図はＣＰＵの共有二重化メモリ接続部の
構成図、第８図は同接続部のアドレス解読動作の説明図
、第９図は同期形選択装置故障時のシステムプログラム
のフローチャート、第１０図は故障回復時のシステムプ
ログラムのフローチャートを第　１　口 （ｂ） 第２区 沼３圀 第手口 １５３−・　アつ４了ウドも１碧ｊＡト１Ｙ≠′Ｔ囚 めｇ口

Claims (1)

1. 【特許請求の範囲】 １、複数の処理装置と共有二重化メモリ装置がそれぞれ
   独立に設けられたインタフェースによって接続され、各
   処理装置は、それぞれ該インタフェースを介して二重化
   された各メモリ装置に対して同時アクセスを行うように
   なっている二重化共有メモリ装置を有する複合処理装置
   において、二重化された各メモリ装置は、それぞれ、各
   処理装置からの選択要求に対してそれぞれ独立に選択制
   御を行う独立形選択装置と、一方が他方に従属して選択
   制御を行う関係におかれた同期形選択装置とを有し、複
   数の処理装置が同一アドレスに競合して書込みを行うこ
   とのないユーザエリアへのアクセスは該独立形選択装置
   を用いて行い、同一アドレスに競合して書込みを行うシ
   ステムエリアへのアクセスは、通常は該同期形選択装置
   を用いて行い、該同期形選択装置が故障時には該独立形
   選択装置を用いて行うようにしたことを特徴とする共有
   二重化メモリ制御方式。 ２、特許請求の範囲第１項記載の共有二重化メモリ制御
   方式において、二重化された各メモリ装置は、処理装置
   が出力したアドレス信号の特定ビットをデコードし、デ
   コード結果に応じて、独立形選択装置を用いるか同期形
   選択装置を用いるか決定するようにしたことを特徴とす
   る共有二重化メモリ制御方式。 ３、複数の処理装置と共有二重化メモリ装置がそれぞれ
   独立に設けられたインタフェースによって接続され、各
   処理装置は、それぞれ該インタフェースを介して二重化
   された各メモリ装置に対して同時アクセスを行うように
   なっている二重化共有メモリ装置を有する複合処理装置
   において、二重化された各メモリ装置は、それぞれ各処
   理装置からの選択要求に対してそれぞれ独立に選択制御
   を行う独立形選択装置と、一方が他方に従来して選択制
   御を行う関係におかれた同期形選択装置を有し、該複数
   の処理装置は、それぞれ構成制御情報伝達手段を介して
   相互接続された構成とし、複数の処理装置が同一アドレ
   スに競合して書込みを行うシステムエリアへのアクセス
   は、通常は該同期形選択装置を用いて行い、該同期形選
   択装置の故障検出時には、複数の処理装置の中でいずれ
   か１台の処理装置が、該構成制御情報伝達手段を介して
   他の処理装置に対し、該システムエリアへのアクセスを
   禁止した後、独立形選択装置を用いて該システムエリア
   にアクセスするようにしたことを特徴とする共有二重化
   メモリ制御方式。 ４、特許請求の範囲第３項において、故障検出時の例外
   処理にて処理装置の内部状態を退避した後、他処理装置
   へのシステムエリア使用を禁止し、次に該退避した内部
   状態を復帰し、故障を検出したアクセスを独立形選択装
   置を用いて再度実行し、処理を再開するようにしたこと
   を特徴とする共有二重化メモリ制御方式。 ５、特許請求の範囲第１項において、処理装置内に同期
   選択指定禁止フラグを設け、二重化された各メモリ装置
   は、当該禁止フラグがクリア状態のときは、処理装置が
   出力したアドレス信号の特定ビットをデコードし、デコ
   ード結果に応じて独立形選択装置を用いるか同期形選択
   装置を用いるか決定するようにし、該禁止フラグがセッ
   ト状態のときは、アドレスによらず独立形選択装置を用
   いるようにしたことを特徴とする共有二重化メモリ制御
   方式。 ６、特許請求の範囲第５項において、同期形選択装置の
   故障検出時、該同期選択指定禁止フラグをセットするよ
   うにしたことを特徴とする共有二重化メモリ制御方式。 ７、特許請求の範囲第１項において、二重化された各メ
   モリ装置は、処理装置から独立形選択装置への占有要求
   を受けて、両系メモリ装置の同時占有を行う手段と、占
   有要求から同時占有成功までメモリへの実際の書込みを
   待たせる手段を設け、同期形選択装置の故障検出時は該
   独立形選択装置の出力によってメモリへの実際の書込み
   を行うようにしたことを特徴とする共有二重化メモリ制
   御方式。