KR910005325B1 - 다중 프로세서 컴퓨터 시스템 - Google Patents

Abstract

내용 없음.

Description

다중 프로세서 컴퓨터 시스템

제1도는 다중 컴퓨터 시스템의 블록도.

제2도는 제1도에 도시된 다중 프로세서 시스템의 논리적 배치에 대한 블록도.

제3도는 제1도에 도시된 다중 프로세서 시스템의 어드레스 공간에 대한 논리적 배선도.

제4도 및 제5도는 제2도에 도시된 다중 프로세서 시스템의 단말기의 물리적 배치에 대한 블록도.

제6도 내지 8도는 제4도 및 5도에 도시된 단말기의 메모리 및 주변 장치의 블록도.

제9도는 제4도 및 5도의 연결도.

제10도는 데이터 지능선 및 국부 버스 데이터 저장선을 포기하고 인터록 명령이 프로그램내에 있는지 없는지의 결정을 기다리는 상태.

제11도는 제2도에 도시된 다중 프로세서 시스템의 국부 버스의 기본 ＂판독＂ 규칙에 대한 시간도.

제12도는 제2도에 도시된 다중 프로세서 시스템의 국부 버스의 기본 ＂기록＂ 규칙에 대한 시간도.

제13도는 제2도에 도시된 다중 프로세서 시스템의 국부 버스의 기존 ＂인터록＂ 규칙에 대한 시간도.

제14도는 제4도 및 5도에 도시된 단말기의 마이크로 버스의 기본 ＂판독＂ 규칙에 대한 시간도.

제15도는 제4도 및 5도에 도시된 단말기의 마이크로 버스의 기본 ＂기록＂ 규칙에 대한 시간도.

제16도는 제4도 및 5도에 도시된 단말기의 마이크로 버스의 기본 ＂인터록＂ 규칙에 대한 시간도.

제17도는 제4도에 도시된 마이크로 버스 제어기의 상태도.

제18도는 제5도에 도시된 마이크로 버스 마스터의 상태도.

제19도는 제5도에 도시된 국부 버스 슬레이브의 상태도.

제20도는 제5도에 도시된 데드록 검출기의 상태도.

제21도는 제5도에 도시된 단속 슬레이브의 상태도.

* 도면의 주요부분에 대한 부호의 설명

17 : 다중 컴퓨터 시스템 18 : 시스템 버스

19 : 시스템 버스 인터페이스 20 : 다중 프로세서 시스템

21 : 국부 버스 22 : 단말기

25 : 중앙 처리 장치 26 : 마이크로 버스 제어기

27 : 어드레스 변환기 28 : 어드레스 버퍼

29 : 데이터 버퍼 30 : 판독 및 기록 버퍼

31 : 어드레스 해독기 32 : 메모리 및 주변 장치

33 : 직접 메모리 억세스 주변 장치

34 : 국부 버스 제어기 및 인터페이스

48 : 대기 상태 발생기 47 : 데드록 검출기

37 : 국부 버스 제어기 39 : 국부 버스 슬레이브

38 : 국부 버스 마스터 49 : 단속 슬레이브

35 : 국부 버스 인터페이스 36 : 마이크로 버스

본 발명은 다중 프로세서 컴퓨터 시스템에 관한 것이다.

다중 프로세서 컴퓨터 시스템은 통신 버스에 의해 서로 연결되는 독립적 또는 반독립적으로 작동하는 다수의 지능 단말리 다시 말하자면 프로세서를 기초로 하는 다수의 단말기로 구성된다. 상기 시스템은, 단말기에 지능을 제공하는 프로세서는 작동하지 않지만 지능 단말기의 하나 또는 그 이상의 명령하에서는 작동하는 다른 단말기를 또한 포함한다. 상기 단말기는 일을 분활토록 배치된다. 다시 말하자면, 상기 단말기는 선정된 기능을 실행토록 지시된 각 단말기와 공통으로 기능을 분담하긴 하지만 시스템 일의 실행을 돕게 된다.

다수의 단말기 사이에 지능 시스템을 배치시키는 주 목적은 일정한 시간내에 컴퓨터 시스템이 처리하는 일의 량을 향상시키고, 시스템의 빌딩 블록과 동일한 레퍼토리의 단말기로 조립되는 다른 응용위해서 채택되는 다른 시스템을 허용키 위해 융통성 있는 시스템을 구성하며, 또한 증가된 계산량을 해결하기 위해 시스템을 일정하게 확장시킬 수 있게 하는 것이다.

다중 프로세서 컴퓨터 시스템이 이미 널리 알려져 있긴 하지만 필요로 하는 충분한 스펙트럼과 융통성은 성취되지 않고 있다. 왜내면, 위와 같은 능력은 시스템의 하드웨어 설계뿐만 아니라 상기 하드웨어에서 작동하는 소프트웨어 설계에도 관련되므로 아주 복잡하다. 상기와 같은 시스템의 소프트웨어는 특히 시스템의 하드웨어 배치 및 특성에 따라 큰 영향을 받게된다. 따라서, 시스템의 하드웨어 또는 하드웨어의 배치를 변경하게 되면, 시스템의 소프트웨어도 또한 자동적으로 변해야 한다. 더구나, 다중 프로세서 시스템의 유니 프로세서 능력 및 기능적 특징 확장은 시스템의 이러한 특징과 능력을 실행하는데 요구되는 하드웨어를 아주 복잡하게 만든다. 따라서, 종래의 다중 프로세서 컴퓨터 시스템은 시스템의 융통성을 포기하였을 뿐만 아니라 시스템의 하드웨어 복잡성을 덜기 위해 시스템 능력을 제한하였다.

그 결과로써, 종래의 다중 프로세서 시스템은 작동 및 배치의 유연성에 있어서 다소 제한을 받게 되었다. 그러나, 아직까지도 다중 프로세서 시스템은 특히 소프트웨어에 있어서 비교적 복잡하다. 종래 다중 프로세서 시스템의 복잡성 및 특이성은 상기 시스템을 배치하고 유지하는데 있어서 각 시스템의 내부 구조 및 작동법에 대해 많은 지식을 갖고 있는 숙련된 관리자 및 프로그램머를 필요로 하기 때문에, 결과적으로 많은 비용이 소비된다.

이러한 종래 다중 프로세서 시스템의 일례로써, 시스템에 구비되는 지능 단말기를 하나 이상을 갖는 다시 말하자면 멀티마스터 능력을 갖는 시스템은 시스템의 다른 단말기로부터 활동을 요구하게 되며 또한 이들간의 통신을 시작하게 한다. 상기 다중 프로세서 시스템은 한 단말기에 의한 제2단말기의 인터페이스 부로의 집적적인 억세스를 제한한다. 제1단말기의 지식에 따른 제2단말기의 내부작동의 억세스는 통신을 수행하는데 제2단말기를 포함하며 부가적인 소프트웨어 통신 과정 삽입을 필요로 한다. 이러한 모든 점은 소프트웨어 복잡성에 부가될 뿐 아니라 소프트웨어에서 나타나는 단말기 대 단말기의 억세스를 행하게 된다. 소프트웨어가 단말기 대 단말기의 억세스를 포함하기 때문에, 시스템을 확장하거나 재배치할려면 시스템의 기능을 계속 유지하기 위해 시스템의 하드웨어와 소프트웨어를 수정하고 재배치할 수 있는 숙력된 관리자가 필요하게 된다.

본 발명에 의하면, 다중 프로세서 시스템은 시스템 통신 매개체에 의해 서로 연결되는 다수의 단말기를 포함하며, 상기 단말기는 이에 관련되는 제1 및 제2다수 어드레스를 포한한다. 제1다수 어드레스는 상기 단말기에 독단적으로 배치되지만 제2다수 어드레스는 단말기에 공용된다. 양호하게, 제1다수 어드레스는 관련되는 단말기를 동일시하는 어드레스부에 각각 연결된 제2다수 어드레스를 포함한다. 단말기는 다수의 어드레스 요소와 상기 다수 요소를 연결하는 단말기 연결 매개체를 포함한다. 상기 요소는 이에 관련되는 제1다수 어드레스로부터의 제1어드레스와 제2다수 어드레스로부터의 제2어드레스를 갖는다. 단말기의 다수 요소는 서로의 단말기에서 기능 대응 공통 요소를 각각 갖는 다수의 공통 요소를 포함한다. 그리고, 단말기의 공통 요소는 이에 관련되는 동일한 제2어드레스를 포함한다.

각 시스템의 최소한의 두개의 단말기는 다른 단말기 요소의 어드레스를 시스템 매개체상에 선택적으로 발생시키고 상기에 관련되는 단말기 요소의 제2어드레스를 단말기 매개체상에 선택적으로 발생시키는 요소 억세싱 수단을 포함한다. 시스템의 각 단말기는 시스템 매개체상에 존재하는 관련된 단말기의 제1다수 어드레스중에서 어드레스를 검출함으로써 시스템 매개체와 시스템 매개체를 연결하는 인터페이스 수단을 포함한다.

양호하게, 최소한 2개의 단말기 각각은 시스템 매개체상에 놓여진 관련된 단말기의 제1다수 어드레스로부터 하나의 어드레스를 검출함으로써 억세스 요소로부터 관련된 검출기의 요소 억세스 수단을 억제시키는 수단을 또한 포한한다.

본 발명에 따라 구성된 다중 프로세서 컴퓨터 시스템은 시스템의 하드웨어를 배치하는데 있어서 향상된 융통성을 제공할 뿐 아니라 시스템의 능력과 기능적 특징을 변경함이 없이 간편한 시스템 확장이 가능하다. 본 발명은 신뢰성 높은 시스템 구성을 제공한다. 이를 위해 보유 기구, 식별 기구 및 디버깅 기구에 의한 시스템 억세스가 제공된다. 본 발명의 시스템은 지능 단말기에 위한 자체 식별을 실시하며 시스템의 어떤 지능 단말기로부터 시스템 식별을 실시하는 높은 식별력을 갖는다. 이처럼, 부트스트랩(bootstrap)로딩, 리세트 및 단속을 행하는 시스템 제어는 시스템의 어떤 지능 단말기에 의해 실행된다. 시스템은 시스템의 지능 단말기가 수동적인 방식으로 다시 말하자면 억세스되는 단말기의 지능과는 관계치않고 시스템의 다른 단말기의 어드레스 가능한 요소를 억세스하게 한다. 따라서, 시스템 어드레스 요소의 단속된 억세스는 시스템의 지능 단말기에 의해 실행된다. 본 발명은 시스템의 작동 또는 구성에 아무런 제한을 가함이 없이 다중 프로세서 컴퓨터 시스템 전체를 충분히 지지할 수 있는 유연성을 갖는 시스템 하드웨어 구성을 제공한다.

본 발명은 시스템의 소프트웨어에 어떤 제한을 가하지 않고서 언급된 특징을 제공한다. 시스템의 하드웨어 배치는 시스템 소프트웨어의 견해와 광범위하게 일치된다. 소프트웨어는 복잡성을 포함하지 않고 하드웨어에 의해 제공되는 유연성과 특징을 가지게 되므로 결과적으로 하드웨어 배치의 특수성을 갖게 된다. 소프트웨어는 요소를 포함하는 단말기와의 특수한 통신 과정을 요구함이 없이 시스템의 어드레스 요소에 이르게 된다. 소프트웨어는 지능 또는 수동 단말기와 결코 통신하지 않는다. 시스템의 모든 단말기와의 통신 규칙은 동일한다.

본 발명에 의한 시스템은 스스로 배치된다. 상기 시스템의 재배치 또는 확장은 단지 필요한 기능을 갖는 단말기와 다중 프로세서 시스템의 통신 매개체와의 연결 또는 이로부터의 절연만을 요구하며 시스템 재배치를 위해 시스템의 소프트웨어를 수정할 수 있는 숙련된 관리자는 필요치 않는다.

본 발명의 다른 특징 및 장점에 대해 수반된 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 다중 컴퓨터 시스템(17)을 도시하고 있다. 상기 다중 컴퓨터 시스템(17)은 여러 컴퓨터 시스템 예를 들자면 다중 프로세서 시스템(20)을 포함한다. 이를 성명키 위해 세개의 다중 프로세서 시스템(20a) 내지 (20c)이 도시되어 있다. 상기 다중 프로세서 시스템(20)은 다중 컴퓨터 시스템(17)의 통신 매개체로서 작용하고 또한 다중 프로세서 시스템(20)간의 통신을 교신시키는 시스템 버스(18)에 의해 상호 연결된다. 각 다중 프로세서 시스템(20)의 국부 통신 버스(21)는 자체 시스템 버스 인터페이스(19)에 의해 시스템 버스(18)로 인터페이스된다.

다중 프로세서 시스템(20)은 서로 다른 능력을 가지며 또한 다른 응용에 적용되거나, 또는 다른 위치에 배치된다. 다중 컴퓨터 시스템(17)을 구성하기 위해 시스템 버스(18)에 의한 다중 프로세서 시스템(20)의 연결은 전체 다중 컴퓨터 시스템(17)의 출력 및 능력을 갖는 어느 하나의 다중 프로세서 시스템(20)을 사용할 수 있게 한다.

다수의 다중 프로세서 시스템(20)으로 구성되는 다중 컴퓨터 시스템(17)은 또한 하나의 다중 프로세서 시스템이 된다. 그러나 이는 자신의 성분인 다중 프로세서 시스템(20)과 구별키 위해 다른 이름으로 명명된다.

다중 프로세서 시스템(20)은 다른 능력을 가질뿐 아니라 다른 기능 유닛으로 각각 구성되지만, 사실상 다중 프로세서 시스템(20)의 작동 구조 및 수단은 동일하다. 따라서, 다중 프로세서 시스템(20)중 어느 하나만을 설명한다 하더라도 다중 프로세서 시스템(20) 각각에 대한 모든 설명을 모두 이해할 수 있을 것이다.

더구나, 상술된 바와 같이, 각각의 다중 프로세서 시스템(20)은 다른 다중 프로세서 시스템(20)과 연결된 하나의 완전한 독립적 기능을 갖는 하나의 컴퓨터로 작용한다. 따라서, 다중 프로세서 시스템(20)과 이의 부유닛에 대한 다음 설명은 다중 컴퓨터 시스템(17)의 부품인 다중 프로세서 시스템(20)과 마찬가지로 독립된 하나의 다중 프로세서 시스템(20)을 설명함으로써 모든 것을 이해하고자 한다.

제2도는 다중 프로세서 시스템(20)을 도시하고 있다. 상기 시스템(20)은 다수의 유닛 또는 단말기(22)를 포함한다. 제2도에는 4개의 단말기(22a) 내지 (22d)가 도시되어 있다. 시스템(20)에 의해 실행되는 여러 기능은 단말기(22) 사이에 분포된다. 시스템(20)의 각 단말기(22)는 다른 단말기(22)의 기능과는 다른 어떤 기능을 수행토록 적용되지만 단말기(22)는 시스템 일을 실행하는데 있어서 서로 협력하게 된다. 예를 들자면, 제1단말기(22a)는 데이터 프로세싱 작동을 실행하고 시스템 작동을 조정하는 다중 프로세서 시스템(20)의 중앙 제어기(CC)로서 작동하며, 제2단말기(22b)는 프로그램 실행동안 중앙 제어기(22a)에 의해 요구되거나 산출되는 데이터와 중앙 제어기(22a)에서 실행되는 프로그램을 주 메모리에 저장하거나 이로부터 추출하는데 제어를 가하는 다중 프로세서 시스템(20)의 주 메모리 제어기(MMC)로서 작동하며, 제3 및 제4단말기(22c), (22d)는 벌크 스토레지를 구비한 다중 프로세서 시스템(20)과 외부와의 통신을 제공하는 것과 같이 여러 주변 장치의 기능을 제어하고 종합하는 입출력 제어기(10c)로서 작동한다. 단말기(22a) 내지 (22d)와 유사한 또는 상이한 기능적 능력을 갖는 다른 단말기(22)(도시안됨)도 또한 다중 프로세서 시스템(20)에 포함된다. 각 단말기(22)의 기능은 내부 구성물에 따라 실행되며, 지능 단말기의 경우에 있어서는 프로그램을 프로세서 상에 추출함으로써 실행된다. 단말기(22)는 시스템(20)을 배치하는데 있어서 요구되는 것으로서 상기 시스템(20)에 더해지거나 이로부터 삭제된다. 일반적으로, 상기 단말기(22)를 참조함으로서 시스템(20)의 어떤 단말기에 대해 이해하게 될 것이다.

시스템의 일을 수행토록 각각의 시스템을 결합하기 위해 다중 프로세서 시스템(20)의 단말기(22)는 단말기(22)의 통신 매개체로 작용하는 국부 버스(LB)(21)에 의해 서로 연결된다. 단말기(22)와 국부 버스(21)에 의해 구성되는 통신 회로망은 시스템(20)내의 어떤 단말기(22)가 다른 단말기와 통신할 수 있게 한다.

제2도에서는 또한 다중 프로세서 시스템(20)의 단말기(22)의 논리적 배치를 도시하고 있다. 단말기의 물리적 배치는 제4도 및 제5도에 도시되어 있으며 이에 대해서는 하기에 설명될 것이다. 제2도에 도시된 바와같이, 다중 프로세서 시스템(20)의 단말기(22)의 논리적 내부 배치는 최고의 레벨에서 다중 프로세서 시스템(20)의 배치와 평행한다. 논리적으로, 각 단말기(22)는 제2도에서 c에서 j까지로 도시되어 a로 표시된 인터페이스 유닛에 의해 국부 버스(21)에 인터페이스되며 b로 표시된 통신 버스에 의해 서로 연결된 여러 기능 요소로서 구성된다. 그러나 상기 모든 단말기(22)는 요소 c 내지 j를 모드 포함할 필요는 없으며 또한 이와 동일할 필요도 없다.

따라서, 설명을 목적으로, 제2도는 중앙 제어기(22a)가 인터페이스 a에 의해 국부 버스(21)로 인터페이스되는 통신 버스(b)를 포함하는 것으로 도시하고 있다. 버스(b)에는 여러개의 요소 c, d, e, f가 연결된다. 예로써, 요소 c는 프로세서를, 요소 c는 메모리 경영 유닛을, 요소 f는 국부 버스(21) 아르바이터를 마지막으로 요소 g는 억제 제어기를 각각 나타낸다. 이러한 예는 단지 여기서 설명 목적으로 주어지는 것으로 이해되어야 한다.

이와 유사하게, 주 메모리 제어기(22b)는 인터페이스(a)에 의해 국부 버스(21)에 인터페이스된 통신 버스(b)를 포함하는 것으로 제2도에 도시되어 있다. 통신 버스(b)에는 예로써 ROM을 나타내는 요소(d)와 한쌍의 랜덤 억세스 메모리(RAM) 장치를 나타내는 요소 i 및 j가 연결된다.

유사하게, 각 입출력 제어기(22c) 및 (22d)도 또한 버스(b)를 국부 버스(21)에 인터페이스시키는 인터페이스(a)를 포함하는 것으로 도시되어 있다. 각 제어기(22c) 및 (22d)는 버스(b)에 연결된 여러요소 c,d,g 및 h를 포함한 것으로 도시되어 있다. 또한, 요소 c는 프로세서를, 요소 d는 ROM을, 요소 g는 억제 제어기를, 그리고 요소 h는 입출력 주변기를 나타내게 된다.

따라서, 인터페이스 a와 ROM d와 같은 요소는 모든 단말기(22)에 공통으로 포함되며, 프로세서 c와 억제 제어기 g와 같은 요소는 단지 일부 단말기(22)에만 구비되는 반면, 메모리 장치 i 및 j와 같은 요소는 하나의 단말기(22)에만 포함된다.

이점으로 미루어보아, 제1도에 도시된 다중 컴퓨터 시스템(17)은 각 레벨에서 통신 매개체에 인터페이스 되는 여러개의 기능 요소를 포함하는 아주 규칙적인 또는 단순한 구조를 갖는 것으로 지적될 수 있다. 따라서, 다중 컴퓨터 시스템(17)은 시스템 버스(18)에 연결된 여러개의 다중 프로세서 시스템(20)을 포함한다. 이와 유사하게, 각각의 컴퓨터 시스템(20)(제2도 참조)은 국부 버스(21)에 연결된 여러개의 단말기(22)를 포함한다. 각 국부 버스 (21)는 시스템 버스 인터페이스(19)에 의해 시스템 버스(18)에 인터페이스 된다. 제2도에 도시된 바와 같이, 각 단말기(22)는 c 내지 j로 표시되어 버스 b에 연결된 여러개의 기능 요소를 포함하며, 각 버스(b)는 인터페이스(a)에 의해 국부 버스(21)에 인터페이스된다.

제3도는 다중 컴퓨터 시스템(17)의 어드레스 공간을 도시하고 있다. 상기 시스템(17)은 신호가 유니파이되는 공통 어드레스 공간(1000)를 포함한다. 다중 컴퓨터 시스템(17)내의 모든 어드레스 실체는 제3도에 도시된 방식으로 공통 어드레스 공간(1000)내에 배치된다. 상기 어드레스 공간(1000)은 전체 다중 컴퓨터 시스템(17)의 모든 어드레스를 포함한다. 어드레스 공간(1000)의 어드레스는 최대 유효 비트(MSB)에서 최소 유효 비트(LSB)까지의 다수의 어드레스 비트치로서 표현된다. 어드레스 공간(1000)은 어드레스의 다수의 수퍼 블록(1001a 내지 1001n)으로 구분된다. 여기서 n-1은 다중 컴퓨터 시스템(17)의 다중 프로세서 시스템(20)의 최대 허용수를 나타낸다. 상기에서 언급된 수퍼 블록(1001)은 모두 같은 사이즈를 갖는다. 수퍼 블록(1001)은 하나의 다중 프로세서 시스템(20)의 어드레스 공간을 구성한다. 어드레스의 (log₂n)최대유효 비트는 어드레스가 포함되는 다중 프로세서 시스템(20)을 식별한다.

각 수퍼 블록(1001b) 내지 (1101n)은 단일 다중 프로세서 시스템(20)에 적용된다. 어드레스 공간(1000)의 제1수퍼 블록(1001a), 다시 말하자면 어드레스 공간의 (1000) 어드레스 스펙트럼에 있어서 최하위 어드레스로 어드레스된 수퍼 블록(1001)은 각 다중 프로세서 시스템(20)이 자신이 되는 수퍼 블록(1001a)을 고려하는 것으로 특징지워진다. 따라서, 시스템의 국부 버스(21)에 의한 각 다중 프로세서 시스템(20)(제2도 참조)내의 어드레싱은 제1수퍼 블록(1001a)의 어드레스 배경내에서 처리되는 반면, 시스템 버스(18)에 의한 다른 다중 프로세서 시스템(20)간의 어드레싱은 어드레스를 명령하는 다중 프로세서 시스템(20)을 규정짓기 위해 수퍼 블록(1001b) 내지 (1001n)의 어드레스 배경내에서 처리된다.

전용 수퍼 블록(1001b) 내지 (1001n)의 어드레스와 공통 수퍼 블록(1001a)의 어드레스 사이에는 일대일 대응 관계가 성립한다. 이러한 대응은 전용 수퍼 블록(1001b) 내지 (1001n)의 어드레스가 공통 수퍼 블록(1001a)과 관련되는 어드레스가 단지 최대 유효 비트만큼만 다르도록 하며, 상기 비트는 각 수퍼 블록(1001b) 내지 (1001n)이 관계되는 다중 프로세서 시스템(20)을 식별케 한다.

제1도 및 3도에 의하면, 수퍼 블록(1001a)의 어드레스로서 다중 프로세서 시스템(20)내의 국부 버스(21)상에 나타나는 어드레스는 내부 시스템(20) 어드레스가 되도록 고려되므로, 결과적으로 이는 다중 프로세서 시스템 버스 인터페이스(19)에 의해 시스템에 인터페이스 되지 않는다. 그러나, 다른 수퍼 블록(1001b) 내지 (1001n)중 어느 하나에 의한 어드레스가 국부 버스상에 나타나면, 관련되는 시스템 버스 인터페이스(19)는 시스템 버스(18)의 통신 규격에 따라 시스템 버스(18)에 어드레스를 인터페이스한다. 각 시스템 버스 인터페이스(19)는 다중 프로세서 시스템(20)과 관계하는 전용 수퍼 블록(1001b) 내지 (1001n)의 어드레스를 위해 시스템 버스(18)상에 나타나는 어드레스를 감시한다.

각 시스템 버스 인터페이스(19)는 외부 수퍼 블록(1001b)내지 (1001n)의 어드레스를 무시하고 또한 이에 응답하여 관련되는 국부 버스(21)에 시스템 버스(18)를 인터페이스하지 않는다. 그러나, 시스템 버스 인터페이스(19)는 시스템 버스(18)를 국부 버스(21)로 인터페이스하고 어드레스를 대응하는 공통 수퍼 블록(1000a) 어드레스로 변환시키는 과정에서 어드레스를 국부 버스(21)로 이동시킴으로써 다중 프로세서 시스템(20)에 관련되는 수퍼블록(1001b) 내지 (1001n)의 어드레스에 응답한다. 상기 이동은 전용 수퍼 블록(1001b) 내지 (1001n)어드레스를 이에 대응하는 공통 수퍼블록(1001b) 내지 (1001n)의 최대 유효 비트를 마스킹함으로써만 양호하게 실행된다.

상기 어드레스 공간(1000)의 수퍼 블록(1001)으로의 세분화 분석 방법에 있어서, 각 수퍼 블록(1001)은 다수(r)의 블록(1002a) 내지 (1002r)으로 나눠지며, 여기서 r-2는 다중 프로세서 시스템(20)의 단말기(22)의 최대 허용수를 나타낸다. 각 수퍼 블록(1001)의 제1(r-1)블록(1002a) 내지 (1002q), 다시 말하자면, 각 수퍼 블록(1001)의 어드레스 스팩트럼에서 최하위 어드레스로 어드레스되는 블록(1002)은 사실상 동일하며 또한 관련되는 다중 프로세서 시스템(20)의 단말기(22)의 어드레스 스페이서를 각각 형성한다. 각 수퍼 블록(1001)의 블록(1002r)은 관련되는 다중 프로세서 시스템(20)의 주 메모리에 할당된다.

어드레스의 제1 (log₂n)최대 유효 비트가 어드레스되는 다중 프로세서 시스템(20)을 판별하면, 어드레스의 다음 몇몇의 최대 유효 비트는 어드레스되는 다중 프로세서 시스템(20)의 단말기(22)를 식별하거나, 또는 주 메모리 어드레스를 지시한다. 어드레스 공간(1000)의 수퍼 블록(1001a) 내지 (1001n)을 분석하는데 있어서, 수퍼블록(1001)의 각 블록(1002b) 내지 (1002d)는 이에 관련하는 단일 단말기(22)에 적용되고, 각 수퍼 블록(1001)의 제1블록(1002a)은 각 단말기(22)가 블록(1002a)을 자신을 위한 것으로 고려토록 특징지워진다.

제2도에 도시된 바와 같이, 단말기의 버스(b)에 의한 각 단말기(22)내의 어드레싱은 제1블록(1002a)의 어드레스 배경내에서 처리되는 반면, 시스템의 국부 버스(21)에 의한 다중 프로세서 시스템(20)의 다른 단말기(22)간의 어드레싱은 어드레스가 지정되는 단말기(22)을 특징짓기 위해 블록(1002b) 내지 (1002q)의 어드레스 배경내에서 처리되어야 한다.

전용 블록(1002b) 내지 (1002q)의 어드레스와 공통 블록(1002a)의 어드레스 사이에는 일대일 대응에 성립된다. 상기 대응은 전용 블록(1002b) 내지 (1002q)의 어드레스가 관련되는 공통 블록(1002a)의 어드레스와 최대 유효 비트만큼 다르도록 한다. 여기서, 상기 비트는 블록(1002b) 내지 (1002q)가 관계되는 단말기(22)를 판별한다.

제2도 및 3도에 의하면, 블록(1002)으로부터 단말기(22)의 버스(b)상에 나타나는 어드레스는 내부 단말기(22) 어드레스로 고려되므로, 결과적으로 이는 단말기의 국부 버스 인터페이스(a)에 의해 국부 버스(21)에 인터페이스되지 않는다. 그러나, 다른 블록(1002b) 내지 (1002q)중 어느 하나에 의한 어드레스가 버스(b)상에 나타나게 되면, 관련되는 인터페이스(a)는 국부 버스(21)의 통신 규격에 따라 어드레스를 국부 버스(21)로 인터페이스시킨다.

각 인터페이스(a)는 단말기(22)와 관련되는 전용 블록(1002b) 내지 (1002q)의 어드레스를 위해 국부 버스(21)상에 나타나는 어드레스를 감시한다. 각 인터페이스(a)는 외부 블록(1002b) 내지 (1002q)의 어드레스를 무시하며 또한 이에 응답하여 관련되는 버스(b)를 국부 버스(21)로 인터페이스하지 않는다. 그러나, 인터페이스(a)는 국부 버스(21)를 버스(b)로 인터페이스하고 상기 어드레스를 대응하는 공통 블록(1002a)어드레스로 변환시키는 과정에서 어드레스를 버스(b)로 이동시킴으로써 관련하는 단말기(22)의 전용 블록(1002b) 내지 (1002q)의 어드레스에 응답한다. 상기 이동은 어드레스를 이에 대응하는 공통 블록(1002a)어드레스로 전환시키기 위해 어드레스의 단말기(22) 식별 최대 효율 비트를 마스킹함으로써만 양호하게 실행된다. 블록(1002r)의 어드레스는 이런 형태의 전환을 행하지 않는다.

각 단말기(22)의 요소는 동일한 형태로 공통 블록(1002a)의 어드레스 스펙트럼내에 배치된다. 즉 여러 단말기(22)에 공통되는 다시 말하자면 여러 단말기(22)에서 기능적인 분담을 갖는 요소 또는 요소의 어드레스부는 공통 블록(1002a)의 동일한 어드레스에 배치된다. 하나 또는 그 이상의 이러한 공통 요소를 포함하지 않는 단말기(22)에서, 이러한 요소에 대응하는 어드레스는 사용되지 않는다.

예로써, 중앙 제어기(22a)의 단속 제어기(g)의 특수한 어드레스 레지스터가 공통 블록(1002a)에서 이들과 관련되는 어드레스(x)를 갖는다면, 입출력 제어기(22c) 및 (22d)와 다중 프로세서 시스템의 다른 단말기(22)의 억제 제어기(g)에서 동일한 기능을 갖는 레지스터는 공통 블록(1002a)내에서 이들과 관련되는 동일한 어드레스(x)를 갖는다. 주 메모리 제어기(22b)와 같이, 단속 제어기(g)를 포함하지 않는 다시 말하자면 레지스터를 포함하지 않는 단말기(22)는 어떤 요소에 할당되는 어드레스(x)를 포함하지 않는다. 상기와 같은 레지스터를 구비하는 단속 제어기(g)가 주 메모리 제어기(22b)에 첨가된다면, 상기 레지스터는 어드레스(x)를 양도받게 된다.

이미 언급된 바와 같이, 공통 블록(1002a)와 전용 블록(1002b) 내지 (1002q)의 어드레스간의 일치로 인해, 최소한 하나의 다른 단말기(22)에서 기능적 대응체를 갖는 모든 단말기(22)의 어드레스 실체는 이들 대응체로서 동일한 공통 블록(1002a) 어드레스를 가질 뿐 아니라, 이들 실체가 속하는 특수한 단말기(22)를 식별하는 최대 유효 비트에 의해서만 이들 대응체의 전용 어드레스와 이들 공통 블록(1002a) 어드레스가 달라지는 전용 어드레스를 각각 갖는다. 언급된 어드레스 할당도에 대해서는 관련되는 단말기(22)의 어드레스 논리 요소(a) 내지 (x)와 유사하게 할당된 각 블록(1002a) 내지 (1002q)의 대응 어드레스를 도시한 제3도에 설명되어 있다.

언급된 어드레스 할당도는 단말기(22)의 하드웨어에 의해 실행되고 단말기(22)에 포함되는 소프트웨어에 영향을 미침이 없이 단말기(22)의 어드레스 하드웨어 요소가 어떤 어드레스에 배치되거나 또는, 백프래인 국부 버스(21)가 사용될때에 어떤 단말기(22)가 물리적인 백프래인 슬롯에 배치되는 것을 허용한다. 이는 각 메모리내에 저장되는 사실상 동등한 프로그램을 갖는 동일한 형태의 여러 단말기(22)를 포함하는 시스템(20)과 같이 시스템의 공통 배치 문제를 해결하게 된다. 제2도 및 3도를 참조하여 언급된 바와 같이, 시스템(20)의 단말기(22)는 일반 베이직 파라메터에 따라 배치된다. 지능 단말기(22) 다시 말하자면 요소(c)를 포함하는 제2도의 중앙 제어기(22a)와 입출력 제어기(10c 1 22c) 및 (10c 2 22d)와 같은 자체 프로세서를 포함하는 단말기는 제4도 및 5도에 도시된 바와 같이 동일한 베이직 하드웨어 배치 및 작동 특성을 갖는다. 지능 단말기(22)는 실행되는 프로그램과 이와 관련되는 하드웨어 응용에 다소 차이를 가지므로 하드웨어와 소프트웨어는 설게되는 기능에 따라 단말기(22)를 구성하며, 또한 제4도 및 5도의 베이직 지능 단말기(22)가 배치되는 특수한 이용에 따라 달라진다.

다시 말하자면, 수동 단말기(22) 즉 자체 프로세서를 포함하지 않는 단말기 예를들자면 요소(c)를 포함하지 않는 것으로 도시된 제2도의 주 메모리 제어기(22b)는 제4도 및 5도의 단말기(22)의 모든 능력 및 하드웨어를 포함할 필요는 없다. 제4도 및 5도의 단말기(22)의 베이직 하드웨어 배치 및 작동 특성을 처리하는데 있어서 수동 단말기(22)가 요구되는 확장은 단말기의 응용과 서로 관련된다. 그러나, 이러한 단말기(22)가 제4도의 단말기의 배치 및 능력을 갖도록 확장하는데 있어서, 이러한 수동 단말기(22)는 제4도 및 5도의 단말기(22)의 하드웨어와 작동 특성이 서브세트 되도록 고려된다.

제4도 및 5도의 단말기(22)는 시스템(20)의 모든 단말기(22)를 나타내도록 고려되므로 단지 하나만의 단말기(22)를 상세하게 설명함으로써 다음은 이해코자 한다. 특수한 응용으로 제4도 및 5도의 베이직 단말기(22)의 채택은 응용 기능에 따라 결정되어야 하며 본 발명의 영역내에 포함되어야 한다. 상술된 확장에서, 다중 프로세서 시스템(20)의 단말기(22)는 이들 채택이 특수한 응용으로 받아들여진다 할지라도 서로서로 유사토록 고려된다.

단말기 (22)로 다시 방향을 전환하면, 단말기의 물리적 배치는 제4도 및 5도에 블록 형태로 도시되어 있다.

단말기(22)는 중앙 처리 유닛(CPU)(25), 메모리 및 주변 장치(32) 및 직접 메모리 억세스(DMA) 주변 장치(33)로 구성되며, 상기 장치들은 통신을 위해 마이크로 버스(MB)(36)에 의해 서로 연결된다. 상기 중앙 처리 장치(25)는 단말기(22)의 논리 및 산술 작동을 실행한다. 메모리 및 주변 장치(32)는 하나 또는 그 이상의 저장 장치를 포함하며 또한 특수 목적용 단말기(22)를 만드는 소프트웨어와 응용 회로를 포함한다. 메모리와 주변 장치(32)의 관련부는 제5도 및 6도에 블록 형태로 도시되어 있으며 더욱이 이들 도면과 관련지워 설명하면 다음과 같다. 메모리 및 주변 장치(32)의 유닛은 중앙 처리 장치(25)와 같은 다른 장치에 의해 마이크로 버스(31)로 억세스되는 한편, 이들 자신은 다른 장치를 마이크로 버스(36)로 어드레싱할 수 있는 능력을 갖지 않는 수동 소자이다. 메모리 및 주변기(32)와 같이 다른 장치를 어드레스할 수 있는 능력을 갖는 입출력 유닛과 같은 소자는 직접 메모리 억세스 주변기(33)에 포함된다.

중앙 처리 유닛(25)은 마이크로 버스 제어기(MBC)(26)와 어드레스 버퍼(28), 데이터 버퍼(29) 및 판독 및 기록(R/W) 버퍼(30)에 의해 마이크로 버스(36)로 인터페이스된다. 마이크로 버스 제어기(26)는 단말기(22)의 상태를 감시하며 또한 마이크로 버스(36) 이동을 종합한다. 마이크로 버스 제어기(26)는 버퍼(28) 내지 (30)를 제어하며 또한 이를 통해서 마이크로 버스(36)로부터 중앙 처리 장치(25)를 선택적으로 절연시킨다.

마이크로 버스 제어기(26)는 제17도의 상태도에 의해 제한되는 제한 상태 장치이다. 제한 상태 기계는 종래 기술로 널리 알려져 있으므로 여러 방법으로 설명될 수 있다. 예를 들자면, 제한 상태 장치는 적절하게 프로그램된 마이크로 프로세서 또는 프로그램 가능 논리 배열에 의해 실행된다. 간략하게 말하자면, 제한 상태 장치 실행에 대한 상세한 설명은 종래 장치에 포함되므로 본 실시예에 도시되거나 설명되지 않는다. 그러나, 제한 상태 장치는 각 상태에서 실행되는 작동과 기계 상태 연속에 의해서 제조적으로 제한된다. 제17도는 이러한 마이크로 버스(26)의 상태로를 도시하고 있다. 이는 상태 및 상태 전이를 도시하며 또한 마이크로 버스 제어기(26)에 의해 실행되는 어떤 기능을 도시하고 있다. 부가적으로, 마이크로 버스 제어기(26)는 대기 상태 발생기(48)를 포함하며, 상기 대기 상태 발생기(48)는 입력 신호를 받아들인후 약간 시간을 지체한 후에 출력 신호를 발생시키는 종래 회로를 가지며, 여기서 상기 입력 신호는 지연 시간을 결정한다. 또한, 마이크로 버스(26)는 리세트 순차기(148)를 포함한다. 마이크로 버스(26)의 상태도 및 기능에 대해 설명하면 다음과 같다.

마이크로 버스(36)는 국부 버스 제어기와 인터페이스(LBC/I)(34)에 의해 국부 버스(21)와 통신토록 인터페이스된다. 국부 버스 제어기 및 인터페이스(34)는, 단말기(22)의 중앙 제어 장치(25)와 직접 메모리 억세스 주변기(33)가 시스템의 다른 단말기(22)를 억세스하고자 할 때, 단말기(22)의 중앙 처리 장치(25)와 직접 메모리 억세스(33)를 위해 국부 버스(21) 사용을 요구하게 된다. 이처럼 국부 버스 제어기 및 인터페이스(34)는 단말기(22)의 장치 예로써 메모리 및 주변 장치(32) 또는 직접 메모리 억세스 주변기(33)와의 통신을 위해 다른 단말기(22)에 의한 마이크로 버스(36) 억세스를 제공한다. 부가적으로, 국부 버스 제어기 및 인터페이스(34)는 국부 버스(21)와 마이크로 버스(36)간을 통과하는 통신을 돕고 인터페이스한다.

국부 버스 제어기 및 인터페이스(34)는 마이크로 버스(36)의 어드레스 및 데이터 부분을 인터페이스 하기 위해 응답하는 국부 버스 인터페이스(LBI)(35)를 포함한다. 국부 버스 인터페이스(35)는 상기 목적을 수행하는데 필요한 버퍼, 게이트, 구동기 및 논리로 구성된다. 이러한 구성은 마이크로 버스(36)와 국부 버스(21)의 구조 및 기구의 구성물이므로, 이는 종래 기술에 포함된다. 또한, 국부 버스 인터페이스(35)는 하기에 설명되는 바와 같이 하드웨어 단속을 가하는 단말기(22) 대 단말기(22) 실행을 위해 단속 레지스터(1139)를 포함한다. 국부 버스 인터페이스(35)는 어드레스로부터 단말기(22)를 식별하는 비트를 마스킹하고 상기 단말기에 적용된 어드레스(1002b) 내지 (1002q)의 전용 블록으로부터 변환 어드레스를 마스킹하고 마이크로 버스(36)상에 출력되기 위해 국부 버스(21)상에서 공통 블록(1002a)의 어드레스로 나타나게 하는 어드레스 마스크(1140)를 포함한다.

또한 국부 버스 제어기 및 인터페이스(34)는 마이크로 버스(36)와 국부 버스(21)의 상태와 제어 부분을 인터페이스하는 국부 버스 제어기(37)를 포함한다. 국부 버스 제어기(37)는 단말기(22)에 의해 동작되는 국부 버스(21)상의 통신을 제어하는 국부 버스 마스터(38)와, 국부 버스(21)를 가로질러 다른 단말기(22)에 의해 동작되는 마이크로 버스(31) 상에서의 통신을 제어하는 국부 버스 슬레이브(37)와 데드록 조건 발생을 검출하고 이를 신호화하는 데드록 검출기(47) 및 내부 단말기 하드웨어 단속을 용이하게 하는 단속 슬레이브(49)로 구성된다. 마이크로 버스 제어기(26), 국부 버스 마스터(38), 국부 버스 슬레이브(39), 데드록 검출기(47) 및 단속 슬레이브(49)는 제한 상태 장치이므로, 이들은 제20도 및 21도에 각각 도시된 상태도로 제한된다. 상기 유닛(38),(39),(47) 및 (49)의 상태도 및 기능에 대해 상세하게 설명하면 다음과 같다.

한편, 국부 버스 제어기 및 인터페이스(34)는 제5도에 도시된 바와 같이 국부 버스(21)에 연결된다. 상기 국부 버스(21)는 여러 통신 통로로 이뤄진다. 이들 통로는 단말기(22)를 통해 데이지(daisy) 식으로 연결된 여러 국부 버스 억세스 요구선로, 여러 국부 버스 억세스 지능선로, 여러 국부 버스 단속 요구선로, 여러 국부 버스 지능선로를 포함하므로, 이들은 국부 버스 단속 지능 입력선로와 국부 버스 단속 지능 출력 선로, 국부 버스 판독 및 기록선로, 국부 버스 어드레스 저장선로, 국부 버스 어드레스 지능선로, 국부 버스 데이터 지장선로, 국부 버스 데이터 지능선로, 증배된 어드레스 및 데이터 버스, 국부 버스 진단선로, 국부 버스 진단 실패선로, 국부 버스 중단선로, 국부 버스 중단 지능선로 및 국부 버스 리세트선로로 이뤄진다. 국부 버스(21)의 상기 통로의 기능에 대해서는 제4도 및 5도의 단말기(22)의 작동 설명의 일부로서 하기에 서술될 것이다.

한편, 국부 버스 제어기 및 인터페이스는 마이크로 버스(36)에 연결된다. 상술된 바와 같이, 마이크로 버스(36)은 단말기(22)의 여러 장치간의 통신 링크를 제공한다. 마이크로 버스(36)는 어드레스 버스 마이크로 어드레스, 데이터 버스 마이크로 데이터 및 여러 상태 및 제어선으로 구성되며 이들간의 관계에 대해 설명하면 하기와 같다. 마이크로 버스(36)는 세상태 모드 양방향성 버스이다. 마이크로 어드레스 및 마이크로 데이터 버스와 마이크로 버스(36)를 포함하는 일부 제어선은 세 조건 또는 신호 레벨중 어느 하나를 선택적으로 정의토록 채택되며, 신호는 상기 버스 및 선로상에서 양방향으로 전해진다. 예를 들자면, 상기 세 레벨은 다음과 같이 되도록 고려된다. 제1레벨은 어떤 신호가 강조되도록 고려되며, 제2레벨은 상기 신호의 역신호가 강조되거나, 또는 동등하게 상기 신호가 강조되지 않도록 고려되며, 제3상태 레벨로 명해지는 제3중성 레벨은 상기 신호나 이 신호의 역신호중 어느것도 강조되지 않도록 고려되는 것을 나타낸다. 여기서, 세 상태 모드를 갖는 마이크로 버스(36)에 대한 참조로서 세 상태 모드를 정의할 수 있는 이들 버스 및 버스(36)의 제어선이 세 상태 레벨내에 놓여짐을 인지해야 한다.

세 상태 조건을 정의토록 채택되지 않는 버스(36)선은 두 레벨중 어느 하나를 선택적으로 정의토록 채택된다. 즉 선로가 유휴되도록 고려되는 고레벨과 활성화되도록 고려되는 저레벨중에서 선택적으로 채택된다.

제4도 및 제5도에 도시된 단말기(22)의 마이크로 버스(36)의 루트에 대해 고려하면, 양방향성 세 상태 모드 마이크로 데이터 버스는 국부 버스 제어기 및 인터페이스(34), 직접 메모리 억세스 주변 장치(33), 메모리 및 주변 장치(32) 및 데이터 버퍼(29)의 데이터 부에 연결된다. 데이터 버퍼(29)의 제2부분과 중앙 처리 장치(25)의 데이터 부분을 상호 연결시키는 데이터 버스는 중앙 처리 장치(25)를 마이크로 데이터 버스와 연결시킨다.

양방향성 세 상태 모드 마이크로 어드레스 버스는 국부 버스 제어기 및 인터페이스(34), 직접 메모리 억세스 주변기(33), 메모리 및 주변 장치(32) 및 어드레스 버퍼(28)의 어드레스 부분에 연결된다. 어드레스 버퍼(28)의 제2부분은 어드레스 변환기(27)의 물리적 어드레스 부분에 연결되며, 상기 변환기의 가상의 어드레스 부분은 어드레스 버스에 의해 중앙 처리 장치(25)의 어드레스 부에 연결된다. 따라서, 상기 어드레스 버스는 마이크로 어드레스 버스를 포함하는 중앙 처리 장치(25)와의 연결을 제공한다. 어드레스 변환기(27)는 중앙 처리 장치(25)에 의해 사용되는 가상의 어드레스를 단말기(22)의 비활성화로 인해 사용되는 물리적 어드레스로 변환시키는 장치이다. 이러한 장치는 이미 널리 알려져 있다.

또한, 마이크로 어드레스 버스는 어드레스 해독기(31)의 입력부에 연결된다. 어드레스 해독기의 출력은 통근선에 의해 국부 버스 제어기 및 인터페이스(34)의 입력에 연결된다. 상기 해독기(31)는 마이크로 어드레스 버스상의 어드레스를 감지하여 마이크로 어드레스 버스상에 공통블록(1002a) 어드레스에 있지 않는 어드레스 다시 말하자면, 국부 버스(2)로 인터페이스 되기위해 마이크로 버스(36)를 요구하는 어드레스가 감지되면 통근선로를 거쳐 국부 버스 제어기 및 인터페이스(34)를 신호화한다. 상기 어드레스 해독기(31)는 여러 선택 선로에 연결되며, 상기 선로중 하나 또는 그 이상 선로는 마이크로 어드레스 버스상의 선정된 내부 단말기(22) 어드레스를 감지함에 응답하여 선택적으로 활성화된다. 이러한 해독기도 이미 널리 알려져 있다. 상기 선택선은 마이크로 버스 제어기(26)의 대기상태 발생기(48)와 메모리 및 주변 장치(32)에 입력을 제공한다.

양방향성 세 상태 모드 판독 및 기록선은 메모리 및 주변 장치(32), 직접 메모리 억세스 주변기(33), 국부 버스 제어기 및 인터페이스(34) 및 판독 및 기록 버퍼(30)을 상호 연결시킨다. 중앙 처리 장치(25)와 버퍼(30)간의 연결은 중앙 처리 장치 판독 및 기록 선로에 의해 이뤄지므로, 상기 연결은 중앙 처리 장치(25)와 판독 및 기록선을 잇게된다. 판독 및 기록선의 상태는 판독이나 기록작동이 마이크로 버스(36)에서 실시되는지를 나타낸다.

한방향 제어선 즉 데이터 지능과 양방향 세 상태 모드 제어선 즉 물리적 어드레스 저장선 및 데이터 저장선은 메모리 및 주변 장치(32), 직접 메모리 억세스 주변기(33), 국부 버스 제어기 및 인터페이스(34) 및 마이크로 버스 제어기(26)를 연결한다. 부가적으로, 물리적 어드레스 저장선은 어드레스 해독기(31)의 입력에 연결된다. 한방향선 즉 직접 메모리 억세스 준비선, 직접 메모리 억세스 요구선 및 선제 직접 메모리 억세스 요구선은 직접 메모리 억세스 주변기(33), 국부 버스 제어기 및 인터페이스(34) 및 마이크로 버스 제어기(26)를 서로 연결시킨다. 선제 직접 메모리 억세스 요구선은 또한 메모리 및 주변 장치(32)에 연결된다. 한방향선 즉 직접 메모리 억세스 지능선은 마이크로 버스 제어기(26)로부터 국부 버스 제어기 및 인터페이스(34)를 통해 직접 메모리 억세스 주변기(33)에 연결된다. 한 방향선 즉 선 제1직접 메모리 억세스 지능선은 국부 버스 제어기 및 인터페이스(34)와 마이크로 버스 제어기(26)를 연결하며, 한방향 제어선 즉 중앙 처리 장치 응답선과 중앙 처리 장치 데이터 저장선과 중앙 처리 장치 어드레스 저장선은 마이크로 버스 제어기(26)와 중앙 처리 장치(25)을 연결한다.

부가적으로, 국부 버스 제어기 및 인터페이스(34)와 메모리 및 주변 장치(32)사이에는 리세트 양방향 제어선 즉 리세트선이 연결된다. 한방향 선로 즉 리세트 요구선로는 메모리 및 주변 장치(32)로부터 마이크로 버스 제어기(26)까지 연결되며, 한방향 선로 즉 시스템 리세트 선로는 마이크로 버스 제어기(26)로부터 중앙 처리 장치(25), 메모리 및 주변 장치(32), 직접 메모리 억세스 주변기(33) 및 국부 버스 제어기 및 인터페이스(34)까지 연결된다. 한방향 버스 즉 중앙 처리 장치 단속 요구 버스는 메모리 및 주변 장치(32)로부터 중앙 처리 장치(25)까지 연결되는 반면, 한방향 선로 즉 중앙 처리 장치 단속지능은 중앙 처리 장치(25)로부터 메모리 및 주변 장치(32)로 연결된다. 하나 또는 그이상의 한방향 선로 즉 장치 단속 요구 선로는 직접 메모리 및 주변 장치(32)로 연결된다. 더구나, 메모리 및 주변 장치(32)와 국부 버스 제어기 및 인터페이스(34)는 한방향 선로 즉 국부 버스 단속 지능합선로, 하나 혹은 그이상의 쌍의 한방향 선로 즉 국부 버스 단속요구선로와 국부 버스 단속지능선로, 한방향 선로 즉 단속 요구선로, 한방향 선로 즉 크리어 단속선로, 한방향 선로 즉 억제 국부 버스 억세스 요구선로, 한방향 선로 즉 억제 단속 요구선로, 두방향 선로 즉 진단선로, 한방향 선로 즉 진단 실패선로, 두방향 선로 즉 중단 선로, 한방향 선로 즉 중단 지능선로 및 한방향 선로 즉 중단 지능합 선로에 의해 상호 연결된다. 제4도 및 5도에 도시된 단말기를 설명하면서 언급된 마이크로 버스(36)의 선로 기능에 대해 설명하면 다음과 같다.

국부 버스(21)와 마이크로 버스(36)의 기본적인 통신 규칙은 단말기(22)내에서의 장치의 작동 및 상호 기능과 시스템(20)내에서의 단말기(22)의 작동 및 상호기능에 대한 이해를 도모키위해 차후에 설명될 것이다.

제11도 내지 13도는 시간 흐름도로서 국부 버스(21)의 기본적인 통신 규칙을 제한하고 있다. 제11도는 국부 버스＂판독＂작동을 도시하고 있다. 처음에는, 국부 버스(21)는 유휴로서 정의된다. 통신을 위해 국부버스(21)를 이득 제어하고 시간(60)에서 제2단말기 다시말하자면 제2단말기의 어드레스 요소 또는 장치상에서 ＂판독＂작동을 실시토록 요구되는 단말기 즉 버스 마스터로 명명되는 단말기(22)의 장치는 국부 버스(21)의 국부 버스 요구선을 명령한다. 국부 버스 마스터가 될 수 있는 각 단말기는 이에 전용되는 국부 버스 요구선을 갖는다. 상기 국부 버스 요구선은 중앙 제어기(22a)내에 보통 배치되는 국부 버스 아르바이터(도시안됨)에 연결된다. 상기 아르바이터는 상기 단말기의 전용 국부 버스 지능선을 명령함으로써 단말기(22)로서 국부 버스(21) 사용을 선택적이고도 널리 알려진 방식으로 인정한다.

시간(61)에서 국부 버스(21) 사용을 허락받은 버스 마스터는 시간(62)에서 요소의 어드레스 다시말하자면 전용 블록(1002b) 내지 (1002q) 어드레스 또는 주 메모리 블록(1002r) 어드레스(제3도 참조)를 출력하므로 이를 다른 단말기(22)의 국부 버스(21)의 어드레스 및 데이터 버스상에 억세스하는 것이 바람직하며 또한 이와 동일한 시간에 버스 슬레이브로 지정되는 국부 버스(21)의 국부 버스 판독 및 기록선을 하이로 만들어 판독작동을 실시케 한다. 어드레스 및 데이터 버스 및 국부 버스 판독 및 기록선상의 신호치를 안정시키는 지연기간후, 버스 마스터는 국부 버스(21)의 국부 버스 어드레스 저장선을 명령하의 어드레스 및 데이터 버스와 국부 버스 판독 및 기록선상의 신호치가 변하는 것을 신호화한다.

국부 버스(21)에 연결된 모든 단말기(22)는 국부 버스를 감시한다. 단말기(22)중 어느 하나가 적용 블록(1002b) 내지 (1002q)으로부터 어드레스를 검출하거나, 주메모리 제어기(22b)가 국부 버스(21)상에서 주메모리 블록(1002r) 어드레스를 검출할 때, 버스 슬레이브는 시간(64)에서 국부 버스(21)의 국부 버스 어드레스 지능선을 명령함으로써 응답한다.

버스 마스터는 국부 버스 어드레스 지능선을 감시하며 명령된 국부 버스 어드레스 지능선을 검출하여 시간(65)에서 어드레스 및 데이터 버스로부터 어드레스를 이동시키며, 또한 수신 데이터로 준비된 버스 슬레이브로 지정되기 위해 국부 버스(21)의 국부 버스 데이터 저장선을 명령한다.

명령된 국부 버스 데이터 저장선을 검출하여, 버스 슬레이브는 시간(65)에서 데이터를 어드레스 및 데이터 버스상에 출력시키며, 또한 이는 데이터치가 안정되는 지연시간후에는 버스 마스터가 어드레스 및 데이터 버스상의 값이 변하는 것을 신호화 하도록 국부 버스(21)의 국부 버스 데이터 지능선을 명령한다.

국부 버스 데이터 지능선이 명령된 것을 검출하는 버스 마스터는 어드레스 및 데이터 버스로부터 데이터를 취한다. 데이터가 취해지면, 상기 마스터는 시간(68)에서 국부 버스 요구선, 국부 버스 어드레스 저장선 및 국부 버스 데이터 저장선을 포기하며, 약간의 지연시간후 즉 시간(69)에서 국부 버스 판독 및 기록선을 해체시킨다.

국부 버스 요구신호의 결손에 응답하여, 국부 버스 아르바이터는 시간(70)에서 국부 버스 지능선을 포기하여 버스 마스터로부터의 국부 버스(21)를 제어하게 된다. 이와 유사하게, 국부 버스 어드레스 저장 신호 및 국부 버스 데이터 저장 신호의 결손에 응답하여, 상기 버스 슬레이브는 시간(71)에서 국부 버스 어드레스 지능선과 국부 버스 데이터 지능선을 포기한다. 시간(70),(71)은 사실상 동시적이다. 시간(71)후의 약간의 지연후 즉 시간(72)에서 버스 슬레이브는 어드레스 및 데이터 버스로부터 데이터를 이동시킨다. 따라서, 판독 처리가 완성되고 국부 버스(21)는 유휴 상태로 되돌려진다.

제12도는 국부 버스＂기록＂ 작동 방법을 도시한 것으로 이는 ＂판독＂ 작동 방법과 사실상 유사하다. 국부 버스(21)는 또다시 처음에는 유휴 상태로 정의한다. 버스 슬레이브상에서 ＂기록＂작동을 실행토록 요구된 버스 마스터는 시간(80)에서 국부 버스(21)를 제어하기위해 국부 버스 요구선을 명령한다. 국부 버스 지능선을 명령함으로써 시간(81)에서 국부 버스 아르바이터로부터 국부 버스 제어를 받아들인 버스 마스터는 시간(82)에서 어드레스 및 데이터 버스상에 억세스하기 위해 어드레스를 출력시키며, 또한 버스 슬레이브에 지정되는 국부 버스 기록 및 판독선을 로우로 명령한다. 상기 국부 기록 및 판독선의 로우는 ＂기록＂작동을 의미한다. 어드레스 및 데이터 버스상의 어드레스값이 안정화되고 변화하게 되는 지연시간후 즉 시간(83)에서 버스 마스터는 국부 버스 어드레스 저장선을 명령한다.

또다시, 국부 버스(21)에 연결된 모든 단말기(22)는 국부 버스(21)를 감시하며, 국부 버스(21)상에 어드레스를 인정하는 지정된 버스 슬레이브 단말기(22) 시간(84)에서 국부 버스 어드레스 지능선을 명령함으로써 버스 마스터에 응답한다. 버스 마스터는 시간(85)에서 어드레스 및 데이터 버스로부터 어드레스를 이동시키고 시간(86)에서 이에 기록될 데이터를 대체시킴으로써 국부 버스 어드레스 지능성 명령에 응답한다. 어드레스 및 데이터 버스상에서 데이터 값이 안정화되는 지연시간후, 버스 마스터는 시간(87)에서 국부 버스 데이터 저장선을 명령한다.

버스 슬레이브는 어드레스 및 데이터선으로부터 데이터를 취하며 이를 어드레스된 위치로 기록함으로써 국부 버스 데이터 저장선 명령에 응답한다. 이에 응답하고 나면, 버스 슬레이브는 시간(88)에서 국부 버스 데이터 지능선을 명령함으로써 버스 마스터를 신호화한다.

명령된 국부 버스 데이터 지능선을 검출한 버스 마스터는 시간(89)에서 어드레스 및 데이터 버스로부터 데이터를 이동시키고 국부 버스 요구선, 국부 버스 어드레스 저장선, 국부 버스 데이터 저장선 및 국부 버스 판독 및 기록선을 포기하게 된다.

이에 응답하여, 국부 버스 아르바이터는 시간(90)에서 국부 버스 기능선을 포기하여 버스 마스터로부터 국부 버스(21) 제어를 취하며, 시간(91)에서 버스 슬레이브는 국부 버스 어드레스 지능선 및 국부 버스 데이터 지능선을 포기함으로서 국부 버스 어드레스 저장 신호와 국부 버스 데이터 저장 신호의 결손에 응답한다. 시간(90),(91)은 사실상 동시적이다. 따라서, ＂기록＂처리가 완성되고 국부 버스(21)는 유휴 상태로 되돌려 진다.

제13도는 국부 버스상에서의 ＂인터록＂작동 규칙을 도시하고 있다. 국부 버스＂인터록＂작동은 중간 변이로서 버스 슬레이브상에서 버스 마스터에 의해 실행되는 국부 버스＂판독＂작동과 국부 버스＂기록＂작동의 ＂인터록＂작동의 이용 및 응용에 대해서는 이미 널리 알려져 있다.

＂인터록＂작동을 행하기 위해, 국부 버스(21)는 또다시 유휴 상태로 정의된다. 버스 슬레이브상에서 ＂인터록＂작동을 행하는 버스 마스터는 처음에는 ＂판독＂작동을 실행하고 국부 버스 요구선을 명령함으로써 시간(60)에서 국부 버스(21) 제어를 요구하며, 시간(62)에서 어드레스 및 데이터 버스상에서 인터록되는 요소의 어드레스를 출력시킴과 동시에 국부 버스 판독 및 기록선을 하이로 명령하며 시간(63)에서 국부 버스 어드레스 저장선을 명령하게 된다.

어드레스를 인정함에 따라 버스 슬레이브는 또다시 시간(64)에서 국부 버스 어드레스 지능선을 명령함으로써 응답하고, 버스 마스터는 어드레스 및 데이터선으로부터 어드레스를 이동시키고 국부 버스 데이터 저장선을 명령함으로써 응답한다.

국부 버스 데이터 저장 신호에 응답하여, 버스 슬레이브는 시간(66)에서 어드레스 및 데이터 버스상에 데이타를 출력시키고 시간(67)에서는 국부 버스 데이터 지능선을 명령한다.

데이터를 받아들인 버스 마스터는 시간(68)에서 국부 버스 데이터 저장선을 포기하지만 명령된 국부 버스 요구선 및 국부 버스 어드레스 저장선을 보유하고 국부 버스(21) 제어를 가하며 또한 버스 슬레이브에 연결한다. 시간(69)에서 버스 마스터는 국부 버스 판독 및 기록선을 포기하지는 않지만 ＂기록＂작동을 신호화하기 위해 이를 로우로 명령한다.

상기 슬레이브는 시간(71)에서 국부 버스 데이터 지능선을 포기하고 시간(72)에서 어드레스 및 데이터 버스로부터 데이터를 이동시킴으로써 국부 버스 데이터 저장 신호 결손에 응답한다. 국부 버스 어드레스 저장선이 버스 마스터에 의해 명령되어지면, 이에 응해 국부 버스 어드레스 지능선은 버스 슬레이브에 의해 명령된다.

지금, 버스 마스터는 인터록 작동에서 ＂기록＂작동을 시작하고 시간(86)에서 어드레스 및 데이터 버스상에 데이터를 출력시키고 시간(87)에서는 국부 버스 데이터 저장선을 명령한다.

버스 슬레이브는 시간(88)에서 국부 버스 데이터 지능선을 명령함으로써 데이터 수신을 인지하며, 버스 마스터는 시간(89)에서 국부 버스 요구선, 국부 버스 어드레스 저장선, 국부 버스 데이터 저장선 및 국부 버스 판독 및 기록선을 포기하고 어드레스 및 데이터 버스로부터 데이터를 이동시킴으로써 응답한다.

이에 응해, 국부 버스 지능선은 시간(90)에서 포기되고, 시간(91)에서 버스 슬레이브는 국부 버스 어드레스 지능선과 국부 버스 데이터 지능선을 포기한다. 따라서 국부 버스 인터록 명령이 완성되고 국부 버스(21)는 유휴 상태로 되돌려진다.

마이크로 버스(36)의 기본적인 통신규칙은 제11도 내지 13도에 도시된 시간도에 의해 제한된다. 이와같은 규칙은 방금 언급된 국부 버스(21)의 방법과 매우 유사한 것으로 이해될 것이다.

통신목적으로 마이크로 버스(36)을 제어하는데 있어서 중앙 처리 장치(25)이외의 다른 장치 다시말하자면 버스 마스터로 명명되는 장치는 직접 메모리 억세스 요구선을 명령함으로써 버스(36)를 우선적으로 요구해야하며 또한 직접 메모리 억세스 지능선의 명령으로 중앙 처리 장치(25)에 의한 버스사용을 인정해야 한다. 중앙 처리 장치(25)는 ＂디폴트＂버스 마스터이다. 상기 디폴트 버스 마스터는 다른 장치가 버스 마스터가 되지않는 여기서는 중앙 처리 장치(25)가 버스(35)사용을 요구하지 않는 모든 시간에서의 버스(36) 마스터를 의미한다.

제11도는 마이크로 버스 ＂판독＂작동의 규칙을 도시하고 있다. 마이크로 버스(36)는 처음에는 세 상태 모드이고 유휴 상태로 정의된다. 버스 슬레이브로 또다시 명명되는 제2장치상에서 ＂판독＂작동을 실행토록 요구되는 버스 마스터는 버스 슬레이브의 어드레스를 시간(40)에서 마이크로 어드레스 버스상에 출력시킨다. 실제로 상기와 동일한 시간(40)에, 버스 마스터는 장치를 신호화 하기위해 판독 및 기록선을 하이로 명령한다.

상기 판독 및 기록선의 하이는 ＂판독 작동＂을 의미한다. 마이크로 어드레스 버스의 상태가 안정화되는 지연시간을 허용한후 마스터는 시간(41)에서 물리적 어드레스 저장선을 어드레스가 마이크로 어드레스 버스상에 존재되는 마이크로 버스(36)에 연결된 장치를 신호화하기 위해 물리적 어드레스 저장선을 명령한다. 그런후 시간(42)에서, 버스 마스터는 데이터를 받아들일 준비가 되었는 장치를 신호화 하도록 데이터 저장선을 명령한다. 버스 슬레이브, 즉, 마이크로 어드레스 버스상에 어드레스가 인정되는 장치는 시간(43)에서 요구된 데이터를 마이크로 데이터 버스상으로 출력시킴으로써 ＂판독＂ 및 데이터 저장 신호에 응답한다. 마이크로 데이터 버스상의 데이터 상태가 안정화되도록 지연된후, 버스 슬레이브는 시간(44)에서 전진하여 마이크로 데이터 버스로부터 데이터를 취하는 버스 마스터를 신호화 하기위해 데이터 지능선을 명령한다. 시간(45)에서, 버스 마스터가 마이크로 데이터 버스로부터 데이터를 판독하게 되면, 이는 마이크로 버스와 물리적 어드레스 저장선과 데이터 저장선 및 판독 및 기록선을 포기하여 데이터 수신을 인지하게 된다. 버스 슬레이브가 물리적 어드레스 저장 신호의 절손을 검지하면, 이는 시간(46)에서 마이크로 데이터 버스와 데이터 지능선을 포기함으로써 응답한다. 고로, 마이크로 버스(30)는 세 상태 및 유휴 상태를 다시 갖게된다.

제12도는 마이크로 버스 ＂기록＂ 작동 방법을 도시한 것으로, 이는 마이크로 버스＂판독＂ 규칙과 사실상 매우 유사하다. 또다시 마이크로 버스(36)는 처음에는 세 상태 모드 및 유휴 상태로 정의된다. 버스(36) 제어를 행하며 버스 슬레이브상에서 ＂기록＂ 작동을 행하도록 요구되는 버스 마스터는 시간(50)에서 마이크로 어드레스 버스상에 버스 슬레이브의 어드레스를 출력한다. 이와 동일한 시간(50)에, 버스 마스터는 버스 슬레이브를 신호화 하기위해 판독 및 기록선이 ＂기록＂ 작동에 있도록 로우로 명령한다. 또한, 버스 마스터는 시간(51)에서 마이크로 데이터 버스상에 기록되는 데이터를 출력한다. 시간(51)은 시간(50)과 같은 시간이거나 더 빠르거나 더 늦은 시간이다.

마이크로 어드레스 버스상의 어드레스치가 안정화되는 시간(50) 이후 버스 마스터는 시간(52)에서 물리적 어드레스 저장성은 어드레스가 마이크로 어드레스 버스상에 배치되는 마이크로 버스(36)에 연결된 신호 장치로 명령한다. 또다시, 각 장치는 버스 슬레이브가 지정되어지는 것을 결정하기 위해 어드레스를 감지한다. 마이크로 데이터 버스상의 데이터치가 안정되는 시간(51)후의 지연된 시간(53)에서, 버스 마스터는 마이크로 데이터 버스로부터의 데이터가 버스 슬레이브에 의해 채택되는 신호로 데이터 저장선을 명령한다. 버스 슬레이브는 마이크로 데이터 버스로부터 데이터를 취하고 시간(54)에서 데이터 수신을 인지하기 위해 데이터 지능선을 명령함으로써 ＂기록＂ 및 데이터 저장 신호에 응답한다. 버스 마스터는 마이크로 어드레스 및 마이크로 데이터 버스와 물리적 어드레스 저장선, 데이터선, 및 판독 및 기록선을 포기함으로써 시간(55)에서 데이터 지능신호에 응답한다. 버스 슬레이브가 물리적 어드레스 저장 신호 절손을 검출하면, 이는 데이터 지능선을 포기함으로써 시간(56)에서 응답한다.

제13도는 마이크로 버스(36)상의 인터록 규칙을 도시하고 있다. 인터록 작동을 실행하기 위해 마이크로 버스(36)는 또다시 세 상태 모드 및 유휴 상태로 된다. 버스(36)를 제어하고 버스 슬레이브상에서 인터록 작동을 실행토록 요구되는 버스 마스터는 제11도와 관련하여 설명된 방식대로 ＂판독＂ 작동을 실시한다(여기서, 시간(45)에서 버스 마스터가 물리적 어드레스 저장선과 마이크로 어드레스 버스를 포기하지 않고 이들을 명령된 상태로 유지하는 것은 제외됨) 시간(45)이후의 중간 단계로서 버스 마스터는 하기에 언급되는 것은 제외하고 제12도와 관련하여 설명된 방식으로 ＂기록＂ 작동을 실시한다. 마이크로 어드레스 버스와 물리적 어드레스 저장선이 이전의 판독 작동으로부터 명령된대로 그래도 유지되면, 어드레스 여기선 지정된 버스 슬레이브는 변하지 않게 되며, 또한 시간(50)에서 마이크로 어드레스 버스나 시간(52)에서 물리적 어드레스 저장선에서의 상태 변화가 일어나지 않는다.

본 실례가 단일 어드레스 저장선이라고 가정하면, 임의적으로 마이크로 버스(36)는 다수의 선으로 구성되는 데이터 저장 버스를 포함한다. 여기서 데이터 저장 신호는 판독되거나 기록되는 데이터 크기 예를 들자면 바렌, 반워드, 또는 워드를 슬레이브로 명시한다. 상기의 1바이트는 8비트를 포함하고, 1반 워드는 16비트를 포함하고, 1워드는 32비트를 포함한다. 더구나, 데이터 저장버스는 ＂판독＂ 및 ＂기록＂ 작동을 위해 데이터 저장 신호를 분리하며, 상기 경우에서 분리판독 및 기록선은 제거되어진다.

데드록 다시말하자면 일어날 수 없는 관련 시간을 위해 기다리는 둘 또는 그이상의 것에 의해 특징지워지는 조건은 한단말기(22)가 국부 버스(21) 억세스를 시도하는 한편 다른 단말기(22)는 국부 버스(21)를 제어하고 다른 단말기(22)를 억세스할려고 시도할 때 시스템(20)에서 일어나게 된다. 제4도 및 5도를 참조하면, 데드록은, 중앙 처리 장치(25) 또는 단말기(22)의 직접 메모리 억세스 주변 장치(33)중 어느 하나가 마이크로 버스(36)를 제어하고 다른 단말기와의(22)통신을 위해 국부 버스 제어기 및 인터페이스(34)를 통해 국부 버스를 억세스하는 반면, 제4도 및 5도의 단말기(22)이외의 다른 단말기(22)가 국부 버스(21)를 제어하고 메모리 및 주변 장치(22) 또는 제4도 및 5도의 단말기(22)이 직접 메모리 억세스 주변 장치(33)와의 통신을 위해 국부 버스 제어기 및 인터페이스(34)를 통해 마이크로 버스(36)를 억세스할 때, 제4도 및 5도에 도시된 단말기(22)에서 일어나게 된다.

이러한 동시적인 억세스 상황에서, 데드록은 데드록 검출기(47)에 의해 검출되고 신호화되며, 앞선 억세스는 이미 국부 버스(21)가 제어된 다른 단말기(22)에 의해 시작된 통신에 지지하여 제4도 및 5도에 도시된 단말기(22)에 의해 해결된다. 제4도 및 5도에 도시된 단말기(22)의 중앙 처리 장치(25)는 마이크로 버스(36)로부터 절연되므로 시도된 통신이 정지되며, 직접 메모리 억세스 주변 장치 (33)는 무엇이 일어나고 있으면 시도된 이들 통신을 포기토록 제재를 가하게 된다. 따라서, 마이크로 버스(36)는 억세스를 위해 국부 버스(21)로부터 자유로워진다. 국부 버스로부터의 억세스가 완결되면, 직접 메모리 억세스 주변 장치(33)는 계획된 이들 통신을 다시 시도하게 되지만 중앙 처리 장치(25)는 단속된 지점으로부터 시도된 통신과를 연결하기 위해 마이크로 버스(36)에 간단하게 재연결된다. 따라서, 제4도 및 5도에 도시된 단말기(22)의 어떤 단말기(22)에 의해 억세스는 수동적 다시말하자면 제4도 및 5도에 도시된 단말기(22)의 중앙처리 장치(25)와의 상호 작용을 포함하지 않는다.

단말기(22)의 여러 장치간의 통신과 단말기(22)와 국부 버스(21)간의 통신에 포함되는 신호화에 대해서는 제17도 내지 20도에 도시된 상태도를 참조하여 설명된다. 상기 제17도 내지 20도는 시스템(20)에서의 데드록 해상도 및 검출을 포함하는 수동적 상호 단말기(22)간의 통신을 더욱 상세히 설명하고 있다.

제17도에 도시된 마이크로 버스 제어기(26)의 상태로를 우선 살펴볼 때, 장치간의 통신이 마이크로 버스(36)상에서 처리되지 않을 때, 마이크로 버스 제어기는 유휴 상태(100)에 놓여진다. 유휴 상태에서, 마이크로 버스 제어기(26)와 제18도 내지 20도에 도시된 이와 유사한 상태의 장치는 세 상태 모드를 세 상태 레벨로 정의할 수 있는 출력을 나타내며 상술된 기본적인 통신 규칙에 포함되는 이들의 두상태 출력을 포기하게된다. 유휴 상태(100)에서, 앞선 마스터 상태의 마이크로 버스(36)는 마이크로 버스 제어기(26)에 의해 중앙 처리 장치(25)로 주어진다. 버퍼 인에블선은 유휴 상태(100)로 명령되지 않기 때문에, 중앙 처리 장치(25)는 버퍼(28) 내지 (30)를 통해 마이크로 버스(36)에 연결된다. 통신을 시작하기 위해 중앙 처리 장치(25)는 단지 통신만을 시작하는 반면, 장치(32) 내지 (34)는 직접 메모리 억세스 요구선을 명령함으로써 마이크로 버스(36) 사용을 우선적으로 요구한 다음, 상술된 국부 버스(22) 통신 규칙의 국부 버스 요구 및 국부 버스 지능부를 직접 분석하기 위해 직접 메모리 억세스 지능선상에서 신호를 통해 마이크로 버스(36) 사용을 기다려야 한다. 이에 대해 설명하면 하기와 같다.

우선, 중앙 처리 장치(25)의 통신에 대해 고려하면, 통신을 시작하기 위해 중앙 처리 장치(25)는 어드레스 버스상에 요구된 버스 슬레이브의 가상 어드레스를 출력하고 중앙 처리 장치 판독 및 기록선상에는 ＂판독＂ 또는 ＂기록＂ 신호를 출력하며 중앙 처리 장치 어드레스 저장선을 마이크로 버스 제어기(26)로 명령한다.

어드레스 변환기(27)는 중앙 처리 장치(25)에 의해 출력된 가상 어드레스를 물리적 어드레스로 변환시켜 이를 어드레스 버퍼(28)를 통해 마이크로 어드레스 버스로 출력시킨다. 중앙 처리 장치 판독 및 기록선상의 신호는 판독 및 기록버퍼(30)를 통해 판독 및 기록선에서 장치(32) 내지 (34)로 전해진다.

제17도에서, 마이크로 버스 제어기(26)는 변환기(27)가 어드레스를 완전히 변환시켜 물리적 어드레스치를 마이크로 어드레스 버스상에 안정시킬 수 있는 충분한 시간을 기다림으로써 중앙 처리 장치 어드레스 저장 신호에 응답하여 단말기(101)로 전해진다. 단말기(101)에서, 마이크로 버스 제어기(26)는 물리적 어드레스 저장선을 명령하고 중앙 처리 장치(25)에 의한 중앙 처리 장치 데이터 저장선의 명령을 기다린다.

마이크로 버스 제어기(26)는 유휴 상태(100)로 유지되어 중앙 처리 장치(25)가 중앙 처리 장치 어드레스 저장선을 명령할 때 직접 메모리 억세스 요구선을 감시하는 것을 중지하기 때문에, 마이크로 버스(36) 사용을 위한 장치(32) 내지 (34)에 의한 연속적인 요구는 중앙 처리 장치(25)가 마이크로 버스(36)를 떠나고 마이크로 버스 제어기(26)가 유휴 상태(100)로 복귀될때까지 결핍된다. 이러한 규칙의 예외로는 데드록 해상도를 들 수 있는데, 이에 대해 설명하면 아래와 같다.

마이크로 어드레스 버스와 물리적 어드레스 저장 신호상의 어드레스는 메모리 및 주변 장치(32), 직접 메모리 억세스 주변 장치(33), 및 어드레스 해독기(31)로 전해진다. 장치(32),(33)는 어드레스가 슬레이브인지 즉 이들 어드레스가 어드레스 되는지를 결정하기 위해 어드레스를 검사한다. 어드레스 해독기(31)는 오프-단말기(22)의 어드레스가 있는지를 결정하기 위해 어드레스를 검사한다. 만약, 이가 오프 단말기(22)어드레스이면, 상기 해독기(31)는 마이크로 버스(36)를 국부 버스(21)로 인터페이스할 필요가 있는지를 알리기 위해 외부선을 국부 버스 제어기 및 인터페이스(34)로 명령한다.

또한, 어드레스 해독기(31)는 메모리 및 주변 장치(32)의 ＂덤브＂(dumb) 장치 즉 충분한 어드레스 인정 능력을 갖지않는 장치의 어드레스가 있는지를 결정하기 위해 어드레스를 검사한다. 만약 ＂덤브＂ 장치의 어드레스가 존재할 경우, 어드레스 해독기(31)는 덤브 장치를 작동시켜 마이크로 버스(36) 통신에 응답할 수 있도록 상기 장치를 유도하는 적절한 선택선 또는 선들을 명령하게 된다. 선택된 또는 선들의 선택적인 명령은 마이크로 버스 제어기(26)의 대기 상태 발생기(48)에 지연시간을 제시한다.

＂판독＂ 작동의 경우에 있어서, 중앙 처리 장치(25)는 수신 데이터로 준비되었을 때 중앙 처리 장치 데이터 저장선을 명령한다. ＂기록＂ 작동의 경우에서는 중앙 처리 장치(25)는 데이터 버스 데이터를 출력하고 중앙 처리 장치 데이터 저장선을 명령한다. 어떤 경우에는, 데이터는 데이터 버퍼(29)를 통해 마이크로 데이터 버스로 전해지고 장치(32) 내지 (34)로 전해진다.

마이크로 버스 제어기(26)는 데이터 저장선을 명령하고 데이터 지능선 또는 선제 직접 메모리 억세스 선, 또는 대기 상태 발생기(48)로부터의 시간을 기다리는 단말기(1002)로 전해짐으로서 중앙 처리 장치 데이터 저장 신호에 응답한다. 만약 장치(32) 내지 (33)중 어느 하나와 국부 버스 제어기 및 인터페이스(34)가 슬레이브로 선택되지 않는다면, 데드록은 일어나지 않으므로 마이크로 버스 제어기(26)는 국부 버스 제어기 및 인터페이스(34)로부터 선제 직접 메모리 억세스 신호를 받아들이지 않는다.

장치(32) 및 (33)중 하나가 버스 슬레이브로 선택된다고 가정하면, 이는 ＂기록＂ 작동일 경우에는 마이크로 데이터 버스로부터 데이터를 취하며 또는 ＂판독＂ 작동일 경우에는 마이크로 버스상에 데이터를 삽입하며, 또한 데이터 지능선을 명령함으로써 판독 및 기록선상의 신호 및 데이터 저장 신호에 응답한다.

만약 버스 슬레이브가 ＂덤브＂ 장치이면, 이는 데이터 지능선을 명령할 수 있는 능력을 갖지 않는다. 더욱이, 대기 상태 발생기(48)의 타이밍 아웃은 ＂덤브＂ 장치가 마이크로 데이터 버스로부터 데이터를 취하거나 마이크로 데이터 버스상에 데이터를 놓기위한 적절한 시간을 갖도록 마이크로 버스 제어기(26)에 지시한다. 고로 마이크로 버스 제어기(26)는 대기 상태 발생기(48)로부터의 타임아웃 신호를 데이터 지능 신호를 위한 대체 신호로서 처리한다.

마이크로 데이터 버스상에 출력된 데이터는 필요시, 마이크로 데이터 버스를 통해 데이터 버퍼(29)를 통과하여 데이터 버스를 통해중앙 처리 장치(25)로 전해진다. 대기 상태 발생기(48)의 데이터 지능 신호 또는 타이밍 아웃은 마이크로 버스 제어기(26)에 의해 검출되며, 여기서 상기 마이크로 버스 제어기는 상태(103)로 가고 중앙 처리 장치 응답선을 중앙 처리 장치(25)로 명령함으로써 응답한다. 다음, 마이크로 버스제어기(26)는 중앙 처리 장치 데이터 저장선을 포기하는 중앙 처리 장치(25)를 기다린다.

＂기록＂ 작동일 경우에 있어서, 중앙 처리 장치 응답 신호는 장치(32) 및 (33)가 데이터를 받아들인 것을 중앙 처리 장치(25)에 게 알린다. ＂판독＂ 또는 ＂인터록＂ 작동일 경우에 있어서, 중앙 처리 장치 응답신호는 데이터가 데이터 버스상에 놓여지고 중앙 처리 장치(25)가 데이터 버스로부터 데이터를 취하는 것을 중앙 처리 장치(25)에 알려준다. 어느 경우에서든, 중앙 처리 장치(25)는 데이터 저장선을 포기하고 중앙 처리 장치 어드레스 저장선 포기 또는 중앙 처리 장치 데이터 저장선 재명령을 기다리는 상태(105)로 감으로써 마이크로 버스 제어기(26)가 응답하는 중앙 처리 장치 데이터 저장선을 포기함으로써 응답한다.

인터록 명령이 실시되면, 중앙 처리 장치(25)는 ＂기록＂ 작동을 지시하기 위해 중앙 처리 장치 판독 및 기록선의 상태를 전환시키고 또한 기록되는 데이터를 데이타 버스로 출력시키고 중앙 처리 장치 데이터 저장선을 재명령함으써 중앙 처리 장치 데이터 저장선 재명령에 따른다. 마이크로 버스 제어기(26)는 인터록 작동의 ＂기록＂부분을 실시하는 상태(102)로 되돌려짐으로써 응답한다.

간단한 ＂판독＂ 또는 ＂기록＂ 작동 경우, 및 인터록 작동의 ＂기록＂부분의 완결후에있어서, 중앙 처리 장치(25)는 중앙 처리 장치 어드레스 저장선을 포기하고 어드레스 버스와 데이터 버스와 중앙 처리 장치 판독 및 기록선을 연속적으로 포기하는 것처럼 세상태 레벨선내로 마이크로 어드레스 버스와 마이크로 데이터 버스와 판독 및 기록선을 놓이게 함으로써 중앙 처리 장치 데이터 저장선을 포기한다. 마이크로 버스 제어기(26)는 물리적 어드레스 저장선을 포기하고 데이터 지능선 포기를 기다리는 상태(104)로 됨으로서 중앙 처리 버스 어드레스 저장 신호 결손에 응답한다. 버스 슬레이브 장치(32),(33)는 데이터 지능선을 포기하고 ＂판독＂ 작동에서 마이크로 데이터 버스를 세상태 레벨로 놓이게 함으로써 물리적 어드레스 저장 신호 결손에 응답한다.

마이크로 버스 제어기(26)는 유휴 상태(100)로 복귀됨으로써 데이터 지능선 포기에 응답한다. 상기 상태(100)에서 물리적 어드레스 저장선과 데이터 저장선은 세상태 레벨에 놓여진다. 따라서, 중앙 처리 장치(25)와 장치(32) 및 (33)간의 통신이 이뤄진다.

국부 버스 제어기 및 인터페이스(34)가 중앙 처리 장치(25)에 의해 버스 슬레이브로 선택되는 대신, 국부 버스 제어기 및 인터페이스(34)가 위에서 전술된 바와같이 어드레스 해독기(31)의 외부선 명령에 의해 이와같은 선택이 알려진다고 생각하자. 오프 단말기(22) 억세스가 알려지기 때문에, 국부 버스 마스터(38)는 유휴 상태(200)로부터 상태(201)로 감으로써 외부 신호에 응답하며, 상기 상태(201)에서, 이는 국부 버스(21)사용을 요구하기 위해 국부 버스 요구선을 명령하고 요구된 국부 버스(21) 사용을 인정하는 국부 버스 지능 신호를 받아들이기 위해 기다린다.

한편, 제20도에 도시된 바와같이, 데드록 검출기(47)는 유휴 상태(300)에서 단말기(22)가 국부 버스(21)에 의해 어드레스 되는 것을 결정하기 위해 국부 버스(21)를 감지하게 된다. 단말기(22)에 적용된 어드레스 블록(1002)중 국부버스로의 어드레스 변화는 단말기(22)가 국부 버스(21)에 의해 억세스되는 것을 알려준다. 어드레스 변화는 명령되는 국부 버스 어드레스 저장선에 의해 알려진다. 이러한 조건이 외부선이 명령되는 동안 다시말하자면 단말기(22)가 국부 버스(21)를 억세스 할려고 시도하는 동안에 일어나게 되면, 데드록이 일어나서 데드록 검출기(47)에 의해 검출된다. 데드록은 국부 버스 마스터(38)가 국부 버스 지능 신호를 받아들일때까지의 어느 시간에서 일어나게 된다. 이러한 신호를 받아들임으로써, 단말기(22)는 국부 버스(21)의 마스터가 되므로, 데드록은 단말기(22)에서 일어나지 않는다. 이때, 데드록은 제4도 및 5도의 단말기(22)에 의해 국부 버스(21)에 엑세스되는 다른 단말기(22)에서만 일어나게 된다.

데드록 검출기(47)에 의해 데드록이 검출되지 않는다고 가정하면, 검출기(47)는 비활성화 상태(300)로 보유된다. 제18도에 따라, 국부 버스 지능 신호를 받아들인 국부 버스 마스터(38)는, 국부 버스 인터페이스를 통해, 마이크로 어드레스가 국부 버스(21)의 어드레스 및 데이터 버스로 인터페이스되고 마이크로 어드레스상에 존재하는 어드레스가 어드레스 및 데이터 버스상으로 변환되는 상태(202)로 간다. 이러한 버스들을 연결하는 회로도의 상세한 설명은 본 발명의 영역내에 포함된다. 또한, 국부 버스 마스터(38)는 상태(202)에서 어드레스 단말기(22)에서 국부 버스(21)상의 어드레스 변화를 지시하기 위해 국부 버스 어드레스 저장선을 명령하며 어드레스 단말기(22)에 의한 국부 버스 어드레스 지능선의 명령을 기다린다.

국부 버스 어드레스 지능 신호를 받아들인 국부 버스 마스터(38)는 ＂판독＂ 또는 ＂기록＂ 작동이 실시되고 데이터 저장선의 명령을 점검함으로써 데이터 변환을 위한 모든 준비가 완료되는 것을 결정하기 위해 마이크로 버스(36)의 판독 및 기록선의 상태를 점검한다. ＂판독＂ 작동일 경우, 국부 버스 마스터(38)는 상태(203)로 간다. 상태(203)에서 국부 버스 마스터(38)는 국부 버스 판독 및 기록선의 적절한 명령으로 슬레이브 단말기(22)에 ＂판독＂을 지시하므로 슬레이브 단말기(22)에 ＂판독＂를 지시하므로 국부 버스 인터페이스를 통해 마이크로 데이터 버스는 국부 버스(21)의 어드레스 및 데이터 버스로 인터페이스로 되며 또한 버스 마스터(38)는 수신 데이터를 판독하기 위해 국부 버스 데이터 저장선을 명령한다. 이때, 국부 버스 데이터 지능 신호의 수신을 기다린다.

그러나, ＂기록＂ 작동일 경우, 국부 버스 마스터(38)는 상태(204)로 간다. 상태(204)에서 국부 버스 마스터(38)는 국부 버스 기록 및 판독선의 적절한 명령으로 버스 슬레이브 단말기(22)에 ＂기록＂을 지시하므로 국부 버스 인터페이스(35)를 통해 마이크로 데이터 버스는 국부 버스(21)의 어드레스 및 데이터 버스로 인터페이스되며, 또한 어드레스 및 데이터 버스상의 데이터 변화를 버스 슬레이브 단말기(22)로 신호화하기 위해 국부 버스 데이터 저장선을 명령한다. 이때, 국부 버스 데이터 지능 신호의 수신을 기다린다. 상기 버스 연결을 실시하는 회로도의 상세한 설명도 또한 본 발명의 영역내에 포함된다.

마이크로 데이터 버스와 어드레스 및 데이터 버스와의 인터페이스와 슬레이브 단말기(22)에 의한, 국부 버스 데이터 지능선의 명령에 의해 지시된 바와같은 단말기(22)간의 데이터 변환이 종결되면, 국부 버스 마스터(38)는 상태(203) 또는 상태(204)에서 상태(205)로 가서 마이크로 버스 제어기(26)로 데이터 지능선을 명령하고 데이터 저장 신호 제거를 기다린다.

마이크로 버스 제어기(26)와 중앙 처리 장치(25)는 이들이 제17도에 도시되고 상술된 바와같이 장치(32) 및 (33)으로부터 데이터 지능 신호에 응답한 바와 동일한 방식으로 국부 버스 제어기 및 인터페이스(34)로부터 데이터 지능 신호에 응답한다. 마이크로 버스 제어기(26)가 상태(105)에서 데이터 저장선을 포기하면, 마이크로 버스 마스터(38)는 데이터 지능선 및 국부 버스 데이터 저장선을 포기하고 인터록 명령이 프로그램내에 있는지 없는지의 결정을 기다리는 상태(207)(제10도 참조)로 감으로써 응답한다.

여기서 인터록 명령에 있으면, 마이크로 버스 제어기(26)는 상태(102)(제17도에 도시)에서 데이터 저장선을 포기하는 반면, 중앙 처리 장치(25)는 인터록 명령의 ＂기록＂부를 지시하기 위해 판독 및 기록선의 상태를 변화시킨다. 제18도에 도시된 바와같이, 국부 버스 마스터(38)는 ＂기록＂ 작동이 실시되는 상태(204)로 감으로써 응답하며 상태(205)에서 상태(207)로 가는 도중에 복귀된다.

단지 ＂판독＂ 또는 ＂기록＂ 작동만이 실시되고 인터록 작동중 ＂기록＂ 작동이 완결되면, 마이크로 버스 제어기(26)는 상태(104)에서 물리적 어드레스 저장선을 포기한다. 다음, 마이크로 버스 제어기(26)는 물리적 어드레스 저장 및 데이터 저장선을 세상태 레벨로 배치키위해 유휴 상태(100)로 복귀 전에 데이터 지능 신호의 결손에 응답한다. 어드레스 해독기(31)(제5도 참조)는 외부선을 포기함으로써 물리적 어드레스 저장 신호에 응답한다.

외부 신호의 결손을 국부 버스 마스터(38)가 상태(207)로부터 국부 버스 요구선 및 국부 버스 어드레스 저장선을 명령하고 국부 버스(21)로부터 마이크로 버스(36)를 절연시켜 두버스가 모두 자유로워지는 상태(206)(제18도 참조)로 이동되게 한다. 다음, 국부 버스 마스터(38)는 유휴 상태(200)로 복귀된다.

데드록 없이 국부 버스(21)로부터 단말기(22)로의 억세스에 대해 설명하면 다음과 같다.

제4도 및 5도의 단말기(22)가 다른 단말기(22)중 어느 하나에 의해 국부 버스(21)에 억세스되면, 제4도 및 5도의 단말기는 전용 블록(1002b) 내지 (1002q)으로부터 국부 버스(21)상에 어드레스 변화가 나타남으로써 이러한 조건을 인지하게 된다. 상기의 어드레스 변화는 국부 버스 어드레스 저장선을 명령하므로써 지정된다. 왜냐면, 데드록이 일어나지 않는 것으로 가정되기 때문에, 통근선이 명령되지 않으므로 데드록 검출기(47)는 유휴 상태(300)(제20도 참조)로 보유된다.

제19도로 되돌아가면, 국부 버스 슬레이브(39)가 단말기의 전용 블록(1002a) 내지 (1002q)으로부터 국부 버스(21)상의 어드레스와 국부 버스 어드레스 저장선의 명령을 검출하면, 이는 유휴 상태(400)로부터 직접 메모리 억세스 요구선을 명령하고 직접 메모리 억세스 지능 신호 또는 선제 직접 메모리 억세스 지능 신호를 기다리는 상태(401)로 이동된다.

제17도에 도시되고 전술된 바와같이, 마이크로 버스 제어기(26)는 유휴 상태(100)내에 있을때에만 직접 메모리 억세스 요구선에 응답한다. 만약 중앙 처리 장치(25)가 장치(32) 내지 (33)과 통신하고 마이크로 버스 제어기(26)가 유휴 상태에 있지않을 경우, 국부 버스 슬레이브(39)는 중앙 처리 장치를 위해 이들 통신을 끝내도록 기다려야 하며 마이크로 버스 제어기(26)를 위해선 유휴 상태(100)로 복귀되어야 한다.

마이크로 버스 제어기(26)가 유휴 상태(100)에 있으면, 이는 상태(113)로 감으로써 직접 메모리 억세스 요구선의 명령에 응답하며, 상기 상태(113)에서 마이크로 버스 제어기는 버퍼 인에블선을 명령하게 된다. 이는 버퍼(28) 내지 (30)가 디스에블되도록 하므로 중앙 처리 장치(25)는 마이크로 버스(36)로부터 절연된다. 상태(113)에서, 마이크로 버스 제어기(26)는 중앙 처리 장치(25)에 의한 중앙 처리 장치 어드레스 저장선 및 중앙 처리 장치 데이터 저장선의 명령에 응답하지 않는다. 그러나, 중앙 처리 장치(25)는 마이크로 버스(36)로부터 절연될 것을 알아차리지 못한다. 이러한 절연은 이러한 제어하가 중앙 처리 장치(25)가 작동되는 프로그램에 명시된다. 한편, 중앙 처리 장치(25)가 마이크로 버스(35)로부터 절연된 동안 통신을 하고자 한다면, 이는 통신을 하게 된다. 그러나, 상기 통신은 디스에블된 버퍼(28) 내지 (30)와 마이크로 버스 제어기(26)에 의해 블록되지는 않는다. 따라서, 중앙 처리 장치(25)는 중앙 처리 장치 응답 신호를 받아들이지 않으며 마이크로 버스 제어기(26)가 마이크로 버스(36)에 재연결되어 연속적인 통신을 허용할때까지 통신이 이뤄지지 않는 유휴 상태로 놓여진다. 따라서, 도시된 바와 같이 한 단말기(22)에 의한 또다른 단말기(22)의 억세스는 억세스된 단말기(22)의 지능을 포함하지 않는 수동적이 된다.

마이크로 버스(36)로부터 중앙 처리 장치(25)가 절연되면, 마이크로 버스 제어기(26)는 또한 상태(113)에서 직접 메모리 억세스 지능선을 명령한 후 데이터 지능선의 명령을 기다린다.

제19도에서, 국부 버스 슬레이브(39)는 상태(402)로 옮겨감으로써 직접 메모리 억세스 지능선의 명령에 응답하므로, 상기 상태에서 국부 버스 슬레이브는 국부 버스 인터페이스(35)를 통해 국부 버스(21)의 어드레스 및 데이터 버스가 마이크로 어드레스 버스로 인터페이스되도록 하며 또한 국부 버스(21)로부터의 어드레스의 최소 유효 비트가 마이크로 어드레스 버스로 전해지도록 한다. 어드레스되는 단말기(22)를 지정하는 어드레스의 비트는 스트립퍼, 예를들자면 마스크 되며 마이크로 어드레스 버스로 전해지지 않는다. 고로, 단지 공통 블록(1002a)내의 요소의 어드레스만이 마이크로 어드레스 버스로 전해진다. 또다시, 이러한 작동을 실시하는 회로의 상세한 설명과 하기에 설명되는 국부 버스(21)의 어드레스 및 데이터 버스의 마이크로 데이터 버스로의 인터페이싱은 본 발명의 영역내에 포함된다.

상기와 같은 시간에, 국부 버스 슬레이브(39)는 또한 ＂판독＂ 또는 ＂기록＂ 작동이 지시되는지를 결정하기 위해 국부 버스(21)의 국부 버스 판독 및 기록선상의 신호를 검사하여 적절한 신호를 마이크로 버스(36)의 판독 및 기록선상으로 출력한다.

어드레스 신호가 마이크로 어드레스 버스상에 안정화되는 지연시간 후, 국부 버스 슬레이브(39)는 물리적 어드레스 저장선을 명령하는 상태(403)로 가서 장치(32) 및 (33)중 하나가 이러한 작동에서 마이크로 버스 슬레이브로 지정되는 것을 결정하기 위해 장치(32) 및 (33)가 마이크로 어드레스 버스상의 어드레스를 검사토록 한다. 또한, 국부 버스 슬레이브(39)는 국부 버스(21)가 어드레스를 받아들인 것을 알기 위해 국부 버스 어드레스 지능선을 명령한다. 다음 국부 버스 슬레이브(39)는 국부 버스 마스터에 의한 국부 버스 데이터 저장선의 명령을 기다린다.

마이크로 어드레스 버스상에 존재하는 공통블록(1002a) 어드레스는 어드레스되는 장치에 의해 일반적으로 인정되며, 상기 장치는 작동을 행하기 위해 스스로 어드레스를 판독한다. 그러나, ＂덤프＂장치일 경우에는 어드레스 해독기(31)는 어드레스를 인정하고 ＂덤프＂장치가 작동을 실시토록 적절한 선택선을 명령한다.

국부 버스 데이터 저장신호가 수신되고 국부 버스 판독 및 기록선의 상태에 의해 ＂판독＂ 작동이 지시되면, 국부 버스 슬레이브(39)는 마이크로 데이터 버스로부터 어드레스 및 데이터 버스로 데이터를 전송하기 위해 국부 버스 인터페이스(35)를 통해 국부 버스(21)의 어드레스 및 데이터 버스를 마이크로 데이터 버스로 인터페이스하게 되는 상태(404)로 간다. 상태(404)에서 국부 버스 슬레이브(39)는 또한 데이터 저장선을 명령한다. 다음, 이는 직접 메모리 억세스 응답선의 명령을 기다린다.

국부 버스 데이터 저장선이 수신되고 국부 버스 판독 및 기록선에 의해 ＂기록＂작동이 지시되면, 국부 버스 슬레이브(39)는 상태(403)으로부터 국부 버스 인터페이스(35)를 통해, 국부 버스(21)의 어드레스 및 데이터 버스가 마이크로 데이터 버스로 인터페이스되고 데이터가 어드레스 및 데이터 버스로부터 마이크로 데이터 버스로 전송되는 상태(405)로 전해진다. 데이터신호가 마이크로 데이터 버스상에서 안정화되는 지연시간이 허용되고나면, 국부 버스 슬레이브(39)는 데이터 저장선을 명령하게 되는 상태(406)로 간다. 다음, 직접 메모리 억세스 응답선의 명령을 기다린다.

마이크로 버스 슬레이브로서 선택되는 장치(32) 내지 (33)는 ＂판독＂ 또는 ＂기록＂ 작동이 지시됨에 따라 마이크로 데이터 버스상의 데이터를 판독하거나 마이크로 데이터 버스로부터 데이터를 기록함으로써 데이터 저장신호 및 판독 및 기록선 신호에 응답한다. 이 작동부분의 종결을 신호화하기 위해, 어드레스된 장치가 데이터 지능선을 명령하거나 마이크로 버스 제어기(26)의 대기상태 발생기(48)가 ＂덤프＂장치를 대신하여 타임 아웃 신호를 나타낸다.

제17도에서, 마이크로 버스 제어기(26)는 상태(114)로 가서 직접 메모리 억세스 응답선을 명령함으로서 데이터 지능 신호 또는 타임 아웃 신호에 응답한다. 그리고선 데이터 지능선의 포기를 기다린다.

제19도로 다시 되돌아가서, 국부 버스 슬레이브(39)는 상태(404) 또는 상태(406)를 떠나 상태(414)로 감으로써 직접 메모리 억세스 응답선의 명령에 응답하며, 상기 상태(414)에서 국부 버스 슬레이브는 데이터가 수신되는 버스 마스터를 신호화하기 위해 국부 버스 데이터 지능선을 명령한다. 그리고선, 국부 버스 슬레이브(39)는 국부 버스 마스터에 의한 국부 버스 데이터 저장선의 포기를 기다린다. 국부 버스 슬레이브(39)는 상태(412)로 감으로써 국부 버스 데이터 지능선 포기에 응답하며, 상기 상태(412)에서 국부 버스 슬레이브는 국부 버스 데이터 지능선, 데이터 저장선 및 국부 버스 판독 및 기록선을 포기하고선 ＂인터록＂ 작동이 진행중인지의 결정을 기다린다.

그 사이에, 데이터 저장선의 포기는 선택된 슬레이브 장치가 데이터 지능선을 포기하도록 하며 또한 관련된 마이크로 버스 제어기(26)가 상태(116)으로 가도록하며, 상기 상태(116)에서 마이크로 버스 제어기는 직접 메모리 억세스 응답선을 포기한 후 직접 메모리 억세스 요구선 포기 또는 데이터 지능선 재명령을 기다린다.

＂인터록＂ 작동이 진행중이면, 국부 버스 마스터는 국부 버스 판독 및 기록선의 상태를 변화시키고 어드레스 및 데이터 버스상에 데이터를 놓으며 상술된 바와 같이 ＂인터록＂ 작동의 ＂기록＂ 부분을 시시키 위해 국부 버스 데이터 저장선을 재명령한다. 어드레스 및 데이터 버스 및 마이크로 데이터 버스가 아직껏 상호 연결되어 있으면, 데이터는 어드레스 및 데이터 버스로부터 마이크로 데이터 버스로 전해지며 국부 버스 슬레이브(39)는 상태(413)로 가서 국부 버스 데이터 저장선의 재명령에 응답하며, 상기 상태(413)에서 국부 버스 슬레이브는 ＂기록＂ 작동을 지시하기 위해 마이크로 버스 판독 및 기록선을 명령한다. 그리고선, 국부 버스 슬레이브(39)는 데이터 저장선을 명령하기 위해 상태(406)로 가서 상술된 바와 같이 직접 메모리 억세스 응답선 명령을 기다린다.

지정된 슬레이브 장치에 의한 데이터 저장신호 및 데이터 수신은 슬레이브 장치가 데이터 지능선을 명령토록하거나 대기 상태 발생기(48)가 타임 아웃되거나 또는 제17도에 도시된 바와 같이 직접 메모리 억세스 응답선을 명령하기 위해 마이크로 버스 제어기(26)를 상태(116)으로부터 상태(114)로 되돌려 보낸다. 제19도로 되돌아가서, 직접 메모리 억세스 응답선의 명령은 국부 버스 슬레이브(39)가 상태(414)를 정의하고 국부 버스 데이터 지능선을 명령토록 한다. 결국, 국부 버스 마스터는 상술된 바와 같이 국부 버스 데이터 저장선을 포기하고 국부 버스 데이터 지능선, 판독 및 기록선 및 데이터 저장선을 포기하기 위해 국부 버스 슬레이브(39)를 상태(412)로 보낸다.

이전과 같이, 데이터 저장신호의 결손은 슬레이브 장치가 데이터 지능선을 포기토록하며 더욱이는 직접 메모리 억세스 응답선을 포기하기 위해 마이크로 버스 제어기(26)를 상태(116)으로 보낸다.

단순한 ＂판독＂ 또는 ＂기록＂ 작동을 실시하거나 ＂인터록＂ 작동에서 ＂기록부분＂을 실시하고나면, 국부 버스 마스터는 국부 버스 어드레스 저장선을 포기하고 국부 버스 슬레이브(39)는 상태(412)에서 상태(407)로 감으로써 이에 응답하며, 상기 상태(407)에서 국부 버스 슬레이브는 물리적 어드레스 저장선과 직접 메모리 억세스 요구선을 포기하고 마이크로 버스(36)로부터 국부 버스(21)를 절연시킨다.

제17도에서, 마이크로 버스 제어기(26)는 직접 메모리 억세스 지능선을 포기하는 상태(115)로 감으로써 직접 메모리 억세스 요구선 포기에 응답하며, 또한 버퍼(28) 내지 (30)를 또다시 인에블시켜 중앙 처리 장치(25)를 마이크로 버스(36)와 재연결시키기 위해 버퍼 인에블선을 포기한다. 다음, 마이크로 버스 제어기(26)는 유휴 상태(100)를 요구하여 또다시 중앙 처리 장치(25)에 의한 중앙 처리 장치 어드레스 저장선 및 중앙 처리 장치 데이터 저장선 명령에 응답하게 된다.

제19도에 도시된 바와 같이, 직접 메모리 억세스 지능선 포기는 국부 버스 슬레이브(39)가 유휴 상태(400)로 정의되게 한다. 고로, 국부 버스(21) 대 단말기(22)의 거래가 이뤄진다.

이미 언급된 바와 같이, 데드록은 단말기(22)가 국부 버스(21) 억세스를 시도하는 동안 국부 버스(21)로부터의 단말기(22)의 억세스가 시도될때에 일어나다. 중앙 처리 장치(25)가 국부 버스(21)를 억세스한다고 가정하면, 억세스는 제17도 및 18도와 연관지워 상술한 방식으로 진행된다. 한편, 마이크로 버스 제어기(26)는 제17도에 도시된 바와 같이 물리적 어드레스 저장 및 데이터 저장선을 명령하는 상태(102)에 놓여지며 국부 버스 마스터(38)는 제18도에 도시된 바와 같이 국부 버스 요구선을 명령하는 상태(201)에 놓여진다. 반면에, 국부 버스(21)로부터 단말기(22)의 억세스는 국부 버스 슬레이브(39)가 제19도에 도시된 바와같이 직접 메모리 억세스 요구선을 명령하는 상태(40)에 놓여지는 제19도와 관련지워 설명한 방식으로 처리된다.

제20도에서, 데드록 검출기(47)는 외부선 및 국부 버스 어드레스 저장선이 명령되는 것을 센싱하는 동안 단말기(22)와 관련되는 어드레스를 국부 버스(21)상에 센싱함으로써 데드록을 검출한다. 데드록 검출기(47)는 유휴 상태(300)로부터 국부 버스 슬레이브(39)에 의해 이전에 이미 명령된 직접 메모리 억세스 요구선을 포기하게 되는 상태(300)로 가서 직접 메모리 억세스 요구선 대신 선제 직접 메모리 억세스 요구선을 명령함으로서 데드록 조건에 응답한다.

마이크로 버스 제어기(26)는 데드록을 해결함으로써 데드록의 검출에 응답한다. 데드록이 해결되면 국부 버스(21)로부터 제4도 및 5도의 단말기(22)의 억세스가 더욱 양호해지며 또한 제4도 및 5도의 단말기(22)에 의한 국부 버스(21) 억세스 시도가 제거된다.

제17도에서, 마이크로 버스 제어기(26)는 상태(102)에서 상태(106)으로 감으로써 선제 직접 메모리 억세스 요구선 명령에 응답한다. 상태(106)에서, 마이크로 버스 제어기(26)는 데이터 저장 및 물리적 어드레스 저장선을 명령한다. 그 다음, 마이크로 버스 제어기는 버퍼 인에블선을 명령하여 마이크로 버스(31)로부터 중앙 처리 장치(25)를 단락시켜 마이크로 어드레스 및 마이크로 데이터 버스와 판독 및 기록선을 세 상태레벨로 배치시키는 상태(107)로 간다. 상태(107)에서, 마이크로 버스 제어기(26)는 또한 데이터 저장선 및 물리적 어드레스 저장선을 세 상태 레벨로 배치시킨다. 따라서, 마이크로 버스(36)는 국부 버스(21)로 부터 단말기(22)로의 억세스를 완성하기 위해 초기화되어 국부버스(21)로 인터페이스될 준비가 완료된다. 마이크로 버스(36)의 상태를 안정화시키기 위한 지연시간이 허용된 후, 마이크로 버스 제어기(26)는 상태(108)로 가서 선제 직접 메모리 억세스 지능선을 명령한다.

데드록 없이 국부 버스(21)로부터 단말기(22)의 억세스일 경우, 중앙 처리 장치(25)는 마이크로 버스(36)와의 절연은 인지하지 못한다. 상기 절연은 이러한 제어하에 중앙 처리 장치(25)가 작동하는 프로그램에 전해진다. 더욱이, 중앙 처리 장치(25)의 통신 과정이 중지되고 중앙 처리 장치(25)는 평상시보다 더 오랜시간동안 중앙 처리 장치 응답 신호를 기다리도록 제약이 가해진다. 중앙 처리 장치(25)는 국부 버스(21)로부터 단말기(22)의 억세스가 종결될때까지 기다려야 하며, 이 시간에 중앙 처리 장치(25)는 마이크로 버스(36)에 재연결되고 중지된 통신은 중지된 점으로부터 다시 시작된다. 또다시, 다른 단말기(22)에 의한 제4도 및 5도의 단말기의 억세스는 수동적이 된다.

중앙 처리 장치에 의해 마이크로 어드레스상에 출력된 어드레스는 마이크로 버스(36)의 동작화에 의해 이로부터 이동되므로, 어드레스 해독기(31)는 외부선을 포기한다. 이는 유휴 상태에 있거나 이 시간에 외부선을 감시하지도 않기 때문에 국부 버스 마스터(38) 또는 데드록 검출기(47)의 상태에 영향을 미치지 않는다(제18도 및 20도 참조). 더욱이, 데드록 검출기(47)는 국부 버스 어드레스 저장 신호가 존재토록 국부 버스(21)를 계속적으로 감시하여 단말기(22)가 억세스되는 것을 연속적으로 지시하고 국부 버스 마스터(38)가 국부 버스 요구선을 연속적으로 명령하는 것을 지시한다. 그러나, 국부 버스(21)가 단말기(22)의 억세스로 사용되기 때문에, 국부 버스 마스터(38)는 단말기(22)의 억세스가 완결될때까지 국부 버스 지능 신호를 받아들이지 않는다.

제19도에서, 국부 버스 슬레이브(39)는 직접 메모리 억세스 지능선의 명령에 응답되는 것으로 전술된 바와 동일한 방식으로 선제 직접 메모리 억세스 지능선의 명령에 응답하며, 또한 국부 버스(21)로부터 단말기(22)로의 ＂기록＂ 또는 ＂판독＂ 또는 ＂인터록＂ 억세스를 실행하고선 최종적으로 직접 메모리 억세스 응답 신호 수신을 기다리는 상태(404) 또는 상태(406)에 이르게 된다.

억세스된 장치가 데이터 지능선을 명령함으로써 억세스에 응답할 때, 또는 마이크로 버스 제어기(26)의 대기 상태 발생기(48)가 ＂덤프＂ 장치를 대신해서 타임 아웃되면, 마이크로 버스 제어기(26)는 상태(108)에서 상태(109)로 가서 직접 메모리 억세스 응답선을 명령한다. 이미 전술된 바와 같이, 국부 버스 슬레이브(39)는 상태(414)로 가서 국부 버스 데이터 지능선을 명령하고 국부 버스 마스터가 국부 버스 데이터 저장선을 포기하고 국부 버스 슬레이브(39)가 제19도에 도시된 바와 같이 마이크로 버스(36)의 국부 버스 데이터 지능선, 데이터 저장선 및 판독 및 기록선을 포기하는 상태(412)로 되는 것으로서 응답한다.

억세스된 장치는 데이터 지능선을 포기함으로써 데이터 저장 신호의 결손에 응답하여 마이크로 버스 제어기(26)가 상태(109)로부터 직접 메모리 억세스 응답선을 포기하고선 인터록 작동이나 선제 직접 메모리 억세스 요구선 포기동안에서와 같이 데이터 지능선 재명령을 기다리는 상태(117)로 가도록 한다.

국부 버스(21)로부터 단말기(22)의 억세스가 종결되면, 국부 버스 어드레스 저장선은 제18도에 도시된 바와 같이 국부 버스 마스터의 국부 버스 마스터(38)에 의해 상태(206)에서 포기되므로, 국부 버스 슬레이브의 국부 버스 슬레이브(39)는 상태(412)에서 상태(407)로 옮겨가며, 상태(407)에서 국부 버스 슬레이브(39)는 물리적 어드레스 저장선 및 직접 메모리 억세스 요구선을 포기하며 국부 버스(21)로부터 마이크로 버스(36)를 단락시킨다.

제20도에서, 국부 버스 어드레스 저장 신호의 결손은 데드록 검출기(47)에 의해 센스되며, 상기 데드록 검출기(47)는 상태(302)로 가서 선제 직접 메모리 억세스 요구선을 포기하는 것으로서 응답한다. 다음 검출기(47)는 유휴 상태(300)로 복귀된다.

선제 직접 메모리 억세스 요구선의 포기는 마이크로 버스 제어기(26)가 선제 직접 메모리 억세스 지능선을 포기하기 위해 상태(117)로부터 상태(110)로 가도록 한다. 국부 버스 슬레이브(39)는 유휴 상태(제19도 참조)로 복귀됨으로써 직접 메모리 억세스 지능 신호 결손에 응답되는 바와 동일한 방식으로 선제 직접 메모리 억세스 지능 신호의 결손에 응답한다. 고로, 국부 버스(21)로부터 단말기(22)로의 억세스가 완전히 종결된다.

제17도로 다시 되돌아가며, 선제 직접 메모리 억세스 지능선 포기 이후에 마이크로 버스 제어기(26)는 상태(111)로 가서 버퍼 인에블선을 포기하여 버퍼(28) 내지 (30)상으로 돌아가서 중앙 처리 장치(25)를 마이크로 버스(31)에 재연결시킨다. 데드록에 의해 중지되었던 중앙 처리 장치(25)의 통신이 아직까지 계류중이라면, 판독 및 기록선과 마이크로 어드레스 버스 및 마이크로 데이터 버스는 중앙 처리 장치(25)에 의해 출력되는 값과 동일한 값을 취하며, 이들 값의 상태를 안정화시키는 지연시간 후 마이크로 버스 제어기(26)는 유휴 상태(100)로 되돌려진다. 이미 가정된 바와 같이, 중앙 처리 장치(25)의 중지된 통신이 계속 계류중이라면, 다음에는 중앙 처리 장치 어드레스 저장선과 중앙 처리 장치 데이터 저장선이 명령되며 마이크로 버스 제어기(26)는 상태(101)를 통해 상태(100)서 물리적 어드레스 저장선 및 데이터 저장선을 명령하는 상태(102)로 전해진다. 지금껏 마이크로 버스(36)의 조건은 데드록 검출시간에서와 동일하며, 중앙 처리 장치(25)의 통신은 중지된 지점으로 되돌려진다.

메모리 및 주변 장치(32)와는 달리, 직접 메모리 억세스 주변 장치(33)는 시스템(20)에서 통신을 시작할 수 있다. 직접 메모리 억세스 주변기(33)가 예를 들자면 메모리 및 주변 장치(32)를 억세스 하거나 또는 국부 버스(21)를 억세스할 목적으로 마이크로 버스(36)상에서 통신을 원한다면, 이는 직접 메모리 억세스 요구선을 명령한다. 제17도에서, 마이크로 버스 제어기(26)는 상술된 바와 같이 유휴 상태(100)에 있을 경우에만 직접 메모리 억세스 요구 신호에 응답한다. 마이크로 버스 제어기(26)는 직접 메모리 억세스 요구선 명령에 응답하여 유휴 상태(100)를 떠나 상태(113)으로 가며, 상기 상태(113)에서 마이크로 버스 제어기는 마이크로 버스(36)를 자유롭게 하여 직접 메모리 억세스 주변기(33)로서 사용하기 위해 마이크로 버스(36)로부터 중앙 처리 장치(25)를 절연시킨다. 그리고선, 마이크로 버스 제어기(26)는 직접 메모리 억세스 지능선을 명령한다.

직접 메모리 억세스 주변기(33)가 직접 메모리 억세스 지능 신호를 받아들이면, 이는 제14도 내지 16도의 통신 규칙에 따라 마이크로 버스(36)상에서 통신을 진행하게 된다. 직접 메모리 억세스 주변기(33)에 의해 출력된 어드레스가 오프 단말기(22) 어드레스라면, 어드레스 해독기(31)를 이러한 조건은 검출하여 외부선을 명령한다.

외부선이 명령될 때 데드록 조건이 발생하지 않는다면, 국부 버스 마스터(38)는 제18도에 도시되고 이미 상술된 바와 동일한 방식으로 직접 메모리 억세스 주변기(33)의 통신을 국부 버스(21)로 인터페이스한다. 진행중에 마이크로 버스 제어기(26)는 제17도에 도시된 바와 같이 상태(114),(116)으로 전해진다. 통신이 끝나면, 직접 메모리 억세스 주변기(33)는 직접 메모리 억세스 요구선을 포기하므로 마이크로 버스 제어기(26)는 직접 메모리 억세스 지능선을 포기하여 중앙 처리 장치(25)을 마이크로 버스(36)로 연결시키는 상태(115)로 간다. 다음, 마이크로 버스 제어기(26)는 유휴 상태(100)로 복귀된다.

그러나, 직접 메모리 억세스 요구 주변기(33)로서 시도된 통신이 데드록을 갖는다면, 데드록 검출기(47)는 상술된 바와 동일한 방식으로 상기 조건을 검출하여 유휴 상태(300)로부터 직접 메모리 억세스 요구선을 포기하고 선제 직접 메모리 억세스 요구선을 명령하는 상태(301)로 간다(제20도 참조).

마이크로 버스 제어기(26)가 상태(113)(제17도 참조)에 있으면, 이는 선제 직접 메모리 억세스 요구 및 직접 메모리 억세스 요구선을 감지하지 못하므로 데드록 조건에 응답할 수 없다. 그러나, 중앙 처리 장치(25)가 이미 마이크로 버스(36)로부터 연결이 끊어지면 아미크로 버스 제어기(26)로부터의 응답이 불필요하게 된다. 하지만, 직접 메모리 억세스 주변기(33)가 선제 직접 메모리 억세스 요구선을 감지하고 선제 직접 메모리 억세스 요구선이 명령되어진 것을 검출하면, 이는 스스로 리세트되어 통신을 위한 시도를 멈추고 마이크로 버스(36)를 해체시킨다. 직접 메모리 억세스 주변기(33)는 마이크로 데이터 버스, 마이크로 어드레스 버스, 판독 및 기록선, 물리적 어드레스 저장선 및 데이터 저장선을 포기할뿐 아니라 직접 메모리 억세스 요구선을 포기한다. 따라서, 직접 메모리 억세스 주변기(33)는 통신을 시도하기 전에 있었던 조건을 가정하고 또한 마이크로 버스 슬레이브로 선택되어지는 국부 버스(21)로부터의 억세스를 위해 이용된다.

마이크로 버스 제어기(26)는 상태(113)(제17도 참조)에 놓여지기 때문에, 이는 직접 메모리 억세스 지능선을 명령한다. 따라서, 국부 버스(21)로부터 단말기(22)로의 통신이 제19도에 도시되고 전술된 바와 같은 방법으로 진행된다. 국부 버스 슬레이브(39)가 상태(404),(406)내에 있고 선택된 마이크로 버스 슬레이브가 판독 또는 기록 데이터를 완결짓거나 대기상태 발생기(48)가 타임 아웃되는 것을 인지하기 위해 데이터 지능선을 명령할 때, 마이크로 버스 제어기(26)는 상태(114)로 가서 국부 버스 슬레이브(39)로의 지능을 신호화하기 위해 직접 메모리 억세스 응답선을 명령함으로써 응답한다. 제19도에 도시되고 이미 전술된 바와 같이, 국부 버스 슬레이브(39)는 국부 버스 데이터 지능선을 포기하고 국부 버스 데이터 저장선의 포기를 가져오는 상태(414)로 감으로써 직접 메모리 억세스 응답 신호에 응답한다. 바꿔말하자면, 이는 국부 버스 슬레이브(39)가 상태(412)로 규정되어 국부 버스 데이터 지능선과 마이크로 버스(36)의 데이터 저장선과 판독 및 기록선을 포기함으로써 데이터 지능선을 포기토록 하여 제17도 내지 19도에 도시되고 전술된 바와 같이 마이크로 버스 제어기(26)를 상태(116)로 보낸다.

제18도와 연관지워 이미 설명한 바와 같이, 국부 버스 어드레스 저장선 포기를 가져오는 작동의 종결은 국부 버스 슬레이브(39)를 물리적 어드레스 저장 및 직접 메모리 억세스 요구선을 포기하여 국부 버스(21)로부터 마이크로 버스(36)를 절연시키는 상태(407)로 가져간다.

제17도의 상태(116)에서 마이크로 버스 제어기(26)는 또다시 직접 메모리 억세스 요구선의 상태에 응답하게 된다. 직접 메모리 억세스 요구선이 포기되어지면, 마이크로 버스 제어기(26)는 상태(115)로 옮겨간다. 상태(115)에서 마이크로 버스 제어기(26)는 직접 메모리 억세스 지능선을 포기하고 버퍼 인에블선을 포기함으로써 중앙 처리 장치(25)를 마이크로 버스(36)로 재연결시킨다. 다음, 마이크로 버스 제어기(26)는 유휴 상태(100)로 복귀된다.

제19도로 되돌아가면, 국부 버스 슬레이브(39)는 유휴 상태(400)로 되돌려짐으로써 직접 메모리 억세스 지능선 포기에 응답한다. 따라서, 상기 처리가 종결된다.

국부 버스 마스터의 국부 버스 마스터(38)이 상태(206)에서 국부 버스 어드레스 저장선을 포기함으로써 국부 버스 슬레이브의 국부 버스 슬레이브(39)가 상태(407)(제19도 참조)에서 국부 버스(21)로부터 마이크로 버스(36)를 절연시키면, 상기 처리는 국부 버스(21)의 견지로부터 완결된다. 제20도에 의하면, 국부 버스 어드레스 저장 신호의 결손은 상태(302)로 가서 선제 직접 메모리 억세스 요구선을 포기하고 유휴 상태(300)로 되돌려지는 데드록 검출기(47)에 의해 감지된다.

선제 직접 메모리 억세스 요구선이 포기되면, 직접 메모리 억세스 주변기(33)는 통신을 다시 시도하기 위해 자유로워진다. 그러나, 데드록 조건에서와 같은 결과처럼 리세트되면, 직접 메모리 억세스 주변기(33)는 직접 메모리 억세스 요구선을 명령하고 직접 메모리 억세스 지능 신호의 수신을 기다림으로서 스크래취로부터 시작해야 한다.

제2도에 도시된 다중 프로세서 시스템(20)의 통신 처리 과정과 특히 제4도 및 5도에 도시된 단말기(22)의 통신 규칙에 대한 이해를 도모키 위해, 제4도 및 5도에 도시된 단말기(22)의 배치 및 기능과 시스템(20)의 다른 단말기(220와의 이들 상호 관계에 대해 더욱 상세하게 설명하면 하기와 같다.

제6도 내지 8도는 제4도의 메모리 및 주변장치(32)를 블록형태로 도시하고 있다.

제6도 내지 8도에서, 메모리 및 주변장치(32)는 판독 전용 메모리(ROM)(1100), 정적 랜덤 억세스 메모리(RAM)(1101), 새너티 및 인터발 타이머(sanity and interval timer; SIT)(1102), 디버그 모듈(1103), 단속 부호기(1104), 단속 제어기(1105), 제어 및 상태 레지스터(CSR)(1106) 및 명령 적용 회로 및 주변 장치(1107)를 구비한다.

각 단말기(22)는 특수한 목적으로 단말기(22)를 제조할 수 있는 장치 및 프로그램을 포함한다. 직접 메모리 억세스를 사용할 수 있는 응용 장치가 직접 메모리 억세스 주변기(33)에 포함된다. 다른 응용 회로 및 주변기도 또한 제7도에 도시된 바와 같이 메모리 및 주변 장치(32)의 응용 회로 및 주변 장치(1107)에 포함된다.

각 단말기(22)의 응용 회로 및 주변 장치(1107)는 단말기(22)가 놓여지는 응용에 따라 달라진다. 특수한 기능을 갖는 단말기(22)의 응용은 본 발명의 기술내에 포함된다. 따라서 응용 회로 및 주변 장치(1107)는 빠뜨림 없이 여기서 설명되지는 않는다. 응용 회로 및 주변 장치(1107)는 마이크로 버스(36)의 여러 선과 여러 버스에 연결된다.

제6도에 도시된 판독 전용 메모리(1100)는 단말기(22)의 중앙 처리 장치(25)를 실시하는데 필요한 프로그램을 보유한다. 상기 판독 전용 메모리(1100)는 단말기의 응용 소프트웨어와 마찬가지로 시스템 작동 소프트웨어와 같은 모든 단말기(22)에 공통되는 소프트웨어를 포함한다.

판독 전용 메모리(1100)는 진단 듈(1110)을 포함하는 다수의 메모리 모듈(도시안됨)로서 구성된다. 진단 모듈(1110)은 단말기(22)의 여러 부품의 본래의 상태를 체크하기 위해 중앙 처리 장치(25)가 실행되어지는 진단 프로그램을 보유한다. 진단 프로그램은 종래 기술로 알려져 있다. 지능 단말기(22)의 경우에 있어서, 중앙 처리 장치(25)는 일반적으로 단말기(22)를 진단하기 위해 진단 프로그램을 실행한다. 그러나, 다른 지능 단말기(22)의 중앙 처리 장치(25)는 수동 억세스를 통해 어떤 단말기(22)의 진단 모듈(1110)을 억세싱하고 또한 이 대신에 진단 프로그램을 실행한다. 이는 단말기(22)의 중앙 처리 장치(25)가 디스에블 되어지면 꼭 필요하게 된다. 자체 중앙 처리 장치(25)를 갖지않는 수동 단말기(22)의 경우에 있어서, 어떤 지능 단말기(22) 예를들자면 중앙 제어기(22a)의 중앙 처리 장치(25)는 억세스하여 수동 단말기(22)를 진단하기 위해 단말기의 진단 프로그램을 실행해야 한다.

제6도에 도시된 바와 같이, 진단 모듈(1110)은 플러그-인 모듈이다. 플러그-인 기능은 어떤 모듈(1110)을 뽑고, 이 모듈 대신에 또다른 모듈(1110)을 꼽으므로써 간단하게 변경 또는 수정 가능한 단말기(22) 또한 여기선 시스템(20)을 진단하는 것이다. 판독 전용 메모리(1100)는 단말기(22)를 균일하게 식별하는 정보를 보유하는 식별(ID) 레지스터(1214)로 불리워지는 저장소를 포함한다. 식별 레지스터(1214)의 내용은 자연적으로 응용마다 달라진다. 선택적으로, 식별 레지스터(1214)는 판독 전용 메모리(1100)로부터 분리되는 하드와이어 레지스터로 구성되고 마이크로 버스(36)에 연결된다. 각 단말기(22)의 식별 레지스터(1214)는 지능 단말기(22)에 의해 수동적으로 억세스된다. 시스템을 배치하기 위해 소프트웨어에 의해 지정되는 지능 단말기(22), 예를들자면 중앙 제어기(22a)는 억세스하여 적절한 시간 예로써 시스템(20)를 자동적으로 배치할 목적으로 시스템(20)에 포함된 단말기(22)의 번호 및 형태 또는 동일성을 결정하기 위해 시스템 리세트 및 시스템 동작화를 수반하는 시간에 시스템(20)의 모든 단말기(22)의 식별 레지스터(1214) 내용을 판독하게 된다.

판독 전용 메모리(1100)는 수동적인 억세스를 위해 마이크로 버스(36)의 물리적 어드레스 저장 및 데이터 저장선과 마이크로 어드레스 및 마이크로 데이터 버스에 연결된다. 판독 전용 메모리(1100)는 판독 전용 메모리이기 때문에, 이는 판독 및 기록선에 연결될 필요가 없다. 판독 전용 메모리(1100)가 ＂덤프＂장치이면, 판독 전용 메모리(1100)의 모듈 선택은 선택선에 의해 이뤄지며, 상기 선택선중 적절한 하나의 선은 이미 전술된 바와 같이 마이크로 버스상에서 상기 모듈과 고나련되는 어드레스를 구하기 위해 어드레스 해독기(31)(제4도 참조)에 의해 명령된다. 제6도에 도시된 정적 랜덤 억세스 메모리(1101)는 단말기(22)의 중앙 처리장치(25)에 의해 사용되는 스캘취 패드 메모리이다. 정적 랜덤 억세스 메모리(1101)는 수동적인 억세스를 위해 마이크로 버스(36)의 물리적 어드레스 저장선, 데이터 저장선 및 판독 및 기록선과 마이크로 어드레스 버스와 마이크로 데이터 버스에 연결된다. 판독 전용 메모리(1100)와 마찬가지로, 랜덤 억세스 메모리(1101)는 다수의 메모리 모듈로 구성된 ＂덤프＂ 메모리 장치이며, 상기 메모리 모듈중 어느 하나의 선택은 마이크로 버스(36)의 선택선에 의해 이뤄진다.

제8도에서는 제어 및 상태 레지스터(CSR)(1106)를 도시하고 있다. 상기 레지스터(1106)는 하드웨어 상태 및 제어 지시기를 포함하는 저장 장치이다. 이중 일부는 하드웨어 검출 실패 지시기인 반면, 나머지는 진단, 결점보완 및 작동 소프트웨어를 위해 적합한 여러 하드웨어 모드를 제어한다. 제어 및 상태 레지스터(1106)는 지시기로 작동하는 여러 비트(1111)를 포함한다. 특수 비트(1111)는 단말기(22)내에 존재하는 조건의 성질을 결정하는 시스템 소프트웨어를 인에블하기 위해 하드웨어에 의해 적용 제어선을 통해 직접적으로 또는 소프트 제어하에 수동적 억세스를 통해 세트되고 크리어 된다. 각 비트(1111)의 상태는 전용 출력 선상에 나타난다. 제어 및 상태 레지스터(1106)의 내용은 수동 억세스를 통해 또한 판독된다. 제어 및 상태 레지스터(1106)의 일부 비트(1111)의 기능은 모든 단말기(22)에 공통인데 비해 다른 비트(1111)의 사용은 적용에 따라 달라진다. 제어 및 상태 레지스터의 일부 비트(1111)의 특수 사용에 대해서는 이들이 공급하는 기능 처리와 관련시켜 하기에 더욱 상세히 설명된다.

수동 억세스를 위해, 제어 및 상태 레지스터(1106)는 마이크로 버스(36)의 물리적 어드레스 저장, 데이터 저장, 판독 및 기록, 및 선택선과 마이크로 어드레스 및 마이크로 데이터 버스에 연결된다.

제6도에 도시된 디버그 모듈(1103)은 단말기(22)에서나 국부 버스(21)상의 그밖의 결점을 정밀하게 나타내는 소프트웨어를 포함한다. 또한 모듈(1103)은 디버그 프로그램을 공급하고 디버그 프로그램이 실행되는데 있어서 편의성을 제공하는 하드웨어를 포함한다. 이미, 상기 디버그 프로그램과 장치에 대해서는 널리 알려져 있다.

디버그 모듈(1103)은 제6도에 도시된 바와 같이 플러그-인 모듈이다. 플러그인 능력은 어떤 모듈(1103)를 뽑아내고 이 모듈 대신 다른 모듈(1103)를 꽂으므로써 아주 간단하게 수정 변경되는 디버그 장치 및 소프트웨어를 제공하는 것이다. 더구나, 디버그 모듈(1103)은 단말기(22)에 본래부터 포함될 필요가 없을뿐 아니라 필요에 따라 이에 포함될 수도 있고 삭제될 수도 있다. 디버그 모귤(1103)은 단말기(22)로부터 단말기(22)로 이동될 수도 있으므로 각 단말기(22)는 자신의 전용 디버그 모듈을 가질 필요가 없다. 수동 억세스를 통해 디버그 모듈(1103)은 어떤 단말기(22)로부터 시스템(20)의 일부를 디버그하게 된다.

디버그 모듈(1103)과 마이크로 버스(36)와의 연결은 수동 억세스를 위해 요구되는 마이크로 어드레스 버스, 마이크로 데이터 버스, 물리적 어드레스 저장선, 데이터 저장선, 판독 및 기록선 및 데이터 지능선을 포함한다.

디버그 모듈은 또한 중단선과 중단 지능선에 연결된다. 상기 선은 레스트 및 진단 목적으로 이용된다. 이들 선은 마이크로 프로세서 시스템내에서 마이크로 프로세서 시스템(20)과 마이크로 컴퓨터 시스템(20)이 고립된 시스템이 아닐때의 다중 컴퓨터 시스템(17)의 상태를 고정시키는 능력을 이행하며, 이 시간에서 마이크로 프로세서 시스템(20) 또는 멀티 컴퓨터 시스템(17)의 상태는 디버그 모듈(1103)에 의해 검사된다. 중단선은 단속 제어기(1105)(제7도에 도시)의 장치 단속 요구 입력에 연결된다. 중단선은 또한 국부 버스 제어기 및 인터페이스(34)를 통해 국부 버스(21)에 연결되고, 국부 버스에서 국부 버스 중단선으로 연결된다.

다중 프로세서 시스템(20)에서 모든 단말기(22)의 중단선은 양방향성을 가지고 국부 버스 중단선에 연결된다. 다중 컴퓨터 시스템(17)에서 국부 버스 중단선은 시스템 버스(18)를 거쳐 시스템 버스 인터페이스(19)를 통해 다중 컴퓨터 시스템(17)의 모든 다중 프로세서 시스템(20)의 국부 버스 중단선에 연결된다. 중단선의 시스템(17)에서 어떤 디버그 모듈(1103)에 의한 명령은 시스템(17)의 모든 국부 버스 중단선 여기선 모든 중단선을 명령하게 되므로 단속 요구를 신호화하기 위해 각 단말기의 단속 제어기(1105)에서 장치 단속 요구선을 명령하게 된다. 고로, 단속은 어떤 중단선 명령에 의해 시스템(17)를 통해서 발생된다.

단속은 각 단말기(22)에서 중앙 처리 장치(25)에 의해 조절된다. 중앙 처리 장치(25)는 소프트 제어하에 단말기(22)의 상태를 고정시킴으로서 단속에 응답한다. 이렇해서 발생된 단속은 각 단말기(22)가 이를 즉각적으로 받아들이고 이를 처리하도록 최고의 레벨이 되므로, 모든 단말기(22)의 작동은 실제로 즉각적으로 같은 시간에 정지된다. 중앙 처리 장치(25)는 소프트 제어하에 제어 및 상태 레지스터(1106)의 중단 지능 비트(1111d)를 세트함으로서 단말기(22)의 상태 고정을 알아차린다. 중단 지능 비트(1111d)의 세팅은 제어 및 상태 레지스터(1106)에서 국부 버스 제어기 및 인터페이스(34)를 통해 국부 버스 중단 지능선에 연결되는 국부 버스로 연결되는 한쪽 방향성 중단 지능선을 명령한다.

다중 프로세서 시스템(20)에서 모든 단말기(22)의 중단 지능선은 국부 버스 중단 지능선에 연결된다. 다중 컴퓨터 시스템(17)에서 이들 선은 시스템(17)를 통해 모든 다중 프로세서 시스템(20)의 국부 버스 중단 지능선에 연결된다. 시스템(17)의 모든 단말기(22)는 국부 버스 중단 지능선이 명령되도록 이들 중단 지능선을 명령해야만 한다.

국부 버스 중단 지능선은 국부 버스 제어기 및 인터페이스(34)에서 단말기의 중단 지능합선에 연결되어 각 단말기(22)로 다시 연결된다. 중단 지능합선은 시스템 작동에서 중단 지능을 중단 요구가 발생되는 디버그 모듈(1103)로 가져가기 위해 단말기의 디버그 모듈(1103)에 연결된다.

중단 요구 디버그 모듈(1103)이 고정상태로 유지되기 위해 다중 프로세서 시스템(20) 또는 다중 컴퓨터 시스템(17)를 더 이상 요구하지 않으면, 이는 중단선을 포기한다. 이는 국부 버스 중단선을 해체시키고 모든 단말기(22)와 관련되는 장치 안속 요구선을 포기한다. 단속 요구를 제공하는 부분으로서 각 단말기(22)의 중앙 처리 장치는 단속 요구를 감시하며, 단속 요구 제거가 검출되면 중앙 처리 장치(25)는 단말기(22)를 재활성화시켜 소프트웨어 제어하에 제어 및 상태 레지스터(1106)의 중단 지능 비트를 크리어한다. 이는 중단 지능선 여기선 국부 버스 중단 지능선 및 중단 지능합선이 포기되도록 한다. 상기 시스템은 다시 정상적인 유휴 상태로 복귀되어 중단되어진 지점으로부터 작동을 계속한다.

제6도에 도시된 새너티 및 인터발 타이머(1102)는 단말기(22)를 위해 온-보드 타이머 설비를 제공한다. 이러한 타이머는 이미 알려져 있으며, 또한 이는 마이크로 컴퓨터를 통해 실시된다. 새너티 및 인터발 타이머(1102)에 의해 제공되는 설비는 주기적인 타이머(1132)와 새너티 타이머(1131) 플러스 인터발 타이머(도시안됨)를 포함한다. 새너티 및 인터발 타이머(1102)의 인터발 및 주기적 타이머(1132) 출력은 장치 단속요구선에 각각 연결된다. 새너티 및 인터발 타이머가 주기적으로 타임 아웃되면, 새너티 및 인터발 타이머(1102)는 단말기(22)을 단속하는데 관련되는 장치 단속 요구선을 명령한다.

새너티 및 인터발 타이머(1102) 타이밍 기능은 디스에블 되어 소프트웨어 제어하에 중단 기능 실행 부품으로 다시 인에블 된다.

주기적인 타이머(1132)에 의해 발생되는 주기적 시간 단속은 짧은 기간에 제공된다. 주기적 시간 단속 조절은 소프트웨어 제어하에서 새너티 및 인터발 타이머(1102)의 새너티 타이머(1131)의 리세트를 포함한다. 이를 위해, 새너티 및 인터발 타미어(1102)는 마이크로 버스(36)의 데이터 저장, 물리적 어드레스 저장, 데이터 지능 및 판독 및 기록선과 마이크로 어드레스 및 마이크로 데이터 버스에 연결된다.

새너티 타이머(1131)는 시스템 새너티상의 기본 점검을 제공한다. 이는 주기적인 타이머(1132)에 의해 지정되는 기간보다 더 긴 기간을 지정한다. 단말기의 소프트웨어는 새너티 타이머(1131)가 최소한 모든 새너티 타이머 주기를 리세트하는데 필요한 기본 새너티를 포함하지 않으면, 새너티 타이머(1131)는 타임 아웃된다. 새너티 및 인터발 타이머(1102)의 새너티 타이머(1131) 출력은 새너티 실패선에 연결되며, 새너티 타이머(1131)의 타이밍 아웃은 상기 실패선이 명령되도록 한다.

새너티 실패선은 제어 및 상태 레지스터(1106)(제8도에 도시)의 새너티 비트(1111j) 입력에 연결된다. 새너티 실패선은 이가 명령될때에 비트(1111j)를 세트시킨다. 새너티 비트(1111j)의 출력은 선제 직접 메모리 억세스 요구선에 연결된다. 새너티 비트(1111j)의 세팅은 선제 직접 메모리 억세스 요구선이 명령되도록 한다.

제17도에 도시된 바와 같이, 선제 직접 메모리 억세스 요구선의 명령은 마이크로 버스 제어기(26)가 선제 직접 메모리 억세스 요구선이 명령되었을 때 다른 상태로 가는 것과는 관계없이 마이크로 버스 제어기(26)를 상태(106)로 보낸다. 상태(106)으로부터 마이크로 버스 제어기가 상태(107)를 통해 상태(108)로 가서 버퍼인에블선을 명령하고 데이터 저장선과 물리적 어드레스 저장선을 세 상태에 배치시키고 선제 직접 메모리 억세스 지능선을 명령하여 중앙 처리 장치(25)를 마이크로 버스(36)로부터 절연시킨다. 따라서, 마이크로버스 제어기(26)는 단말기(22)를 수동 억세스 모드로 배치시키며, 여기서 단말기(22)는 수동 단말기(22)로서 배치된다. 상기 단말기(22)는 다른 단말기(22)에 의해 국부 버스(21)에 억세스되며, 상기 억세스에 대해서 버스 슬레이브로서 응답하지만 국부 버스 마스터로서는 작동하지 않는다. 따라서, 인세인 단말기(22)는 다른 단말기(22)의 작동과 국부 버스를 통한 통신과의 인퍼페이싱으로부터 억제된다. 인세인 단말기(22)의 장치는 일반적인 진단 목적으로 다른 단말기(22)에 의해 아직껏 억세스 될 수 있다.

부가적으로, 새너티 비트(1111j)의 출력은 예를들자면 제6도에 도시된 바와 같이 발광다이오드(1134)와 같은 실패 표시기를 구동시키는 구동기(1133)를 작동시켜 단말기(22)의 실패지시를 시스템 보유 퍼서널에게 제공한다. 또는, 새너티 비트(1111j)의 출력은 시스템내의 에러선(도시안됨)을 명령하여 시스템(22)의 실패지시를 시스템 실패 조절 설비(도시안됨)에 제공한다. 상기 에러선은 명령된 선을 찾기위해 적절한 작동을 취하는 시스템 보유 프로세서(도시안됨)에 의해 감지된다.

각 단말기(22)에는 국부 버스로부터 단말기(22)를 절연시키기 위한 또다른 장치가 제공된다. 상기 장치는 선제 직접 메모리 억세스 요구 신호가 행하는 것처럼 상기 단말기(22)를 수동 모드로 만들지 않는다. 더욱이, 이 장치는 국부 버스로부터 시스템(20)의 어떤 다른 단말기(22)를 절연시키기 위해 시스템(20)내에 어떤 단말기(22)를 허용하며, 상기의 절연된 단말기는 국부 버스(21)를 억세싱하고 또한 어떤 다른 단말기(22)를 단속하는 것을 방지한다.

제8도에 도시된 바와 같이, 제어 및 상태 레지스터(1106)는 금지 국부 버스 요구 비트(1111b)와 금지 국부 버스 단속 요구 비트(1111c)를 포함한다. 이들 비트(1111b) 및 (1111c) 각각은 수동 억세스를 통해 시스템(20)의 어떤 다른 단말기(22)로 억세스 된다. 금지 국부 버스 요구 비트(1111b)의 출력은 국부 버스 제어기 및 인터페이스(34)로 안내하는 금지 국부 버스 요구선에 연결된다. 금지 국부 버스 요구 비트(1111b)의 세팅은 금지 국부 버스 요구선이 명령되게 한다. 금지 국부 버스 단속 요구 비트(1111c)의 출력은 국부 버스 제어기 및 인터페이스(34)로 안내하는 금지 국부 버스 단속 요구선에 연결된다. 금지 국부 버스 단속 요구 비트(1111c)의 세팅은 금지 국부 버스 단속 요구선이 명령되도록 한다. 제5도의 국부 버스 제어기 및 인터페이스(34)에서, 금지 국부 버스 요구선은 국부 버스 요구선의 명령을 제어한다. 금지 국부 버스 요구선의 명령은 국부 버스 요구선을 명령하는 것으로부터 국부 버스 마스터(38)를 디스에블하므로 국부 버스(21) 이득 제어와 국부 버스(21) 억세싱으로부터 단말기(22)를 보호한다.

이와 유사하게, 국부 버스 제어기 및 인터페이스(34)에서 금지 국부 버스 단속 요구선은 하기에 설명되는 단속 요구선의 명령을 디스에블하므로 단말기(22)는 다른 단말기(22)의 단속으로부터 보호된다.

시스템(20)은 여러 레벨 여러 열 벡터 단소 구조를 제공한다. 단속의 일부로서 단속 형태를 규정짓고 적절한 단속 조절 루틴을 가르키는 벡터는 여기서 단속리로 명명되는 단속을 요구하는 장치에 의해 여기서 인터롭티로 명명되는 단속되는 장치로 전해진다. 여러 단속 레벨은 시스템(20)내에서 인정되며, 상기 각 레벨은 다른 단속 레벨 및 프로그램 실행 레벨에 의해 서로 다른 사항을 갖는다. 하드웨어 및 소프트웨어 단속은 시스템(20)에서 실시된다.

소프트웨어 단속을 통해 시스템(20)의 단속기 단말기(22)는 어떤 다른 단말기(22)의 중앙 처리 장치(25)를 단속한다. 단말기(22)에 포함되는 장치, 예로써, 직접 메모리 억세스 주변기(33) 또는 새너티 및 인터발 타이머(1102)는 하드웨어 단속으로 이들 단말기의 중앙 처리 장치(25)를 단속하게 된다. 이처럼, 하나 또는 그 이상의 단속기 단말기(22)는 단속기 단말기(22)가 인터롭티 단말기(22)를 하드웨어로 단속하기 위해 인터롭티 단말기(22)에 연결된다.

단속 구조는 여러 열로 배치되므로, 단속기 단말기(22)는 하드웨어 또는 소프트웨어를 통해 제1열의 단속으로서 인터롭티 단말기(22)가 단속을 미리 프로세스하여 자기자신이 단속기 단말기(22)가 되는 다른 인터롭티 단말기(22)를 단속하고 또한 계속 프로세싱토록 이미 프로세스된 단속을 제2인터롭티 단말기(22)로 보내기 위해 하드웨어 또는 소프트웨어를 통해 제2열의 단속으로서 제3인터롭티 단말기(22)를 인터롭하게 된다. 상기 제3인터롭티 단말기(22)도 이와 같이 되어 제4인터롭티 단말기(22)에 의해 단속기 단말기(22)가 된다.

단말기(22)의 단속은 제7도에 도시된 단속 부호기(1104)에 의해 제어된다. 단속 부호기(1104)는 단말기(22)의 중앙 처리 장치(25)의 단속을 요구하는 하드웨어 및 소프트웨어와 단속 지식을 되돌리는 중앙 처리장치(25)를 위한 설비를 제공한다. 인터롭티 단말기(22)는 여러 단속 레벨을 인정하기 때문에, 단속 부호기(1104)는 이들 이전 레벨에 의한 계류중인 단속 요구를 앞서게하여 단말기(22)에 계류중인 최고 레벨 단속을 중앙 처리 장치(25)에 알려준다.

소프트웨어 단속을 행하기 위해, 단속 부호기(1104)는 프로그램 단속 레지스터(PIR)(1112)를 포함한다. 프로그램 단속 레지스터(1112)는 다수의 비트(1113)를 포함하며, 상기 비트중 비트는 여러 단속 레벨중 하나를 나타낸다. 프로그램 단속 레지스터(1112)는 비트 어드레스 레지스터로서 수동 억세스를 위해 마이크로 어드레스 버스와 마이크로 데이터 버스와 데이터 저장선과 물리적 어드레스 저장선과 판독 및 기록선 및 데이터 지능선에 연결된다. 소프트웨어 단속으로서 인터롭티 단말기(22)를 단속하고자 하는 단속기 단말기(22)는 수동 억세스로 인터롭티 단말기(22)의 프로그램 단속 레지스터(1112)를 억세스하여 소프트웨어 단속이 일어나는 단속 레벨에 대응하는 비트(1113)를 세트시킨다.

하나 또는 그 이상의 단속기 단말기(22)가 하드웨어 단속으로서 인터롭티 단말기(22)를 단속토록 하기 위해, 국부 버스(21)는 여러 선쌍들을 포함하며, 상기 각 선쌍은 국부 버스 단속 요구선과 국부 버스 단속 지능선을 포함한다(제5도 참조), 국부 버스 단속 지능선은 국부 버스 단속 지능 입력선과 국부 버스 단속 지능 출력선으로 구성된 한쌍의 분리선으로 제5도에 도시되어 있다. 단말기(20)는 여러 인터롭티 단말기(22)를 포함하며, 상기 인터롭티 단말기는 각각 이에 연결된 하나 또는 그 이상의 국부 버스 단속 요구 및 국부 버스 단속 지능선쌍을 포함한다. 단말기(22)는 인터롭티 단말기(22)에 의해선 단속기로 되며 또한 하나 또는 그 이상의 단속기 단말기(22)에 의해선 인터롭티로 된다. 그러나, 어떤 단말기(22)는 단일 국부 버스 단속 요구 및 국부 버스 지능선쌍에 의해 단속기 또는 인터롭티로만 된다.

하나 이상의 단속기 단말기(22)가 단일 국부 버스 단속 요구 및 국부 버스 단속 지능선쌍에 연결된다. 단속기 단말기(22)는 국부 버스 단속 요구선에 병렬로 연결되는 반면 국부 버스 단속 지능선은 단속기 단말기(22)를 통해 데이지식으로 연결된다. 각 단속기 단말기(22)에서, 국부 버스 단속 지능선은 국부 버스 제어기 및 인터페이스(34)에서 국부 버스 단속 지능 입력선과 국부 버스 단속 지능 출력선을 형성한다. 국부 버스 단속 지능 입력선은 제2도에 도시된 도면으로 규정되는 상태 기계인 국부 버스 제어기 및 인터페이스(34)의 단속 슬레이브(49)에 의해 국부 버스 단속 지능 출력선으로부터 선택적으로 절연된다.

단말기(22) 대 단말기(22) 하드웨어 단속을 실행하기 위해, 국부 버스 제어기 및 인터페이스(34)의 국부 버스 인터페이스(35)는 제5도에 도시된 바와 같이 단속 레지스터(1139)를 포함한다. 상기 단속 레지스터(1139)는 다수의 비트(도시안됨)를 포함하며, 이들중 일부는 수동 억세스를 통해 기록되며 나머지는 하드웨어 스트랩에 의해 결정되는 고정된 값을 갖는다.

레지스터(1139)의 고정치 비트의 값은 단말기(22)의 식별 번호를 형성한다. 시스템의 각 단말기(22)의 식별 번호는 단말기(20)가 서로서로 구별되도록 다른 값을 갖는다. 레지스트(1139)의 기록 비트치는 단속 벡터를 형성한다. 단속 레지스터(1139)의 내용은 국부 버스(21)에 의해 선택적으로 판독된다.

인터롭티 단말기(22)를 단속하기 위해, 단속기 단말기(22)의 중앙 처리 장치(25)는 적절한 단속 벡터를 갖는 국부 버스 인터페이스(35)의 단속 레지스터(1139)의 기록 비트를 기록한다. 다음, 중앙 처리 장치(25)는 관련되는 제어 및 상태 레지스터(1106)의 단속 비트(1111a)를 세트시킨다. 단속 비트(1111a)의 세팅은 제어 및 상태 레지스터(1106)의 비트(1111a)로부터 유도되는 단속 요구선을 국부 버스 제어기 및 인터페이스(34)의 단속 슬레이브(49)로 명령한다.

단속 슬레이브(49)의 상태도는 제21도에 도시되어 있다. 단속 슬레이브(49)는 단속 요구선, 국부 버스 단속 요구선, 국부 버스 단속 지능 입력선 및 국부 버스 단속 요구 출력선에 연결된다. 보통, 단속 슬레이브(49)는 유휴 상태(500)에 있으며, 상기 상태에서 단속 슬레이브는 구부 버스 단속 지능 입력선을 국부 버스 단속 지능 출력선에 연결하고 다른 국부 버스 제어기 및 인터페이스(34) 회로로부터 국부 버스 단속 지능 입력선을 절연시킨다. 단속 요구선의 명령은 단속 슬레이브(49)가 국부 버스 단속 지능 입력선이 명령되는지를 점검토록 한다. 만약 국부 버스 단속 지능 입력선이 명령되면, 단속 슬레이브(49)는 단속 요구선 명령을 무시하지만, 국부 버스 단속 지능 입력선이 명령되지 않는 동안 단속 요구선이 명령되어지면 단속 슬레이브(49)는 상태(501)로 전이되어 국부 버스 단속 요구선을 명령하고 국부 버스 단속 요구출력선으로부터 국부 버스 단속 지능 입력선을 절연시키므로 데이지식으로 연결된 국부 버스 요구선으로부터 절연된다. 또한, 상태(501)에서 단속 슬레이브(49)는 국부 버스 단속 요구 입력선을 국부 버스 슬레이브(39)로 연결시킨다. 다음, 단속 슬레이브(49)는 상태(501)에서 단속 요구선 포기를 기다린다.

인터롭티 단말기(22)의 국부 버스 제어기 및 인터페이스(34)에서 국부 버스 단속 요구선은 우선 순위 부호기(1114)로 안내되는 단속 요구선에 연결된다. 다른 인터롭티 단말기(22)의 다른 국부 버스 단속 요구선은 단말기의 국부 버스 제어기 및 인터페이스(34)에서 인터롭티 단말기(22)의 다른 단속 요구선에 연결된다.

인터롭티 단말기(22)에서 단속을 행하는 장치, 예를들자면 직접 메모리 억세스 주변기(33) 또는 새너티 및 인터발 타이머(1102)는 단속 부호기(1104)로 유도되는 다른 단속 요구선에 연결된다. 상기 연결은 단속 벡터를 중앙 처리 장치(25)로 통과시키는 장치에서는 직접적이다. 단속 벡터를 통과시키지 않는 장치에서는 상기 연결은 하기에 상세히 설명되는 단속 제어기(1105)를 통과하는 장치 단속 요구선에 의해 간접적이 된다.

제7도에서, 단속 부호기(1104)는 우선 순위 부호기(1114)을 포함한다. 우선 순위 부호기는 이미 종래 장치에 포함된다. 상기 부호기는 연속적인 단속 레벨과 관련되는 연속쌍의 여러 입력을 갖는다. 각 쌍의 입력중 하나의 입력은 하드웨어 단속을 나타내고 다른 입력은 소프트웨어 단속을 나타낸다. 단속 요구선은 우선 순위 해독기(1114)의 하드웨어 단속 입력에 연결된다.

우선 순위 부호기(1114)는 자신의 입력을 감지하여 이로부터 요구되는 최고 레벨 단속을 선택한다. 하드웨어 단속은 소프트웨어 단속에 대해 우선 순위로 주어진다. 우선 순위 부호기(1114)는 선택된 단속의 레벨과 형태(하드웨어 또는 소프트웨어)를 부호화하여 부호화된 정보를 중앙 처리 장치(25)(제4도 참조)로 유도되는 국부 버스(36)의 단속 요구 버스에 출력시킨다.

중앙 처리 장치(25)가 단속 요구 버스에 계류중인 단속 요구를 인지하면, 이는 더 높은 레벨의 단속이 있는 지를 결정하기 위해 현재 프로그램 실행 레벨을 점검한다. 더 높은 레벨의 단속이 존재하지 않으면, 중앙 처리 장치(25)는 단속을 받아들이지 않는다. 단속은 중앙 처리 장치(25)의 프로그램 실행 레벨이 단속 요구 아래로 떨어지거나 또는 더 높은 레벨 단속 요구가 이에 놓여질 때까지 계속 보유된다.

더 높은 레벨의 단속이 존재하면, 중앙 처리 장치(25)는 상기 단속을 받아들인다. 단속이 받아들여지는 단속 부호기(1104)를 어드바이스 하고, 이와 동시에 대응하는 단속 벡터를 얻기 위해, 중앙 처리 장치는 제14도와 제7도의 상태(101) 내지 (105)를 관련지워 설명한 ＂판독＂작동을 실시한다. 중앙 처리 장치(25)는 단속 요구 버스로부터 받아들여진 단속을 부호화할 정보를 취하여 이를 마이크로 어드레스 버스상에 출력시키고 또한 단속 부호기(1104)로 다시 유도되는 단속 지능선을 명령한다. 단속 요구선은 단속을 위해 물리적 어드레스 저장선의 기능을 제공한다.

제7도에서, 단속 지능선의 명령은 단속 부호기(1104)가 마이크로 어드레스 버스로부터 정보를 받아들이게 한다. 수신된 부호화된 정보로부터 단속 부호기(1104)의 선택기(1116)는 알려진 단속이 하드웨어 단속인지 소프트웨어 단속인지를 결정한다.

소프트웨어 단속일 경우에는 단속 부호기(1104)의 선택기(1116)는 마이크로 어드레스 버스로부터 부호화된 정보를 취해 이를 단속 벡터로서 마이크로 데이터 버스상의 중앙 처리 장치(25)로 복귀한다. 또한, 단속 부호기(1104)는 마이크로 데이터 버스상에 여러 데이터가 보내지는 중앙 처리 장치(25)를 알리기 위해 데이터 지능선을 명령한다. 상기 벡터에 의해 지적되는 단속 조절 루틴은 단속의 창시자가 되고 단속 수신 지식이 창시자로 보내질 필요가 있는지를 결정하는 중앙 처리 장치(25)로 지시된다. 요구되는 지식은 소프트웨어에 의해 행해진다.

알려지는 단속이 하드웨어 단속일 경우, 단속 부호기(1104)의 선택기(1116)는 마이크로 어드레스 버스로부터 부호화된 정보를 내부 디멀티플렉서(1115)의 입력에 채널시키며, 상기 디멀티플렉서는 종래 장치의 포함된다. 디멀티플렉서(1115)는 단속 레벨을 해독한다. 디멀티플렉서(1115)는 다른 단속 레벨에 각각 대응하는 다수의 출력을 가지며 또한 부호화된 단속 레벨에 대응하는 출력을 명령한다. 디멀티플렉서(1115)는 다른 단속 레벨에 각각 대응하는 다수의 출력을 가지며 또한 부호화된 단속 레벨에 대응하는 출력을 명령한 다른 단부에서 우선 순위 부호기(1104)의 입력에서 단속 레벨을 일으키는 단속 요구선에 연결된다. 각 단속 요구선은 단속 요구선과 함께 선 쌍을 형성한다. 따라서, 단말기(22)에 의한 이들 출력중 하나의 명령은 이와 관련되는 단속 요구선을 명령하여 중앙 처리 장치(25)에 의해 단속 요구가 수신되는 관련 단속 요구선을 명령하는 장치에 통고를 보낸다.

다음, 알려진 장치는 단속 벡터를 갖는 중앙 처리 장치(25)에 의해 실시되는 ＂판독＂ 장치에 응답한다. 이러한 절차는 단말기(22)대 단말기(22)의 단속일 경우에는 아주 복잡한데 이에 대해 설명하면 하기와 같다.

제5도에서, 국부 버스 단속 요구선에 연결된 단속 요구선에 대응하는 단속 지능선을 국부 버스 제어기 및 인터페이스(34)에서 국부 버스 단속 요구선과 쌍을 이루는 국부 버스 단속 지능선에 상호 연결된다. 국부 버스 제어기 및 인터페이스(34)로 유도되는 단속 지능선은 국부 버스 제어기 및 인터페이스(34)로 유도되는 국부 버스 단속 지능 합선상에 합성신호를 방생시키기 위해 단속 부호기(1104)에서 논리적으로＂OR＂된다.

제18도에 도시된 바와같이, 국부 버스 단속지능 합산은 인터롭티 단말기(22)의 국부 버스 마스터(38)에 의해 감지된다. 상기 국부 버스 마스터(38)는 유휴상태(200)에서 국부 버스 단속 지능합선에 응답하며, 상기 국부 버스 단속 지능합선 명령에의 마스터의 응답은 제18도와 관련지워 설명된 국부 버스 진단 ＂판독＂ 작동을 실시케한다. 국부 버스 단속 지능합선이 명령되면, 국부 버스 마스터(38)는 상태(208)로 가서 국부 버스 요구선을 명령하고선 국부 버스 지능선의 명령을 기다린다.

국부 버스 마스터(38)가 국부 버스 지능신호를 통해 국부 버스(21) 제어를 받아들이면, 이는 상태(209)로 가서 국부 버스 제어기 및 인터페이스(24)로 유도되는 단속 지능선을 국부 버스(21)의 국부 버스 단속지능 출력선에 연결한다. 단속지능선중 하나가 명령되면, 상기 선은 이에대응하는 국부 버스 단속지능 출력선에 연결되어 국부 버스 단속 지능 출력선에 명령되게 한다. 상태(209)에서 국부 버스 마스터(38)는 또한 국부 버스 어드레스 저장선을 명령한다.

국부 버스 단속지능 신호는 단속기 단말기(22)로 향하는 국부 버스 단속지능선에 연결되는 단말기(22)를 통해 데이지식으로 연결된다.

제19도에서, 단속기 단말기(22)의 국부 버스 슬레이브(39)는 국부 버스 단속지능 입력선을 감지하는 단속 슬레이브(49)에 의해 인에블 된다. 국부 버스 슬레이브(39)는 제19도와 관련지워 전술된 국부 버스 진단 ＂판독＂ 작동을 실행 함으로서 국부 버스 단속지능 입력신호에 응답한다. 유휴상태(400)에서 국부 버스 슬레이브(39)가 명령된 국부 버스 단속 지능입력선과 국부 버스 어드레스 저장선을 인지하면, 이는 상태(408)로 가서 국부 버스 어드레스 지능선을 명령하고 국부 버스 데이터 저장신호 수신을 기다린다.

인터롭티 단말기(22)에 대해 고려하면, 상기 인터롭티 단말기(22)의 중앙 처리 장치(25)는 단속 벡터를 얻기 위해 실제로 ＂판독＂작동을 샐행하는 것으로 이미 언급되었다. 한편, 중앙 처리 장치(25)는 이와 관련되는 마이크로 버스 제어기(26)가 판독 및 기록선상으로 ＂판독＂신호를 출력시키고 데이터 저장선을 명령케한다.

제18도에 도시된 바와같이 인터롭티 단말기(22)는 국부 버스 마스터(38)가 관련되는 단말기(22)의 마이크로 데이터 버스와 국부 버스(21)의 어드레스 및 데이터 버스를 연결시키고 국부 버스 판독 및 기록선상에 판독신호를 출력시키고 또한 국부 버스 데이터 저장선을 명령하는 상태(210)로 가서 판독 및 기록선, 데이터 저장선 및 국부 버스 어드레스 지능선의 명령에 응답한다. 다음, 국부 버스 마스터(38)는 국부 버스 데이터 지능선의 명령을 기다린다.

제19도에 도시된 바와같이, 단속기 단말기(22)의 국부 버스 슬레이브(39)는 상태(409)가서 국부 버스 데이터 저장신호에 응답한다. 이는 레지스터(1139)에 포함된 단말기 번호와 단속 벡터를 어드레스 및 데이터버스상에 놓기 위해 관련 국부 버스 인터페이스(35)가 단속 레지스터(1139)(제5도에 도시)를 국부 버스(21)의 어드레스 및 데이터 버스로서 인페이스케 한다.

어드레스 및 데이터 버스가 인터롭티 단말기(22)의 마이크로 데이터 버스상에 나타나며, 제18도의 국부 버스 마스터(38)는 마이크로버스 제어기(26)를 통해 단속 벡터가 수신된 것을 중앙 처리 장치(25)에 알리기 위해 데이터 지능선을 명령하는 상태(211)로 가서 국부 버스 데이터 지능선의 명령에 응답한다. 중앙 처리 장치(25)는 마이크로 데이터 버스로부터 단속 벡터를 취해서 마이크로 버스 제어기(26)가 국부 버스 마스터(38)를 데이터 지능선과 국부 버스 데이터 저장선을 포기하고선 국부 버스 단속 요구 합선의 포기를 기다리는 상태(212)로 보내는 데이터 저장선을 포기토록 한다.

단속 벡터를 받아들인 중앙 처리 장치(25)는 또한 단속 지능선을 단속부호기(1104)로 포기시켜 마이크로 어드레스 버스로부터 단속 지식 부호화 신호를 이동시킨다. 제7도에서, 이는 단속 부호기(1104)의 단말기(22)가 자신의 입력을 다시말하자면 자신의 출력을 포기하여 단속지능선을 포기토록 한다. 이는 국부 버스 단속 지능합선이 포기되도록 한다.

제18도로 되돌아가면, 국부 버스 단속 지능합 신호 결손은 인터롭티 단말기(22)의 국부 버스 마스터(38)가 상태(213)에서 상태(215)로 가도록 하며, 상기 상태(215)에서 이는 국부 버스 어드레스 저장선 및 국부 버스 요구선을 포기하며 또한 국부 버스 단속 요구 출력선으로부터 단속 지능선을 절연시키는 국부 버스(21)로부터 마이크로 버스(36)를 절연시킨다. 다음, 국부 버스 마스터(38)는 유휴상태(200)로 복귀된다.

제19도에 도시된 단속기 단말기(22)의 국부 버스 슬레이브(39)에서, 국부 버스 단속지능선의 인터롭티 단말기 포기는 국부 버스 슬레이브(39)를 국부 버스 데이터 지능선과 국부 버스 어드레스 지능선을 포기하는 상태(410)로 가게하는 국부 버스 데이터 단속지능 입력선을 포기를 가져와 국부 버스 인터페이스(35)가 국부 버스(21)의 어드레스 및 데이터 버스로부터 단속 레지스터(1139)를 절연시키며, 또한 단말기의 제어 및 상태 레지스터(1106)로 유도되는 크리어 단속을 명령한다. 크리어 단속 신호가 제어 및 상태 레지스터(1106)에 수신되도록 지연시간이 허용되면, 국부 버스 슬레이브(39)는 크리어 단속선을 포기하는 상태(411)로 간 다음 유휴상태(400)로 복귀된다.

제8도로 되돌아가면, 제어 및 상태 레지스터(1106)에서 클리어 단속선은 단속 비트(1111a)의 리세트 입력에 연결되며, 크리어 단속선의 명령은 상기 비트가 리세트 되도록 한다. 단속 비트의 리세트는 국부 버스 제어기 및 인터페이스(34)로 유도되는 단속 요구선을 포기케 한다.

제21도를 고려하면, 단속기 단말기(22)의 단속 슬레이브(49)에서 단속 요구선의 포기는 단속 슬레이브(49)가 상태(501)에서 상태(502)로 가도록 하며, 상기 상태(502)에서 단속 슬레이브는 국부 버스 슬레이브(39)로부터 국부 버스 단속 지능 입력선을 절연시키고 이를 국부 버스 단속 지능 출력선에 재연결 시킨다. 다음 단속 슬레이브(49)는 유휴상태(500)로 복귀된다.

단속기 단말기(22)의 국부 버스 제어기 및 인터페이스(34)에서, 단속 요구선의 포기는 단속기 단말기(22)가 연결된 국부 버스 단속 요구선을 포기케하여 국부 버스 단속 요구선에 연결된 단속 요구선중 명령된 단속 요구선만을 제공한다. 따라서, 하드웨어 단속에 대한 처리과정이 종결된다.

단속 벡터를 출력함으로서 단속 지능신호에 응답할 수 있는 단말기(22)의 단속 장치는 단속 부호기(1104)의 단속 요구선 및 단속 지능선에 직접 연결되는 반면, 단속 지능신호에 응답할 수 없는 단속장치는 제7도에 도시된 단속 제어기(1105)에 의해 단속 부호기(1104)에 인터페이스 된다. 상기 제어기(1105)는 어드밴스드 마이크로 디바이스 인코포레이티드의 장치 AMD 9519와 같은 적절한 장치로 구성된다.

상기 제어기(1105)는 입력으로서 여러 장치 단속 요구선을 포함한다. 이들 선은, 직접 메모리 억세스 주변 장치(32)와 같은, 단말기(22)의 중앙 처리 장치(25)를 단속하는 여러장치에 연결되다. 각 장치 단속 요구선은 하나의 장치를 제공한다. 또한, 상기 제어기(1105)는 단속 부호기(1104)에 연결되기 위해 한쌍의 단속 요구 및 단속 지능선에 연결된다.

어떤 장치가 단말기(22)의 중앙 처리 장치(25)를 단속하고자 한다면, 상기 장치는 이에 연결된 장치 단속 요구선을 명령한다. 제어기(1105)는 장치 단속 요구선을 감지한다. 명령된 하나 또는 그 이상의 장치 단속 요구선 검출에 응답하여, 제어기(1105)는 단속부호가(1104)로 유도되는 단속 요구선상에 계류중인 단속 요구를 우선 순위로 정한다.

제어기(1105)는 제어기의 장치 단속 요구선에 연결된 각 장치를 위해 단속 벡터를 포함하는 랜덤 억세스 메모리(1120)를 포함한다. 단속 벡터는 소프트웨어 제어에 의해 랜덤 억세스 메모리(1120)내로 기록된다. 이를 위해 단속 제어기는 마이크로 어드레스 및 마이크로 데이터 베이스와 마이크로 버스(36)의 물리적 어드레스 저장, 데이터 저장, 판독 및 기록 및 데이터 지능선에 연결된다.

부호기(1104)가 제어기(1105)로 다시 유도되는 단속 지능선을 명령하면, 제어기(1105)는 최고 우선 순위 계류 단속 지식으로 단속 지식을 처리한다. 단속지능 신호에 응답하여, 제어기(1105)는 중앙 처리 장치(25)로서 사용되기 위해 단속 요구가 랜덤 억세스 메모리(1120)로부터 마이크로 데이터 버스상으로 알려지는 장치의 단속 벡터를 출력시키며 또한 언급된 단속 벡터 ＂판독＂ 처리 과정의 일부로서 중앙 처리 장치(25)를 어드바이스하는 데이터 지능선을 명령한다.

제7도에는 단지 하나의 단속 제어기(1105)만 도시되어 있지만, 그 이상의 제어기가 단속기(22)에 사용될 수 있을 뿐아니라 다른 쌍의 단속 요구 및 단속 지능선에 연결될 수 있다. 하나의 단속 제어기(1105)이외의 단속 제어기는 본 출원의 회로 및 주변 장치(1107)의 일부로서 고려된다.

다중 프로세서 시스템(20)을 통하여 제공되고 배치되는 이미 전술된 기능 이외의 다른 세 장점에 대해서 지금부터 설명하고자 한다 : 리세트 진단 및 부트 등 리세트 기능은 다중 프로세서 시스템(20)에서 리세트 가능한 장치가 리세트 되도록 한다. 리세트 기능은 국부 버스(21)의 리세트(국부 버스 리세트)선에 의해 다중 프로세서 시스템(20)에서 실행된다. 상기 리세트 선은 시스템(20)에서 턴 온되는 파워에 응답하여 최초로 명령된다. 시스템 파워를 감지하는 기능과 다른 일반적인 파워 제어기능을 실시하는 기능은 이들 기능이 적용되는 단말기(22)에 의해 시스템(20)에서 실행된다. 선택적으로, 파워제어 기능은 중앙 제어기(22a)와 같은 일부 단말기(22)의 회로 및 주변 장치(1107)에 의해 실행된다. 어떤 경우에 있어서, 파워 제어기능에 의해 하전되는 단말기(22)는 시스템(20)의 파워를 감지하며, 시스템(20)의 오프상태에서 온 상태로의 파워가 들어오면, 이는 선정된 시간동안 국부 버스(21)의 국부 버스 리세트 선을 명령한다.

국부 버스 리세트 선은 시스템(20)의 모든 단말기(22)에 연결된다. 제5도에 도시된 바와같이, 모든 단말기(22)의 국부 버스 제어기 및 인터페이스(34)에서 국부 버스 제어선은 제어 및 상태 레지스터(1106)의 리세트 비트(1111e)로 유도되는 리세트 선에 연결된다. 리세트 선의 명령은 리세트 비트(1111e)를 세트시킨다. 다시말하자면, 리세트 비트(1111e)는 마이크로 버스 제어기(26)의 리세트 순차기(148)로 유도되는 리세트 요구 출력선에 연결된다. 바꿔말하자면 리세트 비트(1111e)의 세팅은 리세트 요구선을 명령한다. 마이크로버스 제어기(26)의 리세트 순차기 (148)는 리세트 요구선의 명령을 관찰하여, 선정된 지연시간후 이는 시스템 리세트 선을 명령함으써 이에 응답한다.

시스템 리세트 선을 자체 마이크로 버스 제어기(26)를 포함하는 단말기(22)내의 모든 리세트 가능한 장치, 제4도에 도시된 중앙 처리 장치(25), 제5도에 도시된 직접 메모리 억세스 주변 장치(33) 및 국부 버스 제어기 및 인터페이스(34), 제6도에 도시된 바와같은 새너티 인터발 타이머(1102), 제7도에 도시된 바와 같은 응용회로 주변 장치(1107), 단속 제어기(1105), 단속 부호기(1104)와 제8도에 도시된 제어 및 상태 레지스터에 연결된다. 시스템 리세트 선의 명령으로 인해 리세트 가능한 장치는 작동하게 된다. 제17도 내지 21도에 도시된 바와같이, 장치(26),(38),(39) 및 (47)를 위한 각 시스템 리세트 선의 명령은 이들 장치를 유휴상태로 만든다. 제어 및 상태 레지스터(1106)에서 시스템 리세트 선의 명령은 리세트 비트(1111e)를 크리어 하므로 리세트 요구선이 포기된다. 바꿔말하자면, 시스템 리세트 선이 포개어진다.

단말기(22)의 제어 및 상태 레지스터(1106)의 비트(111)가 소프트웨어에 의해 세트되어질때, 다른 단말기(22), 또는 단말기(22)의 장치는 단말기(22)를 리세트 비트(1111e)로 억세싱하고 세팅함으로서 리세트하게 된다. 따라서, 어떤 리세트 가능한 단말기(22)는 다중 프러세서 시스템(20) 어디에서든 선택적으로 리세트 될 수 있다.

단말기(22)의 제어 및 상태 레지스터(1106), 예를들면 중앙 제어기(22a)는 출력이 순차기(1212)를 거쳐 단말기(22)의 리세트 선에 연결되어 이를 통해 국부 버스(21)의 국부 버스 리세트 선에 연결되는 리세트 총비트(1111f)를 포함한다. 시스템(20)의 모든 단말기(22)의 리세트 선은 국부 버스 리세트 선에 평행하게 연결되고, 하나의 리세트 선 명령은 국부 버스 리세트 선을 명령한다. 따라, 단말기(22) 또는 어떤 다른 단말기(22)의 중앙 처리 장치(25)는 소프트웨어 제어하에 제어 및 상태 레지스터(106)의 리세트 총 비트(1111f)를 억세싱하고 세팅함으로써 다중 프로세서 시스템(20)의 모든 단말기(22)를 리세트할 수 있는 능력을 갖는다. 세트된 리세트 총 비트(1111f)의 출력은 순차기(1212)가 리세트 선을 명령하여 명령된 이를 선정된 기간 동안 보유토록 하여 선정된 시간동안 국부 버스 리세트 선을 명령하게 되므로, 다중 프로세서 시스템(20)은 전술된 방식으로 리세트 되어진다.

선택적으로, 리세트 총 비트의 출력은 적용선(도시안됨)에 의해, 단말기(22)가 국부 버스 라세트 선을 명령토록 시스템(20)의 파워 제어기능이 부과되는 단말기(22)에 연결된다.

진단 기능은 판독 전용 메모리(1100)(제6도에 도시)의 진단 모듈(1110)내에 저장되어있는 진단 프로그램을 중앙 처리 장치(25)가 실행토록 함으로써 지능 단말기(22)가 진단을 실시하게 한다. 이는 또한 수동적 단말기(22)의 진단 모듈(1110)를 억세싱하고 이에 저장된 진단 프로그램을 실행함으로서 상기 기능이 부과된 지능 단말기 또는 단말기(22)가 수동적 단말기(22)를 진단토록 한다.

진단 기능은 리세트 기능을 갖는 시스템(20)를 통해 얻어진다. 국부 버스 진단선은 국부 버스 리세트 선에 평행하며, 진단 명령은 항상 리세트 명령에 의해 실시된다 국부 버스 진단선은 선정된 기간동안 국부 버스 리세트 선을 명령하는 단말기(22)에 의해 선택적으로 명령된다. 국부 버스 리세트 선처럼 국부 버스 진단선은 시스템(20)의 모든 단말기(22)에 연결된다. 제5도를 참조하면, 모든 단말기(22)의 국부 버스 제어기 및 인터페이스(34)에서 국부 버스 진단선을 제어 및 상태 레지스터(1106)의 진단 비트(1111h)에 연결되는 진단선에 연결된다. 진단선의 명령은 진단 비트(1111h)를 세트시킨다.

단말기(22)에서 제어 및 상태 레지스터(1106)를 포함하는 장치를 리세트한 다음 진단 비트(1111h)가 세트되도록, 국부 버스 진단선 명령은 항상 국부 버스 리세트 선을 포기한 이후의 시간에 명해진다.

리세트 작동 과정 일부로서, 단말기(220의 중앙 처리 장치(25)는 진단 비트(1111h)의 상태를 점검한다. 비트(1111h)가 세트되면, 중앙 처리 장치(25)는 진단모듈(1110)의 진단 프로그램을 실행한다. 단말기(22)에서 상기 프로그램 실행이 아무런 결점을 갖지 않을 때, 중앙 처리 장치(25)는 진단 소프트웨어 제어하에 진단 비트(1111h)를 크리어 하게 된다.

진단 비트(1111h)의 출력은 발광다이오드(1134) 구동기(1133)의 인에이블 입력에 연결된다. 진단 비트가 세트되면, 구동기(1133)는 인에이블 되어 발광다이오드(1134)를 구동시킨다. 다시말하자면, 발광다이오드를 켜게 된다. 한편 상기 구동기(1133)가 디스에블되면, 발광다이오드(1134)는 꺼지게 된다. 따라 발광다이오드(1134)의 켜짐은 단말기(22)의 진단 실행을 광학적으로 알려준다. 일정 시간후 발광다이오드(1134)의 꺼짐은 단말기(22)의 진단을 끝냈음을 광학적으로 알려준다.

진단 비트(1111h)의 출력은 또한 진단 실패선에 연결된다. 진단 실패선은 진단 비트(1111h)가 세트된 동안에 명령된다. 진단 실패선은 국부 버스 제어기 및 인터페이스(34)에 연결되어 여기서 시스템(20)의 다른 모든 단말기(22)의 진단 실패선과 병렬고 국부 버스 진단 실패선에 연결된다(제5도에 도시), 상기 진단 실패선은 어떤 하나의 진단 실패선을 명령함으로써 명령된다. 진단 실패선은 중앙 제어기(22a), 또는 어떤 단말기(22)가 진단을 실패했는 지를 결정하기 위해 진단 실패선을 감지하는 보유 프로세서 단말기(22)(도시안됨)에 선택적으로 연결된다. 진단 실패선이 국부 버스 리세트 선이 포기된 후의 일정 시간동안 명령되어지면, 시스템(20)내에 진단 실패가 존재함을 알려준다.

단말기(22)의 제어 및 상태 레지스터(1106)의 비트(1111)가 소프트웨어를 통해 세트 되어지면, 다른 단말기(22) 또는 단말기(22)의 장치는 리세트 비트(1111e)와 진단 비트(1111h)를 억세싱하고 세팅하므로써 상기 진단기(22)가 진단 되도록 한다. 따라서, 진단기(22)는 다중 프로세서 시스템(20)에서 어디에서든 진단 되어질 수 있다.

제8도에서, 단말기(22)의 제어 및 상태 레지스터(1106) 예를들면 중앙 제어기(22a)는 출력이 순차기(1213)를 거쳐 단말기(22)의 진단선에 연결되어 이를 통해 국부 버스(21)의 국부 버스 진단선에 연결되는 진단 총 비트(1111g)를 포함한다. 시스템(20)의 모든 단말기(22)의 진단선은 국부 버스 진단선에 평행하게 연결되며, 어떤 하나의 진단선의 명령은 국부 버스 진단선을 명령하게 된다. 따라서, 단말기(22), 또는 다른 어떤 단말기(22)의 중앙 처리 장치(25)는 시스템(20)내의 모든 단말기(22)를 소프트웨어 제어하에 제어 및 상태 레지스터(1106)의 진단 총 비트(1111g)를 억세싱하고 세팅함으로서 진단할 수 있는 능력을 갖는다.

세트된 진단 총 비트(1111g)의 출력은 순차기(1213)가 진단선을 명령하고 또한 이를 통해 국부 버스 진단선을 명령토록 한다. 순차기(1213)는 순차기(1213)의 리세트 출력을 감시하며 또한 국부 버스 리세트 선이 포기된 후에 국부 버스 진단선이 명령되도록 리세트 선이 명령되는 시간보다 더오랜 기간동안 진단선을 명령하게 된다. 국부 버스 리세트 선의 명령은 단말기(22)의 진단 비트(1111h)가 세트되므로서 단말기(22)가 언급된 방식으로 진단되도록 한다.

부트는 단말기(22)가 다중 프로세서 시스템(20)의 소프트웨어 작동 시스템을 작동시킬 수 있는 능력을 갖도록 하는 기능을 의미한다. 방금 언급된 리세트와 진단 기능과는 달리, 부트 기능은 소프트웨어를 통해 얻어진다. 부트는 다중 프로세서(20)의 소프트웨어 작동 시스템을 시작하는 최초 프로그램의 저장 장소로부터 어떤 상태(22)로의 입력을 유인하는 프로그램 루틴을 의미한다. 부트스트랩 로딩 루틴과 소프트웨어 작동시스템 시작 프로그램은 이미 널리 알려져 있다.

부트 루틴은 소프트웨어 작동시스템 시작 프로그램을 저장하는 저장 장치로의 억세스를 갖는 지능 단말기(22)의 판독 전용 메모리(1100) 내에 저장된다. 이들 각 단말기의 단속 부호기(1104)의 프로그램 단속 레지스터(1112)의 응용 종속 비트(1113)는 부트 기능에 적용된다. 부트 기능에 적용된 프로그램 단속 비트(1113)의 세팅은 단말기(22)의 중앙 처리 장치(25)를 유인하는 단말기(22)에서의 단속 이 부트 루틴을 실행토록 한다. 프로그램 단속 레지스터(1112)가 시스템(20)내의 어떤 단말기(22)로부터 어드레스될 때, 어떤 단말기(22)는 다중 프로세서 시스템(20)이 부트되도록 한다. 부트 루틴은 일반적으로 리세트 또는 진단 기능의 일부로서 실시되도록 유인된다.

제4도 내지 21도에 대한 설명은 단지 하나의 시스템(20)에 대해서만 설명되었지만, 여기서 설명하고 있는 개념 및 실시는 다중 컴퓨터 시스템(17)에 직접적으로 확장시킬 수 있을 뿐 아니라 본 발명의 기술내에 포함된다. 다중 프로세서 시스템(20)의 개념 및 실시를 다중 컴퓨터 시스템(17)에 확장시키기 위해 다중 컴퓨터 시스템(17)은 시스템 버스(18)가 국부 버스(21)의 기능을 가지고, 각 시스템이 시스템 버스(18)견지에서 보면 인터페이스(19)가 국부 버스 제어기 및 인터페이스(34)의 기능을 포함하는 더 높은 체계의 다중 프로세서 시스템이 되는 것으로만 생각된다. 다중 컴퓨터 시스템(17) 레벨에 대한 데드록 해상도와 수동적 억세스를 실시하기 위해, 단말기(22)가 시스템 버스(18) 억세스를 시도하고 다른 다중 프로세서 시스템(20)의 단말기가 시스템 버스(18)를 제어하여 이전의 다중 프로세서 시스템(20)의 국부 버스(20)를 억세싱할려고 시도 하는 어떤 시간에 국부 버스 제어기 및 인터페이스(34)가 다중 프로세서 시스템(20)의 국부 버스(21)로부터 단말기(22)를 절연시킬 수 있는 능력을 갖도록, 상기 국부 버스 제어기 및 인터페이스는 버퍼(28) 내지 (30)와 같은 종류의 버퍼와 마이크로 버스 제어기(26)의 관련 기능을 포함토록 확장된다.

물론, 전술된 실시예는 본 발명의 사상과 영역을 벗어남이 없이 수정 변경될 수 있다.

Claims (10)

1. 다중 프로세서 컴퓨터 시스템에 있어서, 상기 다중 프로세서 컴퓨터 시스템은 여러 단말기와 이들 단말기를 서로 연결하는 시스템 통신 매체를 포함하며, 상기 단말기 각각은 서로 관련되는 제1 및 제2다수 어드레스와, 상기 제1다수 어드레스의 제1어드레스와 상기 제2다수 어드레스의 제2어드레스를 각각 갖는 여러 요소와, 상기 여러 요소를 서로 연결시키는 단말기의 통신매체와, 상기 시스템 매체상에 존재하는 관련 단말기의 제1다수 어드레스로부터의 어드레스 검출에 응답하여 상기 시스템 매체를 관련 단말기의 단말기 매체에 연결시키는 제1인터페이스 수단을 포함하는데, 상기 각 단말기의 제1다수 어드레스의 어드레스는 각 단말기에 단독으로 존재하며 제2다수 어드레스의 어드레스는 각 단말기에 공통으로 존재하고, 상기 여러 요소는 최소한 하나의 다른 단말기에 배치되는 기능적 대응체 공통요소를 각각 갖는 다수의 공통 요소를 포함하고 상기 각각의 공통 요소와 이의 대응체 공통 요소는 서로 관련되는 동일한 제2의 어드레스를 가지며, 상기 여러 단말기중 최소한 두개의 단말기는 다른 단말기의 요소를 억세스하기 위해 또 다른 단말기 요소의 상기 제1어드레스를 시스템 매체상에 선택적으로 발생시키고 관련 단말기의 요소를 억세스 하기 위해 관련 단말기의 단말기 매체상에 존재하는 관련 단말기 요소의 상기 제2어드레스를 선택적으로 발생시키는 요소 억세싱 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템.
2. 제1항에 의한 시스템에 있어서, 요소 억세싱 수단은 관련 단말기의 단말기 매체상에 다른 단말기 요소의 제1어드레스를 선택적으로 발생시키는 수단과 단말기 매체상의 다른 단말기의 제1다수 어드레스로부터의 어드레스 검출에 응답하여 시스템 매체를 관련 단말기의 단말기 매체에 연결시키는 제2인터페이스 수단을 구비하는 것을 특징으로 하는 다중 프로세서 시스템.
3. 제2항에 의한 시스템에 있어서, 각 단말기의 요소는 제2인터페이스 수단이 단말기 매체를 시스템 매체로 연결시키는 것을 억제하기 위해 선택적으로 억세스되도록 응답하는 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템.
4. 제1항에 의한 시스템에 있어서, 제2다수 어드레스의 각 어드레스는 제1다수 어드레스의 각 어드레스와 한쌍으로 이뤄지며, 각 제1인터페이스는 시스템 매체상에 존재하는 관련된 단말기의 제1다수 어드레스의 어드레스를 제2다수 어드레스로부터 쌍을 이룬 어드레스를 관련 단말기의 단말기 매체상에 발생시키는 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템.
5. 제1항에 의한 시스템에 있어서, 각 단말기의 제1다수 어드레스는 관련 단말기를 식별하는 어드레스 부분에 각각 결합되는 제2다수 어드레스의 어드레스를 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템.
6. 단말기와 같은 종류의 최소한 하나이상의 다른 단말기와 여러 단말기를 서로 연결하는 시스템 통신 매체를 포함하는 다중 프로세서 시스템용 단말기에 있어서, 상기 단말기는 단말기에만 단독으로 관련되는 제1다수 어드레스의 제1어드레스와 적어도 하나이상의 다른 단말기와 공통으로 관련되는 제2다수 어드레스의 제2어드레스를 서로 연관짓는 다수의 어드레스 요소와, 상기 여러 요소를 상호 연결시키는 단말기 통신 매체 및 시스템 매체상에 존재하는 제1다수 어드레스로부터의 어드레스를 검출하여 응답하여 단말기 매체를 다중 프로세서 시스템의 시스템 매체에 연결시키는 제1인터페이스 수단을 구비하여, 상기 여러 요소는 최소한 하나의 다른 단말기에 기능적 대응체 공통 요소를 갖도록 매치되는 다수의 공통요소를 포함하고, 상기 각 공통요소는 이와 관련되는 제2어드레스를 갖도록 배치되고, 상기 제2어드레스는 상기 대응체 공통 요소와 관련되는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템용 단말기.
7. 제6항에 의한 단말기에 있어서, 상기 단말기는 다른 단말기의 요소를 억세스하c기 위해 다른 단말기 요소의 제1어드레스를 시스템 매체상에 선택적으로 발생시키고 관련 단말기의 요소를 억세스하기, 위해서 관련 단말기 요소의 제2어드레스를 선택적으로 발생시키는 요소 억세싱 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템용 단말기.
8. 제7항에 의한 단말기에 있어서, 요소 억세싱 수단은 다른 단말기 요소의 제1어드레스를 선택적으로 발생시키는 수단과, 단말기 매체상에 존재하는 다른 단말기의 제1다수 어드레스로부터의 어드레스 검출에 응답하여 시스템 매체를 단말기 매체에 연결시키는 제2인터페이스 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템용 단말기.
9. 제8항에 의한 단말기에 있어서, 상기 요소는 제2인터페이스 수단이 단말기 매체에 시스템 매채를 연결 시스템 매체를 단말기 매체에 연결시키는 것을 억제토록 선택적으로 억세스되게 응답하는 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템용 단말기.
10. 제7항 또는 8항에 의한 단말기에 있어서, 제2다수 어드레스의 각 어드레스는 제1다수 어드레스의 어드레스와 한쌍으로 이뤄지며, 제1인터페이스 수단은 시스템 매체상에 존재하는 제1다수 어드레스의 어드레스를 제2다수 어드레스로부터 쌍을 이루는 어드레스로 변환시켜 쌍을 이룬 어드레스를 단말기 매체상에 발생시키는 수단을 포함하는 것을 특징으로 하는 다중 프로세서 컴퓨터 시스템용 단말기.

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