JPH06103460B2

JPH06103460B2 - プログラム転送方式

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Publication number: JPH06103460B2
Application number: JP60259543A
Authority: JP
Inventors: 淳長谷部; 良平加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: CA1278098C; DE3639395A1; FR2590385A1; GB2183375A; DE3639395C2; US4920482A; FR2590385B1; GB2183375B; GB8627177D0; NL8602940A; JPS62118440A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G₁ この発明のプラグラム転送の実現回路の説明（第１
図、第２図） G₂ 画像処理装置の説明（第３図） G₃ モード切換の説明（第４図、第５図） G₄ プログラム実行モードの説明（第４図、第５図） G₅ プログラム交換モードの説明（第４図、第５図） G₆ リセット（停止）モードの説明（第４図、第５図） G₇ TC（40）の処理の流れの説明（第６図）Ｈ発明の効果）Ａ産業上の利用分野この発明はプログラムに従って情報例えば画像を処理す
る装置であって、このプログラムの内容を可変できる処
理装置等に適用されるプログラム転送方式に関する。

Ｂ発明の概要この発明は可変プログラムの情報処理をなす場合におい
て、処理用プロセッサのマイクロプログラムメモリに複
数のプログラムを全体で１つのプログラムとみなして１
回の転送で書き込んでしまうとともにその複数のプログ
ラムのうち次に使用するプログラムの開始アドレスを供
給しておくようにしたもので、複数のプログラムのそれ
ぞれを実行したい時に適宜プロセッサに転送する場合に
比べて転送回路が簡単で小規模のもので済むとともに処
理時間に占める転送のための時間を節約して全体として
処理スピードを高めることができるものである。

Ｃ従来の技術ビデオ画像処理システムが種々提案されている（例えば
電子通信学会論文誌85/4 Vol.J68−DNo.4、特開昭58-21
5813号公報参照）。

第７図はこのビデオ画像処理装置の一例を示すものであ
る。

一般にこの種の処理装置は同図に示すように入出力部
（１）と、入力画像メモリ（2A）と出力画像メモリ（2
B）とからなるメモリ部（２）と、データ処理部（３）
とから構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をA/D変換してデジタル画像データとし、これ
を入力画像メモリ（2A）に書き込み、また、出力画像メ
モリ（2B）より処理された画像データを読み出し、これ
をD/A変換してアナログビデオ信号に戻し、これを例え
ばVTR（５）に記録したり、モニタ受像機（６）に供給
してビデオ画像をモニタできるようにする。

メモリ部（２）への書き込み及び読み出しは画像のまと
まり、すなわち１フィールドあるいは１フレーム単位で
なされる。このため入力画像メモリ（2A）及び（2B）の
各々は１フィールドあるいは１フレーム分の画像データ
分の容量を有するメモリを複数枚有する。

データ処理部（３）はプロセッサを有し、そのプログラ
ムに従って入力画像メモリ（２）にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ（2B）に書き込む処理を
行う。

データ処理部（３）のプロセッサは１枚あるいは複数枚
のプロセッサからなっており、そのマイクロプログラム
メモリの内容であるマイクロプログラムは、より処理の
幅を広げる場合には交換できるようにされている。この
場合、プログラム供給部（一般にはホストのコンピュー
タ）（７）よりそのマイクロプロセッサが各プロセッサ
に供給され、例えばユーザのプログラム交換要求（スイ
ッチのオン）によりマイクロプログラムが交換されるよ
うにされている。

この場合、例えば１つのプロセッサにおいて複数の短い
プログラムを順次実行させるような場合、各プログラム
の実行が終了したら次のプログラムを順次転送して実行
させるというような転送方式を行なうのが一般的であ
る。

また、処理用プロセッサが複数個あり、その複数のプロ
セッサに異なったプログラムを転送する場合には、各プ
ログラム毎にそれを送るプロセッサを選択して転送させ
るようにするのが一般的である。

Ｄ発明が解決しようとする問題点前記のように１つのプロセッサに複数の短いプログラム
を順次転送して実行させるような転送方式を採用すると
きは、転送回数がプログラムの数だけ必要になるため処
理時間のうち転送に要する時間が長くなり、このため全
体としての処理速度が低下してしまう欠点があった。

また、複数のプロセッサに複数の異なるプログラムをプ
ログラム毎にプロセッサを選択して転送する方式の場
合、プロセッサの選択コントロールが必要になり、転送
のための回路が複雑になるとともに回路が大規模になっ
てしまう欠点があった。

Ｅ問題点を解決するための手段本発明によれば、夫々互いに異なるプログラムで動作す
る複数のプロセッサに上記プログラムを供給するプログ
ラム転送方式において、上記互いに異なる複数のプログ
ラムを全体で１つの集合プログラムとみなして上記複数
のプロセッサに同時に上記集合プログラムを供給し、か
つ上記各プロセッサに実行させるべき個々の上記プログ
ラムの開始アドレスを任意の時点で上記各プロセッサに
供給することにより、上記各プロセッサが夫々上記集合
プログラムのうち上記開始アドレスにて示された所望の
部分を実行するようにしたことを特徴とするプログラム
転送方式を提供する。

Ｆ作用複数のプログラムが１回の転送でプロセッサに供給され
るが実行開始アドレスも供給されているので、プロセッ
サでプログラムを実行するときはその実行開始アドレス
から始まる特定の１つのプログラムが実行されることに
なる。したがって、その実行開始アドレスを変えるだけ
で、複数のプログラムを順次実行でき、また、実行開始
アドレスをプロセッサ毎に変えれば、必要とするプログ
ラムのみが実行されることになる。

Ｇ実施例 G₁ この発明のプログラム転送の実現回路例の説明第１図はこの発明によるプログラム転送方式の実現回路
の一例を示すもので、この例は複数のプロセッサに複数
のプログラムを転送する場合の例である。

第１図において（100）はプログラム供給部で、プログ
ラム転送要求があったとき、これよりｎ個のプロセッサ
（200₁）（200₂）・・・（200n）にプログラムが供給さ
れるようにされている。

このプログラム供給部（100）は、送るべき複数のプロ
グラムの入ったROM（101）と、各プロセッサの実行開始
アドレスの入ったROM（102）と、ROM（101）に対するア
ドレスカウンタ（103）と、書き込み信号発生手段とを
有する。書き込み信号発生手段は比較手段（104）で構
成される。

この例の場合、ROM（101）に入った複数のプログラムの
うち、送る必要のある複数のプログラムのみを送ること
ができるようにされている。

すなわち、（105）はROM（101）に入った複数のプログ
ラムのうち送るべき複数のプログラムのアドレスの若い
プログラムのスタートアドレスを発生するスタート値発
生手段である。

また、（106）はROM（101）に入った複数のプログラム
のうち送るべき複数のプログラムのアドレス値の大きい
プログラムのエンドアドレスを発生するエンド値発生手
段である。

例えば、ROM（101）の“0"番地から、“28"番地までに
第２図に示すように第１〜第３プログラムの内容がスト
アされている場合において、この第１〜第３プログラム
をプロセッサ（200₁）〜（200n）に転送するときは、ス
タート値発生手段（105）からアドレス値“0"のデータ
が、エンド値発生手段（106）からアドレス値“28"のデ
ータが得られる。

そして、スタート値発生手段（105）よりのスタート値
はアドレスカウンタ（103）に供給され、このアドレス
カウンタ（103）がこのスタート値よりカウントを開始
する。そして、そのカウント値出力がROM（101）に読み
出しアドレスとして供給されるとともに、各プロセッサ
（200₁）〜（200n）のマイクロプログラムメモリに書き
込みアドレスADRSとして供給される。ROM（101）より読
み出されたプログラムデータDATEも、また各プロセッサ
（200₁）〜（200n）のマイクロプログラムメモリに供給
される。

この場合、各プロセッサ（200₁）〜（200n）のマイクロ
プログラムメモリはROM（101）とほぼ等しい容量を有す
るものとされる。

アドレスカウンタ（103）よりのアドレスデータADRS
は、また、比較手段（104）に供給され、エンド値発生
手段（106）よりのエンド値と比較される。そして、こ
の比較手段（104）からはスタート値からアドレスデー
タADRSが順次変化してエンド値に一致するまで例えば
「０」になる書き込み信号WRが得られ、これが各プロセ
ッサ（200₁）〜（200n）のマイクロプログラムメモリの
書き込みイネーブル端子に供給されて、この書き込み信
号WRが「０」である間だけ、メモリへのプログラムの書
き込みが可能になる。

以上のことから、アドレスカウンタ（103）よりのアド
レスデータADRSが“0"から“28"まで変わるとき書き込
み信号WRが「０」になり、この“0"番地から“28"番地
にROM（101）に書き込まれている第１〜第３プログラム
が１つのプログラムとしてこのROM（101）より順次読み
出され、各プロセッサ（200₁）〜（200n）のマイクロプ
ログラムメモリのアドレスデータADRSに従ったアドレス
に書き込まれる。

こうして、プログラムが各プロセッサ（200₁）〜（200
n）に転送されるとともに、ROM（102）より各プロセッ
サ毎に第１〜第３プログラムのうち、そのプロセッサで
次に実行するプログラムのスタートアドレスが実行開始
アドレスCS₁〜CSnとして各個に供給され、各プロセッサ
（200₁）〜（200n）のレジスタにラッチされる。第２図
の例で言えば第１プログラムの実行開始アドレスは“0"
番地、第２プログラムの実行開始アドレスは“6"番地、
第３プログラムの実行開始アドレスは“19"番地であ
る。

そして、転送終了後に各プロセッサにおいてプログラム
実行すれば、その実行開始アドレスからプログラムが開
始する。すなわち、目的とするプログラムが実行される
ことになる。

なお、次に実行するプログラムが既に転送した複数のプ
ログラムの中のものであれば、前のプログラムの終了
後、実行開始アドレスのみを送り直すことによって各プ
ロセッサで別のプログラムの実行ができる。

なお、プロセッサ毎に、複数のプログラムのかたまりを
１つのプログラムとして転送するようにしてもよいが、
第１図の例のようにすべてのプロセッサに同時に転送し
てしまうようにすれば転送回数は１回でよい。

もっとも、複数のプロセッサのそれぞれに異なるプログ
ラムを転送する場合には、１かたまりとして送るプログ
ラムの数が全プロセッサの数だけ必要となり、それだけ
転送に要する時間が長くなる。そこで、プロセッサの数
が多数である場合にはプログラム転送の必要なプロセッ
サにのみ、そのプロセッサと同数のプログラムを１かた
まりとしたものを、プロセッサ１個毎に順次転送した方
が全体の転送に要する時間が短くなる場合もある。

次にこの発明を画像処理装置に適用したより具体的な実
施例について説明する。

G₂ 画像処理装置の説明第３図はこの発明装置が適用されるビデオ画像処理装置
の全体の概要の一実施例を示すもので、この例はデータ
処理の高速化を実現した例である。

すなわち、この例ではデータ処理部を主として画素値を
計算するプロセッサの系（以下PIPと称す）（30A）とア
ドレスの管理等のデータの流れの管理と処理のタイミン
グ合わせを司るプロセッサ系（以下PVPと称す）（30B）
とに分ける。

従来のデータ処理部ではこの両者の処理時間を合計した
処理時間を必要とするのに対し、このように分ければ両
者のうち、より大きい方の処理時間で済む（前掲特開昭
5-215813号公報参照）。したがって、この例の場合には
ビデオデータ処理をリアルタイムで行うことが可能にな
るほどの高速処理ができる。

また、同図において（10）は入出力部（以下IOCと称
す）、（20）はメモリ部（以下VIMと称す）で、これは
入力画像メモリ（VIMIN）（20A）と出力画像メモリ（VI
MOUT）（20B）とからなる。（40）は処理の実行，停
止、プログラム交換をコントロールする全体のコントロ
ーラとしてのプロセッサ（以下TCと称す）である。

（50）はホストのコンピュータで、TC（40）から各プロ
セッサに供給するプログラムはこのホストのコンピュー
タ（50）から供給しておく。TC（40）ではそのプログラ
ムを例えばRAMにストアしておく。

IOC（10）は前述と同様にビデオカメラやVTRからのビデ
オ信号をA/D変換し、入力画像メモリ（20A）に画像イメ
ージで書き込み、また、処理後の画像を出力画像メモリ
（20B）から読み出し、D/A変換し、モニタ等に出力す
る。

この場合、このIOC（10）に入出力可能な信号はNTSC方
式あるいはR,G,B方式のビデオ信号であり、その方式の
指定はTC（40）によりなされる。また、１画素は例えば
８ビットのデータとされる。

VIM（20）は複数枚のフレームメモリ、例えば12枚の765
×512バイトのフレームメモリから構成されている。こ
の例の場合、これら12枚のフレームメモリの使われ方は
固定的ではなく、処理目的に応じ、あるいは処理対象画
像に応じ、入力画像メモリ（20A）と出力画像メモリ（2
0B）とに自由に割り当てることができるようにされてい
る。また、メモリは２枚１組にして使用され、一方が書
き込み状態のとき、他方より読み出しができるようにさ
れて、IOC（10）によるVIM（20）の外部からの処理と、
PIP（30A）及びPVP（30B）によるVIM（20）の内部での
処理が平行して行えるようにされている。

この場合において、このVIM（20）の複数枚のフレーム
メモリが、IOC（10）の支配下におかれるか、PVP（30
B）の支配下におかれるかの支配モード信号はIOC（10）
より発生し、VIM（20）に供給されている。

PIP（30A）とPVP（30B）は基本的には同じアーキテクチ
ャで、制御部、演算部、メモリ部、入出力ポートからな
る独立のプロセッサで、それぞれ複数の単位プロセッサ
からなるマルチプロセッサ構成とされ、主として並列処
理方式により処理の高速化が図られている。

PIP（30A）は例えば60枚のPIPプロセッサと数枚のサブ
のプロセッサを有し、VIM（20）よりの画像データを加
工又はこのPIP内部で画像データを生成する。

PVP（30B）は例えば30枚ほどのプロセッサを有し、VIM
（20）よりの画素データのPIP（30A）への割り当てや回
収などVIM（20）より内側の画像データの流れをコント
ロールする。

すなわち、PVP（30B）ではVIM（20）へのアドレスデー
タ及びコントロール信号を生成し、これらをVIM（20）
に供給するとともに、PIP（30A）の入出力コントロール
信号や他のコントロール信号を生成し、これらをPIP（3
0A）に供給する。

この画像データ処理としては常に入力画像メモリ（20
A）の１枚のフレームよりのデータのみを処理して出力
画像メモリ（20B）にその処理後のデータを書き込む場
合のみではなく、複数枚のフレームメモリよりの複数フ
レームにまたがるデータを用いて処理を行うこともあ
る。

そして、PIP（30A）及びPVP（30B）での演算桁数は16ビ
ットが標準で画像データ処理の演算処理は１フレームの
画像データは１フレーム以内の処理すなわちリアルタイ
ム処理ができるような処理速度が可能とされる。もっと
も、１フレーム以上の処理時間を必要とする処理もあ
る。

この場合、PIP（30A）及びPVP（30B）による画像データ
処理はフレームに同期して行われる。このため、PVP（3
0B）にはIOC（10）よりフレームに同期した処理開始タ
イミング信号PSが供給される。この信号PSは通常ハイレ
ベルで、処理開始タイミングになるとローレベルとな
る。一方、PVP（30B）からは１つの処理が終了したこと
を示す信号OKがIOC（10）に供給される。この信号OKはP
VP（30）のプロセッサのうち処理系のタイミング管理を
司るこのPVP（30B）の中核のプロセッサより処理が終わ
ると出力される。処理開始タイミング信号PSは各フレー
ムの１ライン目を示すフレーム開始信号と処理終了信号
OKとからIOC（10）において生成する。

リアルタイムで処理をなす場合には、信号OKは各フレー
ムの終りで必ず得られるため、信号PSはフレーム開始信
号FLと同じ信号になる。

一方、処理時間が１フレームより長い場合には、信号PS
はフレーム周期とはならず、信号OKが出た次のフレーム
の始めで得られる。

そして、IOC（10）からの処理開始タイミング信号PSが
ローレベルになったことをPVP（30B）の中核のプロセッ
サがプログラム的に検出すると、このプロセッサが走り
出し、他のプロセッサ（PIPも含む）にプログラムによ
りタイミング信号を出して、VIM（20）にアドレスを供
給し、VIM（20）よりの画像データを読み出してPIP（30
A）にて加工処理を行う。そして、処理が終わると信号O
Kを出力して停止し、次の処理開始タイミング信号PSを
待つ。

この場合、同期信号やバースト信号は除かれた画像信号
部分のみが処理対象とされており、VIM（20）から読み
出されたデータは同期信号やバースト信号は含んでいな
い。このため、この出力回路（15）では同期信号、バー
スト信号、直接ブランキング信号を生成するROMを内蔵
しており、NTSC信号の場合、VIMOUT（20B）からのデー
タを（必要なら組みかえて）これら同期信号、バースト
信号、垂直ブランキング信号ともにD/Aコンバータ（1
6）に送る。

また、３原色信号である場合にも、外部同期信号が必要
であり、これもこの回路（15）で生成され、モニター等
に供給されるようにされている。

G₃ モード切換の説明以上のようなマルチプロセッサによる並列処理システム
において、TC（40）が以下に述べるように３つのモード
により総合的に管理することにより、矛盾なく処理実
行、停止、プログラム交換ができるようにされている。

第４図はPIP（30A）又はPVP（30B）の複数のプロセッサ
のうちの１つのプロセッサの制御部と、TC（40）との間
の接続関係を示すもので、プログラム交換されるすべて
のプロセッサについて同様の構成となる。

すなわち、同図において、TC（40）以外はプロセッサの
制御部の構成の一例を示し、（60）はマイクロプログラ
ムコントローラ、（61）〜（64）はマイクロプログラム
メモリである。マイクロプログラムコントローラ（60）
からはマイクロプログラムメモリ（61）〜（64）のアド
レスを発生する。

マイクロプログラムメモリ（61）からは、マイクロプロ
グラムコントローラ（60）の複数のインストラクション
のうちの１つを選択するインストラクションビットが得
られ、これがレジスタ（65）を介してコントローラ（6
0）のインストラクション端子Ｉに供給される。

この場合、インストラクションビットは例えば４ビット
で16通りのインストラクションをこのコントローラ（6
0）は有する。

また、（66）は選択器で、これには所望の１ビットの情
報が複数個供給され、マイクロプログラムメモリ（62）
より読み出された情報によってそのうちの１つが選択さ
れる。この選択器（66）よりの１ビットの情報はプログ
ラムコントローラ（60）にコンディションコードとして
供給され、次のアドレスとして、１個歩進したものか、
ダイレクト入力端Ｄに供給されるアドレスか、その他の
アドレスかを選択する情報とされる。

マイクロプログラムメモリ（63）からは、例えば「go t
o文」の行き先のアドレスの情報や、Doループの回数等
の情報が得られ、これはレジスタ（67₁）にラッチされ
る。

マイクロプログラムメモリ（64）からはマイクロインス
トラクションの情報が得られ、これはレジスタ（68）を
介してこのプロセッサの演算部に与えられる。

このマイクロプログラムコントローラ（60）は３つのイ
ネーブル信号PL,VECT,MAPのうちの１つをインストラク
ションビットに応じてイネーブルとするようにされてい
る。したがって、インストラクションビットによりレジ
スタ（67₁）〜（67₃）のうちの１つがイネーブルにな
り、そのレジスタにラッチされていたアドレスがダイレ
クト入力となる。殆どのインストラクションでは信号PL
がイネーブルになり、信号VECT,MAPがイネーブルになる
のは特定のインストラクションのみである。しかも、そ
のインストラクションビットの状態において、ダイレク
ト入力を選択するかどうかは選択器（66）よりのコンデ
ィションコードによる。

また、このマイクロプログラムコントローラ（60）はレ
ジスタ（65）よりの４ビットのインストラクションビッ
トが〔0000〕のとき、〔JUMP ZERO〕という命令になり
このマイクロプログラムコントローラ（60）よりはコン
ディションコードに関係なく常にスタートアドレスであ
る０番地が出力される状態となる。

一方、TC（40）はマイクロプログラムメモリ（61）〜
（64）に供給するプログラムがストアされるRAM（401）
と、そのアドレス発生器（402）を有する。

また、実行モード、リセット（停止）モード、プログラ
ム交換モードの３つのモード実現するための２ビットの
モード信号MA及びMBを生成するモード信号生成手段（40
3）が設けられるとともに、プログラム交換モードのと
き、マイクロプログラムメモリ（61）〜（64）に対する
プログラム書き込み信号を発生する書き込み信号発生手
段（404）が設けられる。

モード信号生成手段（403）は例えば第５図のように形
成される。

すなわち、スイッチSWA及びSWBは操作者によって切り換
えられるスイッチで、それぞれその一方の端子Ａに正の
直流電圧が与えられ、他方の端子Ｂは接地されている。
そして、スイッチSWAに得られる信号ａはオアゲート（4
08）の一方の入力端に供給される。また、スイッチSWB
に得られる信号ｂはモード信号MBとして導出されるとと
もにオアゲート（408）の他方の入力端に供給される。
そして、オアゲート（408）よりモード信号MAが導出さ
れる。

この場合、この２ビットのモード信号MA及びMBにより次
のようにモードが設定される。

すなわち、スイッチSWBが端子Ａ側に切り換えられると
きはスイッチSWAの状態にかかわらず実行モード、スイ
ッチSWAが端子Ａ側に切り換えられ、スイッチSWBが端子
Ｂ側に切り換えられるとリセットモード、さらにスイッ
チSWBがＢ側に切り換えられ、かつスイッチSWAも端子Ｂ
側に切り換えられるとプログラム交換モードとなる。

上記の〔表１〕から明らかなように、信号MBが「０」に
なるときはプログラムの実行を停止し、「１」になった
ら実行可能となる。したがって、このモード信号MBはリ
セット（停止）信号として意味づけられる。

一方、信号MAが「０」になるときがプログラム交換が可
能となる。したがって、このモード信号MAはチェンジ信
号として意味づけられる。

この２つのモード信号MA,MBによって次のように各モー
ドが現出される。

すなわち、（70）はマイクロプログラムメモリ（61）〜
（64）に対するアドレスを、マイクロプログラムコント
ローラ（60）からのアドレスと、TC（40）からのアドレ
スとを選択するためのセレクタで、そのセレクト信号と
して信号MAが供給され、その信号MAが「１」のときマイ
クロプログラムコントローラ（60）よりのアドレスを、
この信号MAが「０」のときTC（40）よりのアドレスを、
それぞれ選択する。

また、（71）は書き込み信号WRをゲートするゲート回路
で、信号MAがそのゲート信号とされ、これが「０」のと
きゲート開とされて、マイクロプログラムメモリ（61）
〜（64）の各書き込みイネーブル端子に信号WRが供給さ
れる。

各マイクロプログラムメモリ（61）〜（64）は、その書
き込みイネーブル端子に「０」が供給されるとき書き込
み可能状態となる。

さらに、信号MBはレジスタ（65）のリセット端子に供給
され、これが「０」のときレジスタ（65）はリセットさ
れる。

TC（40）においてはモード信号MA,MBの状態をロード制
御部（400）が監視し、各モードに応じて、このTC（4
0）内の処理をコントロールするようにされている。

C₄ プログラム実行モードの説明このとき、モード信号MAは「１」であるので、セレクタ
（70）からはマイクロプログラムコントローラ（60）よ
りのアドレスが得られ、これはレジスタ（69）を介して
１クロック分遅らされて各マイクロプログラムメモリ
（61）〜（64）に供給される。また、オアゲート（71）
の出力は信号MAが「１」であるので常に「１」となり、
メモリ（61）〜（64）は書き込みイネーブルにならな
い。

さらに、モード信号MBが「１」であるので、レジスタ
（65）はリセットされず、マイクロプログラムメモリ
（61）より読み出されたデータがこのレジスタ（65）で
１クロック分遅らされてマイクロプログラムコントロー
ラ（60）のインストラクション端子に供給され、プログ
ラムが実行される。このとき、マイクロプログラムメモ
リ（64）よりはマイクロインストラクションが読み出さ
れ、レジスタ（68）で１クロック分遅らされて演算部に
供給される。

この実行モードにおいて、プログラムコントローラ（6
0）とマイクロプログラムメモリ（61）〜（64）との間
に１つのレジスタ（69）、マイクロプログラムメモリ
（61）〜（63）の出力側とプログラムコントローラ（6
0）との間に１つのレジスタ（65），（67₁）（選択器
（66）の入力にはレジスタが在る）というように２つの
パイプラインレジスタをはさんでいる。これによってク
ロックサイクルを短くすることができる。

すなわち、この例の画像処理装置は、マルチプロセッサ
による並列処理方式を主として採用するが、上記のよう
にパイプライン処理方式をも一部取り入れてより処理の
高速化が図られている。

G₅ プログラム交換モードの説明このとき、モード信号MBは「０」であるので、レジスタ
（65）はリセットされ、プログラムコントローラ（60）
のインストラクション端子には〔0000〕が供給されるの
で、このプログラムコントローラ（60）よりのアドレス
は常に０が出力し続け、停止している。つまり、PIP（3
0A）及び（30B）のすべての処理系プロセッサのプログ
ラムアドレスが「０」で、プログラム停止の状態にあ
る。

一方、モード信号MAも「０」であるので、セレクタ（7
0）はTC（40）のアドレス発生器（402）よりのアドレス
を選択する状態になる。

すなわち、このプログラム交換モードではすべてのプロ
セッサのマイクロプログラムメモリは完全にTC（40）に
支配される。なお、この場合、プログラムコントローラ
（60）の出力イネーブル端子に信号MAを供給して、この
プログラムコントローラ（60）の出力バッファをオフと
しておくようにしてもよい。

そして、このプログラム交換のモードにおいては、TC
（40）のプログラム交換のプログラムに従って、ロード
制御部（400）の命令に従いアドレス発生器（402）より
RAM（401）にアドレスが与えられて、マイクロプログラ
ムメモリ（61）〜（64）に送るプログラムデータがこの
RAM（401）より読み出される。これとともに書き込み信
号発生手段（404）よりの書き込み信号WRが「０」にな
り、モード信号MAが「０」であるので、オアゲート（7
1）の出力も「０」になるためマイクロプログラムメモ
リ（61）〜（64）は書き込み可能状態となる。

したがって、RAM（401）よりのプログラムデータがアド
レス発生手段（402）よりのアドレスに従ってマイクロ
プログラムメモリ（61）〜（64）に順次書き込まれてプ
ログラム交換がなされる。

この例では、このプログラム交換は複数のプロセッサの
１つ毎に順次なされる。

すなわち、TC（40）にはプロセッサ選択信号がストアさ
れているROM（405）が設けられており、このROM（405）
よりプログラム交換時、ロード制御部（400）よりの命
令によりプロセッサ選択信号が読み出される。そして、
このプロセッサ選択信号がデコーダ（406）でデコード
されて、選択されるプロセッサに対する選択信号SELの
みが「０」になり、他は「１」となる。この選択信号SE
Lはオアゲート（71）に供給されており、この選択信号S
ELが「０」になっているプロセッサのマイクロプログラ
ムメモリ（61）〜（64）のみが書き込み可能状態とさ
れ、プログラムの書き換えがなされる。

１つのプロセッサのマイクロプログラムメモリへの書き
換えが終わると、ROM（405）から次のプロセッサのプロ
セッサ選択信号が発生し、そのプロセッサの選択信号SE
Lが「０」になり、同様にしてこのプロセッサのプログ
ラム交換がされる。すべてのプロセッサのプログラムを
交換するときはこれがプロセッサの数だけ繰り返えされ
ることになる。

そして、この場合、各プロセッサに送るプログラムが複
数ある場合、あるいは、各プロセッサに送るプログラム
が異なる複数のものである場合、これら複数のプログラ
ムを１つのプログラムとみなして各プロセッサに書き込
むようにする。そして、そのプロセッサ毎において次に
実行すべきプログラムはその実行開始アドレスを各プロ
セッサに与えることにより指定してやるようにする。

その実行開始アドレスはRAM（407）より得られ、各プロ
セッサのレジスタ（67₃）に供給される。そしてこのレ
ジスタ（67₃）のラッチ信号として前記の選択信号SELが
供給され、この選択信号SELが「０」から「１」になる
タイミングでそのときの実行開始アドレスがラッチされ
る。

このレジスタ（67₃）はマイクロプログラムコントロー
ラ（60）よりのイネーブル信号MAPによりイネーブルに
なり、そのラッチデータがダイレクト入力端Ｄに供給さ
れるが、前述の実行モード時において、プログラムスタ
ートするとき、このレジスタ（67₃）よりのアドレスが
プログラムコントローラ（60）に取り込まれて、このア
ドレスからプログラムコントローラ（60）よりアドレス
が発生するようにされている。

こうして、１つのプロセッサにはプログラムとその実行
開始アドレスが順次送られる。

なお、RAM（407）の各プロセッサ毎の実行開始アドレス
はホストコンピュータ（50）より予め与えられる。

前述もしたように、このプログラム交換モードではマイ
クロプログラムコントローラ（60）はアドレス０番地を
出し続け、停止状態にある。

G₆ リセット（停止）モードの説明このときは、モード信号MA＝1,MB＝０であるので、各プ
ロセッサのセレクタ（70）からはプログラムコントロー
ラ（60）よりのアドレスが選択されるが、レジスタ（6
5）が信号MBによりリセット状態であるので、このプロ
グラムコントローラ（60）からはアドレス０番地が出続
け、すべてのプロセッサではプログラム実行停止の状態
となる。

信号MAが「１」であるから、マイクロプログラムメモリ
（61）〜（64）に「０」になる書き込み信号は与えられ
ない。

そして、このリセットモードにおいて各プロセッサのマ
イクロプログラムメモリに予め書き込まれている複数の
プログラムのうちの次に実行したいプログラムの開始ア
ドレスが指定し直される。すなわち、これはプログラム
交換時と同様にROM（405）よりプロセッサ選択信号が順
次出力されるとともにRAM（407）より実行開始アドレス
がプロセッサ毎に順次出力され、順次各プロセッサのレ
ジスタ（67₃）に、信号SELによって実行開始アドレスが
ラッチされる。

したがって、次に実行モードに移れば、各プロセッサで
は新たに設定し直された実行開始アドレスからプログラ
ムが実行されることになる。つまり、新たなプログラム
を転送することなく、別のプログラムが各プロセッサで
実行できることになる。

G₇ TC（40）の処理の流れの説明以下の３つのモードはTC（40）のプロセッサのプログラ
ムによってコントロールされる。

第６図はそのTC（40）における処理のフローチャートで
ある。

すなわち、先ず、ステップ〔301〕でリセット信号MBの
状態が判別される。そして、信号MB＝１のときは、第５
図から明らかなように信号MA＝１であるのでプログラム
実行モードであり、TC（40）ではこのステップ〔301〕
を続けることになる。

そして、信号MB＝０になると、このステップ〔301〕か
らステップ〔302〕に進み、信号MAの状態が判別され
る。

信号MA＝１であればリセットモードであり、前述したよ
うに全プロセッサのプログラムコントローラ（60）はア
ドレス０を出し続け、プログラム実行停止となる。そし
て、このときステップ〔303〕に進み、全プロセッサに
順次開始アドレスが供給される。そして、ステップ〔30
1〕に戻る。

一方、ステップ〔302〕において信号MA＝０であれば、
信号MB＝０であるのでプログラム交換モードとなり、ス
テップ〔304〕に進み、TC（40）のROM（405）に０をロ
ードして最初のプロセッサを指定し、ステップ〔305〕
でプログラムをそのプロセッサに転送する。次にステッ
プ〔306〕に進み、ROM（405）を１つ進ませる。次にス
テップ〔307〕でプログラムの転送がすべてのプロセッ
サに対し終了、あるいは転送の必要なプロセッサへの転
送が終了したかどうか判別され、終了していなければス
テップ〔305〕に戻り、次のプロセッサへのプログラム
転送がステップ〔306〕でなされる。

このステップ〔305〕〜〔307〕が、最大、プロセッサの
数だけくり返される。

そして、ステップ〔307〕でプログラムの転送が終了し
たと判別されると、ステップ〔308〕に進み、信号MAの
状態が判別される。信号MA＝０であればこのステップ
〔308〕がくり返されるプログラム交換モードが保持さ
れることになる。信号MA＝１になるとプログラム交換モ
ードを脱したことになり、ステップ〔301〕に戻る。

なお、以上はマルチプロセッサの例として説明したがこ
の発明は１つのプロセッサをモードコントロールする場
合にも適用できることは言うまでもない。

なお、以上はこの発明装置をビデオ信号処理に適用した
場合であるが、オーディオ信号や他の情報信号をデジタ
ル処理する場合にも、単位時間分毎にメモリにストアし
て、その単位時間分の信号毎に処理するものであるの
で、この発明はこれらビデオ信号以外の情報信号処理に
も適用可能であることはもちろんである。

Ｈ発明の効果以上のようにこの発明によれば、複数個のプログラムを
１つのプログラムと見なして１回で転送するとともに各
プログラムの実行開始アドレスを個別に送ることによ
り、複数回分のプログラムの転送が１回で済み、短時間
の所要時間で転送できる。

また、複数の異なったプログラムを選択コントロールな
く、複数のプロセッサに転送することができるので転送
の回路が小規模になるものである。

【図面の簡単な説明】

第１図はこの発明の一例のブロック図、第２図はその説
明のための図、第３図はこの発明が適用された画像処理
装置の一例のブロック図、第４図はその要部の一例のブ
ロック図、第５図は第４図の一部の構成の一例を示す
図、第６図はモードコントロールのフロチャートを示す
図、第７図はビデオ画像処理装置の一例のブロック図で
ある。（100）はプログラム供給部、（101）は複数のプログラ
ムの入ったROM、（102）は各プログラムの実行開始アド
レスの入ったROM、（200₁）〜（200n）は処理用プロセ
ッサである。

Claims

【特許請求の範囲】

【請求項１】夫々互いに異なるプログラムで動作する複
数のプロセッサに上記プログラムを供給するプログラム
転送方式において、上記互いに異なる複数のプログラム
を全体で１つの集合プログラムとみなして上記複数のプ
ロセッサに同時に上記集合プログラムを供給し、かつ上
記各プロセッサに実行させるべき個々の上記プログラム
の開始アドレスを任意の時点で上記各プロセッサに供給
することにより、上記各プロセッサが夫々上記集合プロ
グラムのうち上記開始アドレスにて示された所望の部分
を実行するようにしたことを特徴とするプログラム転送
方式。