JPH10334038A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH10334038A JPH10334038A JP15772097A JP15772097A JPH10334038A JP H10334038 A JPH10334038 A JP H10334038A JP 15772097 A JP15772097 A JP 15772097A JP 15772097 A JP15772097 A JP 15772097A JP H10334038 A JPH10334038 A JP H10334038A
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Abstract
(57)【要約】
【課題】ＤＭＡ転送中にデータ入れ替えをプログラムで
メモリのリード／ライト・サイクルの実行や、アドレス
操作をすることなく高速に実行可能なデータ転送装置の
提供。 【解決手段】プロセッサを介さずにデータの転送を行う
ＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置に
おいて、転送元と転送先デバイスのバス幅が異なる場合
に、転送元からのデータを一旦バッファ内に取り込み、
転送先のバス幅に合わせて、アドレス順に出力するため
のデータ・アライナ手段を備え、前記データ・アライナ
手段のバッファに格納されるデータをバイト単位に並べ
替えるための手段を備える。
メモリのリード／ライト・サイクルの実行や、アドレス
操作をすることなく高速に実行可能なデータ転送装置の
提供。 【解決手段】プロセッサを介さずにデータの転送を行う
ＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置に
おいて、転送元と転送先デバイスのバス幅が異なる場合
に、転送元からのデータを一旦バッファ内に取り込み、
転送先のバス幅に合わせて、アドレス順に出力するため
のデータ・アライナ手段を備え、前記データ・アライナ
手段のバッファに格納されるデータをバイト単位に並べ
替えるための手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、データ転送装置に
関し、特にＤＭＡ（ダイレクト・メモリ・アクセス）転
送を行うデータ転送装置に関する。
関し、特にＤＭＡ（ダイレクト・メモリ・アクセス）転
送を行うデータ転送装置に関する。
【０００２】
【従来の技術】従来、ＤＭＡ制御装置によるＤＭＡデー
タ転送において、転送元と転送先デバイスのバス幅が異
なるときは、後に本発明の実施例の説明として用いる図
１に示されているように、ＤＭＡ制御装置内にデータ・
アライナ回路を設け、例えば、ＤＭＡ装置が３２ビット
・データ・バスを有する場合において、転送元のデバイ
スが８ビット・データ幅、かつ転送先のデバイスが３２
ビット・データ幅であった場合には、リード・サイクル
を４回連続で実行し、読み込んだ順に一旦バッファ内に
取り込み、その後１サイクルで３２ビット・データとし
て転送先デバイスに書き込むという方式が用いられてい
る。
タ転送において、転送元と転送先デバイスのバス幅が異
なるときは、後に本発明の実施例の説明として用いる図
１に示されているように、ＤＭＡ制御装置内にデータ・
アライナ回路を設け、例えば、ＤＭＡ装置が３２ビット
・データ・バスを有する場合において、転送元のデバイ
スが８ビット・データ幅、かつ転送先のデバイスが３２
ビット・データ幅であった場合には、リード・サイクル
を４回連続で実行し、読み込んだ順に一旦バッファ内に
取り込み、その後１サイクルで３２ビット・データとし
て転送先デバイスに書き込むという方式が用いられてい
る。
【０００３】また、例えば特開昭５８−２０１１６５号
公報には、画像表示用のデータ並べ替え回路として、プ
ロセッサ内のメモリに格納されたデータを外部周辺装置
に出力する際に、プロセッサ内部に転送用レジスタを設
け、かつ入力とは異なる任意の順序で出力アドレスを指
定するアドレスコントローラを有する、回路構成が提案
されている。
公報には、画像表示用のデータ並べ替え回路として、プ
ロセッサ内のメモリに格納されたデータを外部周辺装置
に出力する際に、プロセッサ内部に転送用レジスタを設
け、かつ入力とは異なる任意の順序で出力アドレスを指
定するアドレスコントローラを有する、回路構成が提案
されている。
【０００４】そして、特開昭６３−２０８９７２号公報
には、メモリ・ボード上にアドレス変換回路を有し、異
なるメモリ・ボード間でのデータ転送において、その中
でデータの配列をバイト単位で変更する構成が提案され
ている。
には、メモリ・ボード上にアドレス変換回路を有し、異
なるメモリ・ボード間でのデータ転送において、その中
でデータの配列をバイト単位で変更する構成が提案され
ている。
【０００５】さらに、特開昭６１−７４０５５号公報に
は、２つのプロセッサ間においてデータ転送を行う際
に、各プロセッサの間に書き込み、読み出し可能なバッ
ファ・メモリおよびスワップ回路を設け、各プロセッサ
のデータ配列に合うように転送データをバイト単位に上
位／下位バイトに入れ替えるという構成が提案されてい
る。
は、２つのプロセッサ間においてデータ転送を行う際
に、各プロセッサの間に書き込み、読み出し可能なバッ
ファ・メモリおよびスワップ回路を設け、各プロセッサ
のデータ配列に合うように転送データをバイト単位に上
位／下位バイトに入れ替えるという構成が提案されてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
技術においては、ＤＭＡコントローラ内にバッファを備
え、データバス幅の違いを転送先に合わせるということ
は可能であるが、バイト単位でデータを並べ替える回路
を備えていない。
技術においては、ＤＭＡコントローラ内にバッファを備
え、データバス幅の違いを転送先に合わせるということ
は可能であるが、バイト単位でデータを並べ替える回路
を備えていない。
【０００７】また、上記特開昭５８−２０１１６５号公
報に記載の回路方式においては、データの転送順序を並
べ替えするために、アドレス・コントローラを設け、ア
ドレスの配列を変更する方式を採用しているため、各転
送において並べ替えの組み合わせを変更する必要がない
場合には、回路的に複雑であり、全体の転送時間に影響
を与える可能性がある。
報に記載の回路方式においては、データの転送順序を並
べ替えするために、アドレス・コントローラを設け、ア
ドレスの配列を変更する方式を採用しているため、各転
送において並べ替えの組み合わせを変更する必要がない
場合には、回路的に複雑であり、全体の転送時間に影響
を与える可能性がある。
【０００８】そして、上記特開昭６３−２０８９７２号
公報に記載の回路方式も、上記特開昭５８−２０１１６
５号公報と同様に、アドレス制御回路を用いてデータ並
べ替えを行うものであり、かつ複数のボード間のデータ
転送においていずれかのボード上また、ボード間に新た
に外部回路を設ける必要があり、そのための付加回路に
より処理速度に影響を与える可能性がある。
公報に記載の回路方式も、上記特開昭５８−２０１１６
５号公報と同様に、アドレス制御回路を用いてデータ並
べ替えを行うものであり、かつ複数のボード間のデータ
転送においていずれかのボード上また、ボード間に新た
に外部回路を設ける必要があり、そのための付加回路に
より処理速度に影響を与える可能性がある。
【０００９】さらに、上記特開昭６１−７４０５５号公
報記載の方式も、複数のプロセッサ間でのデータ転送を
対象にしたものであり、外部にバッファ・メモリを持た
せる必要があり、メモリとメモリとの間の転送およびメ
モリとＩ／Ｏとの間での高速転送においては、適用され
ない。
報記載の方式も、複数のプロセッサ間でのデータ転送を
対象にしたものであり、外部にバッファ・メモリを持た
せる必要があり、メモリとメモリとの間の転送およびメ
モリとＩ／Ｏとの間での高速転送においては、適用され
ない。
【００１０】したがって、本発明の目的は、上記従来技
術の問題点を解消し、ＤＭＡ転送中にデータ入れ替えを
プログラムでメモリのリード／ライト・サイクルの実行
や、アドレス操作をすることなく高速に実行可能なデー
タ転送装置を提供することにある。
術の問題点を解消し、ＤＭＡ転送中にデータ入れ替えを
プログラムでメモリのリード／ライト・サイクルの実行
や、アドレス操作をすることなく高速に実行可能なデー
タ転送装置を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、プロセッサを介さずにデータの転送を行
うＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置
において、転送元と転送先デバイスのバス幅が異なる場
合に、転送元からのデータを一旦バッファ内に取り込
み、転送先のバス幅に合わせて、アドレス順に出力する
ためのデータ・アライナ手段を備え、前記データ・アラ
イナ手段のバッファに格納されるデータをバイト単位に
並べ替えるための手段を備えることを特徴とする。
め、本発明は、プロセッサを介さずにデータの転送を行
うＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置
において、転送元と転送先デバイスのバス幅が異なる場
合に、転送元からのデータを一旦バッファ内に取り込
み、転送先のバス幅に合わせて、アドレス順に出力する
ためのデータ・アライナ手段を備え、前記データ・アラ
イナ手段のバッファに格納されるデータをバイト単位に
並べ替えるための手段を備えることを特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ＤＭＡ転送制御装置が、転送元と転送先デバイスの
バス幅が異なる場合に、転送元からのデータを一旦バッ
ファ（図１の３）内に取り込み、転送先のバス幅に合わ
せて、アドレス順に出力するためのデータ・アライナ手
段（図１の２）を備え、データ・アライナ手段が、前記
バッファに格納されるデータの並び替えを行うデータス
ワップ手段（図１の４）と、このデータスワップ手段に
対してデータの並び替えの順番の指定、もしくはデータ
の削除の指定を行う情報を保持する記憶手段（図１の
５）と、備えて構成されている。
に説明する。本発明は、その好ましい実施の形態におい
て、ＤＭＡ転送制御装置が、転送元と転送先デバイスの
バス幅が異なる場合に、転送元からのデータを一旦バッ
ファ（図１の３）内に取り込み、転送先のバス幅に合わ
せて、アドレス順に出力するためのデータ・アライナ手
段（図１の２）を備え、データ・アライナ手段が、前記
バッファに格納されるデータの並び替えを行うデータス
ワップ手段（図１の４）と、このデータスワップ手段に
対してデータの並び替えの順番の指定、もしくはデータ
の削除の指定を行う情報を保持する記憶手段（図１の
５）と、備えて構成されている。
【００１３】本発明の実施の形態においては、ＤＭＡ制
御装置内にデータ・アライナを備え、データの入れ替え
を行うことにより、バッファ・メモリを含む外部回路を
必要とすることなく、かつＤＭＡ転送中に、データ入れ
替えをプログラムでメモリのリード／ライト・サイクル
の実行や、アドレス操作をすることなく、高速に実行で
きる。
御装置内にデータ・アライナを備え、データの入れ替え
を行うことにより、バッファ・メモリを含む外部回路を
必要とすることなく、かつＤＭＡ転送中に、データ入れ
替えをプログラムでメモリのリード／ライト・サイクル
の実行や、アドレス操作をすることなく、高速に実行で
きる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の実施例におい
ては、ＤＭＡ制御装置１内にデータアライナ２を内蔵
し、前記アライナの内部に転送データを一時保持するテ
ンポラリ・データ・レジスタ３、１バイト単位にデータ
の入れ替えを行うデータ・スワップ回路４、データ入れ
替えの組み合わせおよび入れ替え実行の許可／禁止を指
定する配列設定レジスタ５を備える。
て説明する。図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、本発明の実施例におい
ては、ＤＭＡ制御装置１内にデータアライナ２を内蔵
し、前記アライナの内部に転送データを一時保持するテ
ンポラリ・データ・レジスタ３、１バイト単位にデータ
の入れ替えを行うデータ・スワップ回路４、データ入れ
替えの組み合わせおよび入れ替え実行の許可／禁止を指
定する配列設定レジスタ５を備える。
【００１５】次に本発明の実施例の動作について説明す
る。
る。
【００１６】外部デバイス７からＤＭＡ制御装置１がＤ
ＭＡ要求９（ＤＭＡＲＱ）を受け付け、バス制御回路６
にてＤＭＡ許可信号１０（ＤＭＡＡＫ）を返すと同時に
ＤＭＡ転送サイクルが開始する。
ＭＡ要求９（ＤＭＡＲＱ）を受け付け、バス制御回路６
にてＤＭＡ許可信号１０（ＤＭＡＡＫ）を返すと同時に
ＤＭＡ転送サイクルが開始する。
【００１７】ＤＭＡ転送サイクルにおいては、ＤＭＡ制
御装置１内において指定された転送元アドレスを生成し
アドレスを出力する。
御装置１内において指定された転送元アドレスを生成し
アドレスを出力する。
【００１８】外部デバイス７は、ＤＭＡＡＫ信号１０お
よびアドレス信号を受け取り、データを出力する。ここ
で、外部デバイス７のデータ幅が８ビットであり、かつ
転送先デバイス８のデータ幅が３２ビットの場合、外部
デバイス７からの読み出しサイクルを連続して４回実行
し、一度テンポラリ・データ・レジスタ３にデータを取
り込む。
よびアドレス信号を受け取り、データを出力する。ここ
で、外部デバイス７のデータ幅が８ビットであり、かつ
転送先デバイス８のデータ幅が３２ビットの場合、外部
デバイス７からの読み出しサイクルを連続して４回実行
し、一度テンポラリ・データ・レジスタ３にデータを取
り込む。
【００１９】その際、データスワップ回路４により各サ
イクルで転送される１バイト単位のデータを４バイト
（３ａ、３ｂ、３ｃ、３ｄ）から構成されるテンポラリ
・データ・レジスタ３のうち、どのバイトに格納するか
あるいは廃棄するかをあらかじめ配列設定レジスタ５で
指定しておく。
イクルで転送される１バイト単位のデータを４バイト
（３ａ、３ｂ、３ｃ、３ｄ）から構成されるテンポラリ
・データ・レジスタ３のうち、どのバイトに格納するか
あるいは廃棄するかをあらかじめ配列設定レジスタ５で
指定しておく。
【００２０】これにより、外部デバイス７から順次読み
出された１バイト単位のデータが３ｄ→３ｃ→３ｂ→３
ａのように下位バイトから上位バイト方向に向かって順
番に入るだけでなく、例えば３ｃ→３ａ→３ｄ→３ｂの
ようにランダムに格納することができる。
出された１バイト単位のデータが３ｄ→３ｃ→３ｂ→３
ａのように下位バイトから上位バイト方向に向かって順
番に入るだけでなく、例えば３ｃ→３ａ→３ｄ→３ｂの
ようにランダムに格納することができる。
【００２１】その後、テンポラリ・データ・レジスタ３
内に格納された３２ビット幅のデータを１サイクルで転
送先である外部デバイス８に書き込む。
内に格納された３２ビット幅のデータを１サイクルで転
送先である外部デバイス８に書き込む。
【００２２】また、例えば外部デバイス７から順次読み
出す６バイトの固まりのデータを３バイト目、４バイト
目を削除し、１、２、５、６バイト目だけを抽出して合
計４バイトのデータとして転送先の外部デバイス８に転
送することができる。
出す６バイトの固まりのデータを３バイト目、４バイト
目を削除し、１、２、５、６バイト目だけを抽出して合
計４バイトのデータとして転送先の外部デバイス８に転
送することができる。
【００２３】図２は、本発明の第２の実施例の構成を示
す図である。図２に示すように、本実施例においては、
転送元となる外部デバイス１１および転送先である外部
デバイス１２がともに８ビット・データ幅である場合、
前記実施例と同様に、テンポラリ・データ・レジスタ３
に対して、データ・スワップ回路４により任意の配列で
４バイト分のデータを格納した後に、下位バイトから３
ｄ→３ｃ→３ｂ→３ａの順に、転送先となる外部デバイ
ス１２に対して書き込みサイクルを連続して実行するこ
とができる。
す図である。図２に示すように、本実施例においては、
転送元となる外部デバイス１１および転送先である外部
デバイス１２がともに８ビット・データ幅である場合、
前記実施例と同様に、テンポラリ・データ・レジスタ３
に対して、データ・スワップ回路４により任意の配列で
４バイト分のデータを格納した後に、下位バイトから３
ｄ→３ｃ→３ｂ→３ａの順に、転送先となる外部デバイ
ス１２に対して書き込みサイクルを連続して実行するこ
とができる。
【００２４】図３は、配列設定レジスタ５を説明するた
めの図である。８ビット幅のレジスタのＭＳＢ（７ビッ
ト目）をデータの入れ替えの有無を示す情報ビットと
し、ビット０からビット３の４ビットで４バイトデータ
３ａ、３ｂ、３ｃ、３ｄの並び順がデータスワップ回路
４に対して指定される。さらに、ビット４からビットの
３ビットで１〜８バイトの中の削除バイトの指定を行う
ように設定できる。
めの図である。８ビット幅のレジスタのＭＳＢ（７ビッ
ト目）をデータの入れ替えの有無を示す情報ビットと
し、ビット０からビット３の４ビットで４バイトデータ
３ａ、３ｂ、３ｃ、３ｄの並び順がデータスワップ回路
４に対して指定される。さらに、ビット４からビットの
３ビットで１〜８バイトの中の削除バイトの指定を行う
ように設定できる。
【００２５】図４は、本発明の実施例の動作を説明する
ためのフローチャートである。図４を参照して、ＤＭＡ
要求信号を入力し、ＤＭＡアクノリッジ信号を出力し、
転送元アドレスを出力し、配列設定レジスタを参照し、
データ入れ替え削除を行う場合、連続リードサイクルを
実行し、レジスタの内容に従ってデータの入れ替え／削
除を行い、一方、データ入れ替え削除を行わない場合、
連続リードサイクルを実行しライトサイクルを実行す
る。
ためのフローチャートである。図４を参照して、ＤＭＡ
要求信号を入力し、ＤＭＡアクノリッジ信号を出力し、
転送元アドレスを出力し、配列設定レジスタを参照し、
データ入れ替え削除を行う場合、連続リードサイクルを
実行し、レジスタの内容に従ってデータの入れ替え／削
除を行い、一方、データ入れ替え削除を行わない場合、
連続リードサイクルを実行しライトサイクルを実行す
る。
【００２６】本発明の応用例として、カラー静止画の圧
縮、伸張処理であるＪＰＥＧ（Joint photograhic co
ding experts group）処理を行う際に、輝度、色差信
号であるＹＣｂＣｒをサンプル比４：１：１（Ｙ１Ｙ２
Ｙ３Ｙ４ＣｂＣｒ）で各成分を１バイトずつ、計６バイ
トのデータを読み込み、メモリ容量を節約するために、
Ｙ３、Ｙ４成分を除去して、データを保持する場合、ま
た各成分をＹＣｂＣｒの並びを変更して他のＲＡＭ（ラ
ンダム・アクセス・メモリ）に展開する場合などに対し
て適用することができる。
縮、伸張処理であるＪＰＥＧ（Joint photograhic co
ding experts group）処理を行う際に、輝度、色差信
号であるＹＣｂＣｒをサンプル比４：１：１（Ｙ１Ｙ２
Ｙ３Ｙ４ＣｂＣｒ）で各成分を１バイトずつ、計６バイ
トのデータを読み込み、メモリ容量を節約するために、
Ｙ３、Ｙ４成分を除去して、データを保持する場合、ま
た各成分をＹＣｂＣｒの並びを変更して他のＲＡＭ（ラ
ンダム・アクセス・メモリ）に展開する場合などに対し
て適用することができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
ＤＭＡ制御装置内にデータ・アライナを備え、データの
入れ替えを行うことにより、バッファ・メモリを含む外
部回路を必要とすることなく、かつＤＭＡ転送中に、デ
ータ入れ替えをプログラムでメモリのリード／ライト・
サイクルの実行や、アドレス操作をすることなく、高速
に実行できる。
ＤＭＡ制御装置内にデータ・アライナを備え、データの
入れ替えを行うことにより、バッファ・メモリを含む外
部回路を必要とすることなく、かつＤＭＡ転送中に、デ
ータ入れ替えをプログラムでメモリのリード／ライト・
サイクルの実行や、アドレス操作をすることなく、高速
に実行できる。
【図１】本発明の第１の実施例を示す図である。
【図２】本発明の第２の実施例を示す図である。
【図３】本発明の実施例における配列設定レジスタの構
成を示す図である。
成を示す図である。
【図４】本発明の実施例におけるデータ転送フローチャ
ートである。
ートである。
１ ＤＭＡ制御装置 ２ データ・アライナ ３ テンポラリデータレジスタ ３ａ、３ｂ、３ｃ、３ｄ ８ビットデータ ４ データスワップ回路 ５ 配列設定レジスタ ６ バス制御回路 ７ 外部デバイス ８ 外部デバイス ９ ＤＭＡＲＱ １０ ＤＭＡＡＫ
Claims (2)
- 【請求項１】プロセッサを介さずにデータの転送を行う
ＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置に
おいて、 転送元と転送先デバイスのバス幅が異なる場合に、転送
元からのデータを一旦バッファ内に取り込み、転送先の
バス幅に合わせて、アドレス順に出力するためのデータ
・アライナ手段を備え、 前記データ・アライナ手段のバッファに格納されるデー
タをバイト単位に並べ替えるための手段を備える、こと
を特徴とするデータ転送装置。 - 【請求項２】プロセッサを介さずにデータの転送を行う
ＤＭＡ（ダイレクト・メモリ・アクセス）を行う装置に
おいて、 転送元と転送先デバイスのバス幅が異なる場合に、転送
元からのデータを一旦バッファ内に取り込み、転送先の
バス幅に合わせて、アドレス順に出力するためのデータ
・アライナ手段が、 前記バッファに格納されるデータの並び替えを行うデー
タスワップ手段と、 前記データスワップ手段に対してデータの並び替えの順
番の指定、もしくはデータの削除の指定を行う情報を保
持する記憶部と、 を備えたことを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15772097A JPH10334038A (ja) | 1997-05-30 | 1997-05-30 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15772097A JPH10334038A (ja) | 1997-05-30 | 1997-05-30 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334038A true JPH10334038A (ja) | 1998-12-18 |
Family
ID=15655907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15772097A Pending JPH10334038A (ja) | 1997-05-30 | 1997-05-30 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334038A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
| JPWO2008026273A1 (ja) * | 2006-08-31 | 2010-01-14 | 富士通株式会社 | Ｄｍａコントローラ |
| JP2014150411A (ja) * | 2013-02-01 | 2014-08-21 | Graphtec Corp | 画像読取装置 |
-
1997
- 1997-05-30 JP JP15772097A patent/JPH10334038A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020021739A (ko) * | 2000-09-16 | 2002-03-22 | 박종섭 | 디엠에이 제어기 |
| JPWO2008026273A1 (ja) * | 2006-08-31 | 2010-01-14 | 富士通株式会社 | Ｄｍａコントローラ |
| JP2014150411A (ja) * | 2013-02-01 | 2014-08-21 | Graphtec Corp | 画像読取装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011127 |