JPS63115250A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は同一アドレス空間に置かれた複数バンクのメモ
リの書込み及び読出し処理を制御するメモリ制御装置に
関し、特に単一の中央処理装置で複数バンクのメモリの
書込み及び読出しをそれぞれ同時に行うだめの制御に関
する。

（従来の技術） 第４図（Ａ）はこの種のメモリ制御装置を画像データの
処理に適用した、従来の画像メモリ制御装置の一構成例
のブロック図である。図示する画像メモリ制御装置は、
複数バンクのメモリを構成する画像メモリバンク＋１１
１３．画像メモリバンク１２）１４゜・・・９画像メモ
リバンク（Ｎ）　１５までのＮ個の画像メモリバンクと
、これらのＮ個の画像メモリバンクのデータの書込み及
び読出し処理を行うだめの中央処理装置ブロック（以下
、ＣＰＵブロックといつ）１１と、ＣＰＵブロック１１
の指示を受けてＮ個の画像メモリバンクのデータの書込
み及び読出しのだめの動作モードを規定するための動作
モード制御ロジック１２ヲ具備する。また、アドレスノ
くス１６はＣＰＵブロック１１から画像メモリバンク１
３〜１５に描画アドレス（ＡＤＲ８）を供給する。デー
タバス１７はＣＰＵブロック１１と画像メモリバンク１
３〜１５との間のデータ（ＤＡＴＡ）を伝達する。

動作モード制御ロジック１２は、例えば第４図（Ｂ）に
示すように、画像メモリアドレスデコーダ１８、Ｉ１０
アドレスデコーダ１９、書込み制御レジスタ加、読出し
制御レジスタ２１、Ｎ個の正論理ＯＲゲ−）２２　、２
３．　・、　２４．及びＮ個の正論理ＯＲゲート２５．
２６　、・・・、２７を具備して構成される。画像メモ
リアドレスデコーダ１８は、ＣＰＵブロック１１カらの
識別信号のうちの画像メモリバンクの読出し及び書込み
を指示するＭＥ　ＭＲ（Ｎ）及びＭＥＭＷ（Ｎ）並びに
アドレスバス１６を介して描画アドレスＡＤＲ８に基づ
き、画像メモリバンク１３〜１５のアドレス空間を決定
する。Ｉ１０アドレスデコーダ１９はＣＰＵブロック１
１からの識別信号の１つであるｌ０Ｗ（Ｎ）及び描画ア
ドレスＡＤＲ８に基づき、書込み制御レジスタ加及び読
出し制御レジスタ２１をセットする。曹込み制御レジス
タ加はＣＰＵブロック１１からのデータＤｏｔ　、ＤＯ
２、・・・、ＤＮ（第４図（Ａ）に図示しない）を受取
り、正論ＯＲゲ−１２２，２３，２４を介して各画像メ
モリバンク１３゜１４、・・・、１５にそれぞれデータ
書込み用ストーブ信号ＷＥ　１　（Ｎ）　、　ＷＥ’２
　（Ｎ）　、・・・、ＷＥＮ（Ｎ）を供給する。この場
合、書込み制御レジスタ茄の画像メモリバンク（１）〜
（Ｎ）に対応するビットを“０″に設定することで、対
応する画像メモリバンクのデータの書込みが可能となる
。例えば画像メモリバンクの書込み動作時、書込み制御
レジスタ加のビットをすべて“０″に設定することによ
り、すべての画像バンクメモリ１３〜１５に対して同時
に同一のデータの書込みが可能となる。読出し制御レジ
スタ２１はＣＰＵブロック１１からのデータＤｏｔ　。

Ｄ０２．・・・、ＤＮを受取り、正論理ＯＲゲート５゜
易、・・・、２７を介して各画像メモリバンク１３　、
１４　。

・・・、１５にそれぞれデータ読出し用ストーブ信号Ｏ
Ｅｒ　（Ｎ）　、ＯＦ２　（Ｎ）　、・・・、０ＥＮ（
Ｎ）を供給する。この場合、読出し制御レジスタ２１の
画像メモリバンク（１）〜（Ｎ）に対応するビン）ｅ”
Ｏ”に設定することで、対応する画像メモリバンクのデ
ータの読出しが可能となる。例えば画像メモリバンクの
読出し動作時、読出し制御レジスタ２１の特定のビット
を“０″に設定することにより、任意のバンクのうち特
定バンクのデータの読出しが可能となる。

（発明が解決しようとする問題点） しかしながら、上記従来の技術では、ＣＰＵブロック１
１が画像メモリバンクごとに対応した専用の内部レジス
タを持っていないため、ＣＰＵブロック１１の１回の読
出し動作及び１回の書込み動作のみでは、すべての画像
メモリバンクのデータを同時に読出し及び同時に書込む
処理をすることができない。従って、各画像メモリバン
クのあるアドレス空間に記憶されているデータをそれぞ
れ読出し、読出したデータをそれぞれ別のアドレス空間
に書込むというデータの再編成処理を高速に行うことが
できない。このため、グラフィック画面操作やマルチウ
ィンドウ画面操作を高速に行うことができないという問
題点がめった。

本発明は従来の技術では実現できなかったＮ個の複数バ
ンクのメモリの同時読出し及び同時書込みの処理を簡単
な回路構成で実現することにより、複数バンクのメモリ
内部のデータ再編成の高速化を図ることを目的とする。

（問題点を解決するための手段） 本発明は、同一アドレス空間に配置された複数バンクの
メモリのデータの書込み及び読出しを制御するメモリ制
御装置に係る。

本発明はこのようなメモリ制御装置を、各メモリのデー
タを一時的に格納するバンクデータレジスタと、 各メモリのデータの書込み及び読出しの制御の指示を与
える中央処理装置と、 各メモリのデータバスと中央処理装置のデータバスとを
結合するための双方向バッファと１、　中央処理装置の
前記指示を受けて各バンクデータレジスタ、各双方向バ
ッファ及び各メモリを制御することにより、各メモリの
データの書込み及び読出しを制御する制御部と、 を具備して構成した。

（作用） 複数バンクのメモリから同時にデータを読出し、バンク
データレジスタに３担格納した後再びメモリに書込む場
合、中央処理装置はバンクデータレジスタをイネーブル
にし、双方向バッファをディスエーブルにする。この状
態で、中央処理装置は複数のメモリにアドレスを供給し
、所望のデータを読出してバンクデータレジスタに一時
格納スる。

次に、中央処理装置はバンクデータレジスタからデータ
を読出し、複数のメモリに与えたアドレスに対応した領
域に格納させる。

また、複数バンクのメモリから同時にデータを読出し、
中央処理装置の内部レジスタに格納した後再びメモリに
書込む（又は別のデータを書込む）場合、中央処理装置
はバンクデータレジスタをディスエーブルにし、双方向
バッファをイネーブルにする。この状態で、中央処理装
置は複数のメモリにアドレスを供給し、所望のデータを
読出して双方向バッファを介して内部レジスタに受取る
。

次に、中央処理装置はこの内部レジスタに格納されたデ
ータを読出し、双方向バッファを介してメモリに格納す
る。

このように、１回の書込み及び読出し動作で、複数のメ
モリに対しデータを同時に書込み及び同時に読出すこと
ができる。

（実施例） 以下、本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明全画像メモリの制御に用いた場合の実施
例の構成を示すブロック図である。伺、図中第４図と同
一の構成要素には同一の参照番号を付している。本実施
例は、第４図の構成に加えトライステート型の双方向バ
ッファ（１１２９、双方向バッファ＋２１３０及び双方
向バッファ＋３＋３１、並びにバンク（１）データレジ
スタ３２．バンク（２）データレジスタ３３及びバンク
（Ｎ）データレジスタ３４を設けるとともに、第４図の
動作モード制御ロジック１２を動作モード制御ロジック
路に置き換えることにより、複数の画像、メモリバンク
１３〜１５の同時読出し及び同時書込みを、単一のＣＰ
Ｕブロック１１で実現可能にしたものである。

双方向バッファ２９，３０．・・・、３１はそれぞれ画
像メモリバンク１３　、１４　、・・・、１５のそれぞ
れのデータバス５０，５１．・・・、５２とＣＰＵブロ
ック１１のデータバスあとの間に設けられ、ＣＰＵブロ
ック１１と対応する画像メモリバンクとの間の双方向の
データ転送を行う。バンクデータレジスタ３２　、３３
　、・・・。

屑はそれぞれ画像メモリバンク１３　、１４　、・・・
、１５に対応して設けられておシ、対応する画像メモリ
バンクのデータを一時的に保持する。動作モード制御ロ
ジックあはＣＰＵブロック１１から描画アドレスＡＤＲ
８、データＤＯ，Ｄ１．・・・、　Ｄ　Ｎ　、　ＭＥＭ
’Ｒ（Ｎ）、ＭＥＭＷ（Ｎ）及びＩ　ＯＷ　（Ｎ）の各
信号を受取り、以下の信号を生成する。

Ｂ　ＩＳＴ　、　Ｂ２５Ｔ　、・・・、ＢＮＳＴ・・・
バンクデータレジスタ３２，３３．・・・、３４の データ設定用スト− ブ信号 ■ｌ　（Ｎ）　、ＷＥ　２　（Ｎ）　、・・・、■Ｎ（
Ｎ）・・・画像メモリバンク１３　、１４　、・・・、
１５の データ書込み用スト ーブ信号 ＯＥ　１（Ｎ）　、０Ｅ２（Ｎ）　、・・・、ＯＥＭ（
Ｎ）・・・画像メモリバンク１３　、１４　、・・・、
１５の データ読出し用スト ーブ信号 ＢＥ　Ｌ　（Ｎ）　、　ＢＥ　２（Ｎ）、・・・、ＢＥ
Ｎ（Ｎ）・・・双方向バッファ四、３０．・・・、３１
の出 カイネーブル信号 動作モード制御ロジック路は上記４種類の出力信号を用
いて、Ｎ個の画像メモリバンク１３　、１４　。

・・・、１５のデータの書込み及び読出しを以下のＩＮ
ＴＥＲＮＡＬ　ＭＯＤＥとＥＸＴＥＲＮＡＬ　ＭＯＤＥ
のいずれかのモードに従って実行させる。

■ＩＮＴＥＲＮＡＬ　ＭＯＤＥ　・・・ＣＰＵブロック
１１の内部レジスタを介して画 像メモリバンク１３　、１４゜ ・・・、１５のデータの書込 み及び読出しを行うモ ード ＠ＥＸＴＥＲＮＡＬ　　ＭＯＤＥ・・・ＣＰＵブロック
１１外部のバンクデータレジス タ３２　、３３　、・・・、３４を介 して、画像メモリパン ク１３　、１４　、・・・、１５のデ ータの書込み及び読出 しを行うモード 以下、上記２つのモードに従って、第１図のブロックの
動作を説明する。

■ＩＮＴＥＲＮＡＬ　　ＭＯＤＥ：このモードは上述し
たように、ＣＰＵブロック１１と画像メモリバンク１３
　、１４　、・・・、１５との間でデータ転送を行うモ
ードであり、例えばＣＲＴのＲＧＢ制御のように、すべ
ての画像メモリバンクで共通のデータの書込み及び読出
しを行う。ＩＮＴＥＲＮＡＬ　ＭＯＤＥでのデータの書
込みは、 ＣＰＵブロック１１→双方向バツフア２９゜蜀、・・・
、３１→画像メモリバンク１３　、１４　。

・・・、１５ のとおり行われる。例えばすべての画像メモリバンク１
３　、１４　、・・・、１５に対しデータｅ−を込む場
合は、動作モード制御ロジック示はＣＰＵブロック１１
から受取った上記信号に基づき、双方向バッファ２９，
３０．・・・、３１をイネーブルさせるように信号ＢＥ
　ｌ　（Ｎ）　、　ＢＥ２　（Ｎ）　、・・・、ＢＥＮ
（Ｎ）　を出力しくこれらの信号は対応するバンクデー
タレジスタ３２　、３３　、・・・、３４にインバータ
回路３５　、３６　、・・・、３７ヲ介して供給される
ため、バンクデータレジスタ３２　、３３　、・・・、
３４はディスエーブルに保持される）、かつ信号ＷＥ　
ｌ　（Ｎ）　。

ＷＥ　２　（Ｎ）　、・・・、ＷＥＮ　（Ｎ）をすべて
オンとする。これにより、アドレスバス１６ヲ介して画
像メモリバンク１３　、１４　、・・・、１５に供給さ
れた描画アドレスで指定される領域に、ＣＰＵブロック
１１の内部レジスタからデータバス３８に送出されたデ
ータは双方向バッファ２９，３０．・・・、３１を介し
て画像メモリバンク１３　、１４　、・・・、１５に書
込まれる。

一方、ＩＮＴＥＲＮＡＬ　　ＭＯＤＥでデータを読出す
場合は、 画像メモリバンク１３　、１４　、・・・、１５→双方
向バッファ２９，３０．・・・、３１→ＣＰＵブロツク
１１ のとおり行われる。例えば、すべての画像メモリバンク
１３　、１４　、・・・、１５からデータを読出す場合
は、動作モード制御ロジック間は双方向バッファ２９，
３０．・・・、３１ヲイネープルにするように信号ＢＥ
　ｌ　（Ｎ）　、ＢＥ　２　（Ｎ）　、・・・、ＢＥＮ
（Ｎ）を出力するとともに、信号０ＥＬ（Ｎ）、０Ｅ２
（Ｎ）、・・・、　ＯＥ　Ｍ　（Ｎ）をすべてオンとす
る。これによシ、アドレスバス１６を介して画像メモリ
バンク１３　、１４　、・・・、１５に供給された描画
アドレスで指定された領域から読出されたデータは上記
ルートを介してＣＰＵブロック１１の内部レジスタに転
送される。

＠ＥＸＴＥＲＮＡＬ　　ＭＯＤＥ　：このモードは上述
したように、バンクデータレジスタ３２　、３３　、・
・・、３４と画像メモリバンク１３　、１４　、・・・
、１５との間でデータ転送を行うモードでアシ、画像メ
モリバンク１３　、１４　、・・・、１５からデータを
読出して３担対応するバンクデータレジスタ３２　、３
３　、・・・、３４に格納した後、画像メモリバンク１
３　、１４　、・・・、１５の別のアドレス空間に書込
む場合（例えばマルチウィンドウ処理）等に用いられる
。

ＥＸＴＥＲＮＡＬ　　ＭＯＤＥで画像メモリバンク１３
゜１４、・・・、１５からデータを読出す場合、画像メ
モリバンク１３→バンクデータレジスタ３２画像メモリ
バンク１４→バンクデータレジスタ３３画像メモリバン
ク１５→バンクデータレジスタあのとおり行われる。例
えば、すべての画像メモリバンク１３　、１４　、・・
・、１５からデータを読出す場合、動作モード制御ロジ
ック路はＣＰＵブロック１１から受取った上記信号に基
づき、バンクデータレジスタ３２　、３３　、・・・、
３４″ｆ：イネ−プルさせるように化１号ＢＥ　１　（
Ｎ）　、ＢＥ　２　（Ｎ）　、・・・。

Ｂ　Ｅ　Ｎ　（Ｎ）を出力しくこれによシ、双方向バッ
ファ２９，３０．・・・、３１はディスイネーブルにな
る）、信号ＢＩｓＴ、Ｂ２５Ｔ、・・・、ＢＮＳＴをオ
ンにするとともに信号ＯＥ　ｌ　（Ｎ）　、ＯＦ２　（
Ｎ）　、・・・。

ＯＥＭ（Ｎ）をオンとする。これにょシ、アドレスバス
１６ｔ−介して供給された描画アドレスＡＤＲ８で指定
された領域から読出されたデータは、対応するバンクデ
ータレジスタ３２　、３３　、　、・・。

あに格納される。

一方、ＥＸＴＥＲＮＡＬ　　ＭＯＤＥでデータを書込む
場合は、 バンクデータレジスタ３２→画像メモリバンク１３バン
クデータレジスタ３３→画像メモリバンク１４バンクデ
ータレジスタあ→画像メモリバンク１５のとおシ行われ
る。例えば、すべての画像メモリバンク１３　、１４　
、・・・、１５にデータを書込む場合、動作モード制御
ロジックあけバンクデータレジスタ３２　、３３　、・
・・、３４をイネーブルさせるように信号ＢＥ　ｌ　（
Ｎ）　、ＢＥ　２　（Ｎ）　、・・・、ＢＥＮ（Ｎ）を
出力するとともに、信号ＷＥＩ（Ｎ）、ＷＥ２（Ｎ）、
・・・、ＷＥＮ（Ｎ）ｅオンとする。これにより、アド
レスバス１６を介して供給された描画アドレスＡＤＲ８
で指定された領域に、対応するバンクデータレジスタ３
２　、３３　、・・・、３４からのデータが書込まれる
。

次に、上記実施例を通常のカラーＣＲＴディスプレイに
適用した場合の具体例について説明する。

第２図（Ａ）はこの具体例の構成を示すブロック図であ
る。通常、カラーＣＲＴディスプレイの制御には画像メ
モリバンクを３個用いるので１本構成はこれに対応して
双方向バッファ及びバンクデータレジスタをそれぞれ３
個ずつ具備して構成されている。伺、第２図（Ａ）の構
成は第１図中のＮ＝３としたものに相当するので、第１
図中と同一の構成要素には同一の参照番号を付し、ここ
での説明は省略する。

第２図（Ｂ）は第２図（Ａ）中に示される動作モード制
御ロジック３９の詳細な回路図である。この動作モード
制御ロジック３９は、第１図に示す動作モード制御ロジ
ック路のＮ＝３の場合のものである。

伺、第２図（Ｂ）中、第４図（Ｂ）に示す構成要素と同
一のものには同一の参照番号を付しである。第２図（Ｂ
）において、動作モード設定フリップフロップ４０はＩ
ＮＴＥＲＮＡＬ　ＭＯＤＥ及びＥＸＴＥＲＮＡＬＭＯＤ
Ｅのいずれか’ｋｃＰＵブロック１１からの信号ＤＯに
従って設定する。正論理ＯＲゲート４１，４２゜４３は
動作モード設定フリップフロップ４０の一方の出力と画
像メモリアドレスデコーダ１８の出力とを入力とし、そ
れぞれバンクデータレジスタ３２．３３゜讃のデータ設
定用ストーブ信号ＢｔＳＴ、Ｂ２５Ｔ　。

Ｂ５５Ｔを出力する。ＡＮＤゲート４４　、４５　、４
６はそれぞれ対応する書込み制御レジスタ加と読出し制
御レジスタ２１の出力を入力とし、その出力は対応する
正論理ＯＲゲー）４７，４８．４９のそれぞれの一方の
入力となる。正論理ＯＲゲー１−４７　、４８　、４９
のそれぞれの他方の入力には、動作モード設定フリップ
フロップ４０の他方の出力が与えられる。そして、正論
理ＯＲゲート４７，４８．４９はそれぞれ双方向バッフ
ァ３２　、３３　、３４の出力イネーブル信号を出力す
る。

第３図は、第２図（Ｂ）に示す動作モード制御ロジック
３９の動作を示す動作モード説明図で、１、画像メモリ
バンク書込み動作及び画像メモリバンク読出し動作が、
動作モード設定フリップフロップ４０（１ビツト）、書
込み制御レジスタ２０（３ピツト）及び読出し制御レジ
スタ２１（３ピツト）の設定（合計７ビツト）でどのよ
うになるかを説明するためのものである。

以下、第２図及び第３図を参照して動作を説明する。

まず、第２図（Ｂ）に示す動作モード設定フリップフロ
ップ４０’１ＣＰＵブロツク１１′ｔ−介して“１″に
設定したとする。この場合、動作モードはＩＮＴＥＲＮ
ＡＬ　　ＭＯＤＥに設定される。すなわち、正論理ＯＲ
ゲート４１　、４２　、４３の出力ＢＩＳＴ　。

Ｂ２５Ｔ、Ｂ５５Ｔはいずれもパ１″レベルに設定され
るので、バンクデータレジスタ３２　、３３　、３４は
いずれもＩＮＴＥＲＮＡＬ　　ＭＯＤＥでは使用されな
い（バンクデータレジスタ３２　、３３　、３４は“０
″から“１パにレベルが変化した場合にのみデータ設定
される）。

書込み制御レジスタ加の出力３ピツトは正論理ＯＲゲー
ト２２，２３　、２４を介シテそれぞれＷＥＩ（Ｎ）。

ＷＥ　２　（Ｎ）　、　ＷＥ　３　（Ｎ）信号として画
像メモリバンク１３　、１４　、１５の書込みイネーブ
ル信号端子に印加される。また、読出し制御レジスタ２
１の出力３ピツトは正論理ＯＲゲー１−２５．２６．２
７を介してそれぞれ画像メモリバンク１３　、１４　、
１５の読出しイネーブル信号端子に印加される。更に、
正論理ＯＲゲート４７，４８．４９から出力されるＢＥ
ｌ（Ｎ）。

ＢＥ　２　（Ｎ）　、　ＢＥ　３　（Ｎ）はそれぞれ双
方向バッファ２９．３０．３１の出力イネーブル信号入
力端子及びインバータ回路３５　、３６　、３７を介し
てバンクデータレジスタ３２，３３．３４の出力イネー
ブル信号入力端子にそれぞれ供給される。

以下、第３図の動作モード説明図において、代表的な動
作モードである＆　９　、　Ａ　６３　、　Ａ　７３及
び黒１２７の動作について説明する。

■　Ａ９ この場合、動作モード設定フリップフロップ４０：　（
Ｄ　Ｏ）＝（１１、を込み制御レジ−１’２０　：　（
Ｄ　Ｏ。

Ｄｌ、Ｄ２）＝（０，１，１）、読出し制御レジスタ２
１：（Ｄｏ、Ｄｉ、Ｄ２）＝（０，１，１）が設定され
るので、画像メモリバンクの書込み時、各制御信号の値
は、 ■ＢＩＳＴ二Ｂ２５Ｔ＝Ｂ３ＳＴ＝ｔ ■■ｔ（Ｎ）＝Ｏ，寵２　（Ｎ）＝Ｌ　、ＷＥ　ａ　（
Ｎ）＝ｔ■ＯＥ　１　（Ｎ）　＝ＯＥ　２　（Ｎ）　＝
ＯＥ３　（Ｎ）＝　１■ＢＥＩ　（Ｎ）＝Ｏ、ＢＥ２（
Ｎ）＝ｌ　、ＢＥ３（Ｎ）＝１となる。従ってモードは
ＩＮＴＥＲＮＡＬ　　ＭＯＤＥで１７、ＣＰＵブロック
１１→画像メモリバンク＋１＋　１３のデータ転送動作
が行なわれる。

また、画像メモリバンクの読出し動作時は、各制御信号
の値は、 ■Ｂ　１ｓＴ＝Ｂ　２ＳＴ＝Ｂ　３ＳＴ＝　１■ＷＥ　
１　（Ｎ）　＝　ＷＥ　２　（Ｎ）　＝ＷＥ　３　（Ｎ
）＝　１■ＯＥ　１（Ｎ）＝ｏ　、ＯＥ　２　（Ｎ）＝
　ｔ　、　ＯＥ　３　（Ｎ）＝１■ＢＥ　１　（Ｎ）＝
Ｏ、ＢＥ　２　（Ｎ）＝１　、ＢＥ　３　（Ｎ）＝１と
なる。従ってモードはＩＮＴＥＲＮＡＬ　　ＭＯＤＥで
あり、画像メモリバンク（１１１３→ＣＰＵブロツク１
１のデータ転送動作が行われる。

■Ａ６３ この場合、動作モード設定フリップフロップ４０：（Ｄ
ｏ）＝（１１，書込み制御レジスタ２０：（Ｄｏ。

Ｄｉ　、Ｄ２）＝（０，０，０）、読出し制御レジスタ
２１　：　（Ｄｏ　、Ｄｌ　、°Ｄ２）＝（０，０、Ｏ
）に設定されるので、画像メモリバンクの書込み動作時
、各制御信号の値は、 ■Ｂ１５Ｔ＝Ｂ２ＳＴ＝Ｂ３ＳＴ＝１ ■ＷＥ　１　（Ｎ）４侶２（Ｎ）場弔３（Ｎ）＝０■Ｏ
Ｅ　ｌ　（Ｎ）　−０Ｅ２　（Ｎ）　＝ＯＥ　３　（Ｎ
）＝　１■ＢＥｌ（Ｎ）＝ＢＥ２　（Ｎ）＝ＢＥ３　（
Ｎ）＝。

となる。従ってモードはＩＮＴＥＲＮＡＬ　　ＭＯＤＥ
であり、ＣＰＵブロック１１→画像メモリバンク１３゜
１４．１５のデータ転送動作が行われる。

また、画像メモリバンクの読出し動作時は、各制御信号
の値は、 ■ＢＬＳＴ＝Ｂ２ＳＴ＝Ｂ３ＳＴ＝１ ■ＷＥ　１　（Ｎ）　＝ＷＥ　２　（Ｎ）＝ＷＥ　３　
（Ｎ）　＝　１■０ＥＩ（Ｎ）（イ）Ｅ２　（Ｎ）＝Ｏ
Ｅ３　（Ｎ）＝０■ＢＥＬ　（Ｎ）＝ＢＥ２　（Ｎ）＝
ＢＥ３　（Ｎ）＝。

となる。従ってモードはＩＮＴＥＲＮＡＬ　　ＭＯＤＥ
であり、ＣＰＵブロック１１→画像メモリバンク１３゜
１４　、１５のデータ転送動作が行われる。

θ　屋７３ この場合、動作モード設定フリップフロップ４゜：　（
ＤＯ）＝（０）、書込み制御レジスタ２０：（１）Ｑ。

ＤＩ　、Ｄ２）＝（０，１，１）、読出し制御レジｘｐ
２１：　（Ｄｏ　、ＤＩ　、Ｄ２）＝（０，１，１）に
設定されるので、画像メモリバンクの書込み動作時、各
制御信号の値は、 ■ＢＩＳＴ＝Ｂ２ＳＴ＝Ｂ３ＳＴ＝１ ■ＷＥＩ　（Ｎ）＝Ｏ、ＷＥ２　（Ｎ）＝ｔ　、ＷＥ３
　（Ｎ）＝１■ＯＥＩ　（Ｎ）＝ＯＥ２（Ｎ）＝ＯＥ３
（Ｎ）＝１■ＢＥＩ（Ｎ）＝ＢＥ２（Ｎ）＝ＢＥ３（Ｎ
）＝１トナル。従ってモー）”１ｉＥＸＴＥＲＮＡＬ　
　ＭＯＤＥ　でアシ、バンクレジスタ３２→画像メモリ
バンク１３のデータ転送が行われる。

また、画像メモリバンクの読出し動作時、各制御信号の
値は、 ■ＢＩＳＴ＝Ｂ２ＳＴ＝Ｂ３ＳＴ＝１−＋Ｏ−＋１■寵
１（Ｎ）＝Ｓ■２（Ｎ）＝剋３（（支）＝１■ＯＥ　ｌ
　（Ｎ）＝Ｏ、ＯＥ２　（Ｎ）＝　１　、　ＯＥ３　（
Ｎ）＝　１■ＢＥＩ　（Ｎ）＝ＢＥ２　（Ｎ）＝ＢＥ３
　（Ｎ）＝　１となる。従ってモードはＥＸＴＥＲＮＡ
Ｌ　　ＭＯＤＥであυ、画像メモリバンク１３→バンク
データレジスタ３２のデータ転送が行われる。

Ａ１２７ この場合、モード設定フリップフロップ４０：（Ｄｏ）
＝（０）、書込み制御レジスタ２０：　（ＤＯ。

ＤＩ　、Ｄ２　）＝（０，０，０）　、読出し制御レジ
スタ２１：（ＤＯ，Ｄｌ、Ｄ２）＝（０，０、Ｏ）に設
定されるので画像メモリバンクの書込み動作時、各制御
信号の値は、 ■ＢＩＳＴ＝Ｂ２ＳＴ＝Ｂ３ＳＴ＝１ ■昭１　（Ｎ）　＝　ＷＥ２　（Ｎ）　＝　ＷＥ　３　
（Ｎ）二〇■０ＥＩ（Ｎ）＝ＯＥ２（Ｎ）＝ＯＥ３（Ｎ
）二ｌ■ＢＥＩ（Ｎ）＝ＢＥ２（Ｎ）＝ＢＥ３（Ｎ）＝
　ｔとナル。従ッテモートは１１；ＸＴｇＲＮＡＬ　　
ＭＯＤＥであり、 バンクデータレジスタ３２→画像メモリバンク１３バン
クデータレジスタ３３→画像メモリバンク１４バンクデ
ータレジスタ３４→画像メモリバンク１５のデータ転送
動作が行われる〇 また、画像メモリバンク読出し動作時、各制御信号の値
は、 ■Ｂ　Ｌ　ＳＴ　＝Ｂ２５Ｔ＝Ｂ３　Ｓ　Ｔ＝　ｌ→０
→１■冠１　（Ｎ）　＝寵２　（Ｎ）　＝寵３　（Ｎ）
　＝　１■０ＥＩ（Ｎ）＝ＯＥ２（Ｎ）＝ＯＥ３（Ｎ）
＝０■ＢＥ　１　（Ｎ）　＝Ｂ　Ｅ２　（Ｎ）　＝　Ｂ
Ｆ２　（Ｎ）　＝　１となる。従ってモードはＥＸＴＥ
ＲＮＡＬ　　ＭＯＤＥであシ、 画像メモリバンク１３→バンクデータレジスタ３２画像
メモリバンク１４→バンクデータレジスタ３３画像メモ
リバンク１５→バンクデータレジスタＭのデータ転送動
作が行われる。

以上説明したように、単一のＣＰＵブロックを用いてい
るにもかかわらず、１回の読出し動作及び１回の書込み
動作で画像メモリバンクのすべてに対して同時にデータ
の読出し及び書込みを行うことができる。

（発明の効果） 以上説明したように、本発明によれば、ＣＰＵブロック
の外部に各メモリに対応して双方向バッファとバンクデ
ータレジスタとを設け、メモリの書込み及び読出し動作
を２つのモードに従って行うこととしたため、簡単な回
路構成により複数バンクのメモリの同時読出し及び同時
書込みを実現することができる。従って、本発明をカラ
ーＣＲＴディスプレイ等の画像メモリに採用すれば、画
像メモリ内部のデータ再編成の高速化が可能となり、グ
ラフインク画面操作やマルチウィンドウ画面操作を高速
に行うことができる。特に、ＤＭＡ方式のような手段を
用いなくとも、単一のＣＰＵユニットヲ用いて、従来の
画像メモリ制御をそのまま具備した上で、１つの拡張モ
ードとして複数メモリの同時書込み及び同時読出しを実
現することができるので、実際にメモリ制御装置を設計
・製造する上で極めて有益である。

本発明はＣＰＵブロックの命令体系にＲＥＡＤ命令とＷ
ＲＩＴＥ命令ｔｌインストラクションフェッチで実行す
るス）　ＩＪソング令が具備されている場合に適用して
好適である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（Ａ）
は第１図のブロックの詳細な回路図、第２図（Ｂ）は動
作モード制御ロジック３９の回路図、第、３図は動作モ
ード制御ロジック３９の動作モードを示す図、第４図（
Ａ）は従来のメモリ制御装置の一構成例のブロック図、
及び第４図（Ｂ）は第４図囚比示す動作モード制御ロジ
ックの回路図である。 １１・・・ＣＰＵブロック、１２・・・動作モード制御
ロジック、１３〜１５・・・画像メモリバンク、１６・
・・アドレスバス、１７・・・データバス、１８・・・
画像メモリアドレスデコーダ、１９・・・Ｉ　１０アド
レスデコーダ、加・・・書込み制御レジスタ、２１・・
・読出し制御レジスタ、２２〜２７・・・正論理ＯＲゲ
ート、羽・・・動作モード制御ロジック、２９〜３１・
・・双方向バッファ、３２〜３４・・・バンクレジスタ
、３５〜３７・・・インバータ回路、羽・・・データバ
ス、３９・・・動作モード制御ロジック、４０・・・モ
ード設定フリップフロップ、４１〜４３・・・正論理Ｏ
Ｒゲート、４４〜４６・・・正論理ＡＮＤゲート、４７
〜４９・・・正論理ＯＲゲート、５０〜５２・・・デー
タバス。

Claims (1)

1. 【特許請求の範囲】 同一アドレス空間に配置された複数バンクのメモリのデ
   ータの書込み及び読出しを制御するメモリ制御装置にお
   いて、 各メモリのデータを一時的に格納するバンクデータレジ
   スタと、 各メモリのデータの書込み及び読出しの制御の指示を与
   える中央処理装置と、 各メモリのデータバスと中央処理装置のデータバスとを
   結合するための双方向バッファと、中央処理装置の前記
   指示を受けて各バンクデータレジスタ、各双方向バッフ
   ァ及び各メモリを制御することにより、各メモリのデー
   タの書込み及び読出しを制御する制御部と、 を具備することを特徴とするメモリ制御装置。