JPH05298178A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05298178A JPH05298178A JP9130992A JP9130992A JPH05298178A JP H05298178 A JPH05298178 A JP H05298178A JP 9130992 A JP9130992 A JP 9130992A JP 9130992 A JP9130992 A JP 9130992A JP H05298178 A JPH05298178 A JP H05298178A
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- logical
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- logic
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Abstract
(57)【要約】
【目的】ビット単位の論理演算処理を行い記憶装置内の
論理情報を更新するときの処理時間を短縮する。 【構成】論理演算処理情報ＰＩが論理積か論理和かを判
定しレジスタ１からの論理情報ＲＩに応じて記憶装置２
の所定のアドレスの論理情報格納部２１に所定の論理情
報を書込む制御回路２を設ける。論理演算処理情報ＰＩ
が論理積のときレジスタ１の論理情報ＲＩが”０”であ
れば”０”を書込み、論理和のとき論理情報ＲＩが”
１”であれば”１”を書込み、その他のときはそのまま
とする。
論理情報を更新するときの処理時間を短縮する。 【構成】論理演算処理情報ＰＩが論理積か論理和かを判
定しレジスタ１からの論理情報ＲＩに応じて記憶装置２
の所定のアドレスの論理情報格納部２１に所定の論理情
報を書込む制御回路２を設ける。論理演算処理情報ＰＩ
が論理積のときレジスタ１の論理情報ＲＩが”０”であ
れば”０”を書込み、論理和のとき論理情報ＲＩが”
１”であれば”１”を書込み、その他のときはそのまま
とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にメモリ回路の論理情報をレジスタの格納情報との論
理演算処理の結果により更新する構成の半導体集積回路
に関する。
特にメモリ回路の論理情報をレジスタの格納情報との論
理演算処理の結果により更新する構成の半導体集積回路
に関する。
【０００２】
【従来の技術】コンピュータシステムは、矢嶋著、”岩
波講座、情報化学−１４、計算機の機能と構造”（岩波
書店）の３２頁に示されるように、大まかに、情報を記
憶する記憶装置と、記憶装置から情報を読み出し、その
情報により、種々の処理をする中央処理装置（ＣＰＵ）
からなっている。この様なコンピュータシステムにおい
ては、基本的な情報の処理は、記憶装置からの情報の読
出し、ＣＰＵへの情報の転送、ＣＰＵ内での情報処理、
記憶装置への情報書込みという一連の作業によって行わ
れるために、例えば、ＣＰＵ内のレジスタに記憶されて
いる情報と、記憶装置内に格納されている情報との論理
処理を行う場合には、記憶装置内の情報を一旦、ＣＰＵ
へ読出す必要がある。
波講座、情報化学−１４、計算機の機能と構造”（岩波
書店）の３２頁に示されるように、大まかに、情報を記
憶する記憶装置と、記憶装置から情報を読み出し、その
情報により、種々の処理をする中央処理装置（ＣＰＵ）
からなっている。この様なコンピュータシステムにおい
ては、基本的な情報の処理は、記憶装置からの情報の読
出し、ＣＰＵへの情報の転送、ＣＰＵ内での情報処理、
記憶装置への情報書込みという一連の作業によって行わ
れるために、例えば、ＣＰＵ内のレジスタに記憶されて
いる情報と、記憶装置内に格納されている情報との論理
処理を行う場合には、記憶装置内の情報を一旦、ＣＰＵ
へ読出す必要がある。
【０００３】このような従来の半導体集積回路の一例を
図３に示す。
図３に示す。
【０００４】この半導体集積回路１０ｂは、ビット単位
の論理情報ＲＩを格納し出力するレジスタ１ａと、記憶
装置２０の所定のアドレスの論理情報格納部２１から読
出されたビット単位の論理情報ＭＩを一時格納し出力す
ると共に論理処理結果情報ＡＲによって格納情報を更新
しこの論理情報を記憶装置２０の所定のアドレスの論理
情報格納部２１に書き戻すレジスタ１ｂと、論理積及び
論理和を含む論理演算処理の１つを指定する論理演算処
理情報ＰＩに従ってレジスタ１ａ，１ｂからの論理情報
ＲＩ，ＭＩに対する論理演算処理を行いその結果（Ａ
Ｒ）を出力する算術論理演算回路４とを有する構成とな
っている。
の論理情報ＲＩを格納し出力するレジスタ１ａと、記憶
装置２０の所定のアドレスの論理情報格納部２１から読
出されたビット単位の論理情報ＭＩを一時格納し出力す
ると共に論理処理結果情報ＡＲによって格納情報を更新
しこの論理情報を記憶装置２０の所定のアドレスの論理
情報格納部２１に書き戻すレジスタ１ｂと、論理積及び
論理和を含む論理演算処理の１つを指定する論理演算処
理情報ＰＩに従ってレジスタ１ａ，１ｂからの論理情報
ＲＩ，ＭＩに対する論理演算処理を行いその結果（Ａ
Ｒ）を出力する算術論理演算回路４とを有する構成とな
っている。
【０００５】この半導体集積回路１０ｂにおいては、記
憶装置２０の所定のアドレスの論理情報格納部２１に格
納されている論理情報を所定の処理結果に応じて更新す
る場合、必ず、記憶装置２０からの論理情報の読出し、
レジスタ１ｂへの格納、算術論理演算回路４によるレジ
スタ１ａ，１ｂの格納情報（ＲＩ，ＭＩ）に対する論理
演算処理、この論理演算処理の結果によるレジスタ１ｂ
の格納情報の更新，このレジスタ１ｂの格納情報の記憶
装置２０への書込み，という処理手順を踏む必要があ
る。
憶装置２０の所定のアドレスの論理情報格納部２１に格
納されている論理情報を所定の処理結果に応じて更新す
る場合、必ず、記憶装置２０からの論理情報の読出し、
レジスタ１ｂへの格納、算術論理演算回路４によるレジ
スタ１ａ，１ｂの格納情報（ＲＩ，ＭＩ）に対する論理
演算処理、この論理演算処理の結果によるレジスタ１ｂ
の格納情報の更新，このレジスタ１ｂの格納情報の記憶
装置２０への書込み，という処理手順を踏む必要があ
る。
【０００６】
【発明が解決しようとする課題】この従来の半導体集積
回路では、記憶装置２０の論理情報を更新する場合必
ず、記憶装置２０からの論理情報の読出し、レジスタ１
ｂへの格納，算術論理演算回路４による論理演算処理，
この論理演算処理結果によるレジスタ１ｂの格納情報の
更新，及びこのレジスタ１ｂの格納情報の記憶装置２０
への書込みという処理手順を踏む構成となっているの
で、処理時間がかかるという問題点があった。
回路では、記憶装置２０の論理情報を更新する場合必
ず、記憶装置２０からの論理情報の読出し、レジスタ１
ｂへの格納，算術論理演算回路４による論理演算処理，
この論理演算処理結果によるレジスタ１ｂの格納情報の
更新，及びこのレジスタ１ｂの格納情報の記憶装置２０
への書込みという処理手順を踏む構成となっているの
で、処理時間がかかるという問題点があった。
【０００７】本発明の目的は、処理時間を短縮すること
ができる半導体集積回路を提供することにある。
ができる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】第１の発明の半導体集積
回路は、ビット単位の論理情報を格納するレジスタを備
え、論理積及び論理和を含む論理演算処理の１つを指定
する論理演算処理情報に従ってメモリ回路の所定のアド
レスから読出したビット単位の論理情報と前記レジスタ
に格納されているビット単位の論理情報との論理演算処
理を行い前記メモリ回路の所定のアドレスへ書戻す半導
体集積回路において、前記論理演算処理情報が論理積の
演算処理を指定したとき、前記レジスタに格納されてい
る論理情報が”０”であれば前記メモリ回路の所定のア
ドレスに”０”を書込み”１”であればそのままとし、
前記論理演算処理情報が論理和の演算処理を指定したと
き、前記レジスタに格納されている論理情報が”１”で
あれば前記メモリ回路の所定のアドレスに”１”を書込
み”０”であればそのままとする書込み制御回路を設け
て構成される。
回路は、ビット単位の論理情報を格納するレジスタを備
え、論理積及び論理和を含む論理演算処理の１つを指定
する論理演算処理情報に従ってメモリ回路の所定のアド
レスから読出したビット単位の論理情報と前記レジスタ
に格納されているビット単位の論理情報との論理演算処
理を行い前記メモリ回路の所定のアドレスへ書戻す半導
体集積回路において、前記論理演算処理情報が論理積の
演算処理を指定したとき、前記レジスタに格納されてい
る論理情報が”０”であれば前記メモリ回路の所定のア
ドレスに”０”を書込み”１”であればそのままとし、
前記論理演算処理情報が論理和の演算処理を指定したと
き、前記レジスタに格納されている論理情報が”１”で
あれば前記メモリ回路の所定のアドレスに”１”を書込
み”０”であればそのままとする書込み制御回路を設け
て構成される。
【０００９】第２の発明の半導体集積回路は、それぞれ
対応するアドレスをもちビット単位の論理情報を書込み
記憶し読出す複数の論理情報格納部を備えたメモリ回路
と、論理積及び論理和を含む論理演算処理の１つを指定
する論理演算処理情報が論理積の演算処理を指定したと
きレジスタ論理情報が”０”を書込み”１”であればそ
のままとし、前記論理演算処理情報が論理和の演算処理
を指定したとき前記レジスタ論理情報が”１”であれば
前記メモリ回路の所定のアドレスの論理情報格納部に”
１”を書込み”０”であればそのままとする書込み制御
回路とを有している。
対応するアドレスをもちビット単位の論理情報を書込み
記憶し読出す複数の論理情報格納部を備えたメモリ回路
と、論理積及び論理和を含む論理演算処理の１つを指定
する論理演算処理情報が論理積の演算処理を指定したと
きレジスタ論理情報が”０”を書込み”１”であればそ
のままとし、前記論理演算処理情報が論理和の演算処理
を指定したとき前記レジスタ論理情報が”１”であれば
前記メモリ回路の所定のアドレスの論理情報格納部に”
１”を書込み”０”であればそのままとする書込み制御
回路とを有している。
【００１０】
【作用】論理演算処理がビット単位の論理積，論理和の
場合、記憶装置から読出された論理情報の内容に関係な
く、この論理情報との論理演算処理を行うレジスタの格
納内容により論理演算処理結果が決定されるので、本発
明においては、レジスタの格納情報及び論理演算処理の
内容が何であるかを判定し、この判定結果によりメモリ
回路に所定の情報を書込む書込み制御回路を設けること
により、メモリ回路から論理情報を読出さずにその内容
を更新することができ、従って処理時間を短縮すること
ができる。
場合、記憶装置から読出された論理情報の内容に関係な
く、この論理情報との論理演算処理を行うレジスタの格
納内容により論理演算処理結果が決定されるので、本発
明においては、レジスタの格納情報及び論理演算処理の
内容が何であるかを判定し、この判定結果によりメモリ
回路に所定の情報を書込む書込み制御回路を設けること
により、メモリ回路から論理情報を読出さずにその内容
を更新することができ、従って処理時間を短縮すること
ができる。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１３】この実施例は、ビット単位の論理情報を格
納し出力するレジスタ１を備え、論理積及び論理和を含
む論理演算処理の１つを指定する論理演算処理情報ＰＩ
に従ってメモリ装置２０の所定のアドレスの論理情報格
納部２１から読出したビット単位の論理情報とレジスタ
１に格納されているビット単位の論理情報ＲＩとの論理
演算処理を行いメモリ装置２０の所定のアドレス論理情
報格納部２１へ書戻す構成の半導体集積回路１０に、論
理演算処理情報ＰＩが論理積の演算処理を指定したと
き、レジスタ１に格納されている論理情報ＲＩが”０”
であればメモリ装置２０の所定のアドレス論理情報格納
部２１に”０”を書込み”１”であればそのままとし、
論理演算処理情報ＰＩが論理和の演算処理を指定したと
き、レジスタ１に格納されている論理情報ＲＩが”１”
であればメモリ装置２０の所定のアドレスの論理情報格
納部２１に”１”を書込み”０”であればそのままとす
る書込み制御回路２を設けた構成となっている。
納し出力するレジスタ１を備え、論理積及び論理和を含
む論理演算処理の１つを指定する論理演算処理情報ＰＩ
に従ってメモリ装置２０の所定のアドレスの論理情報格
納部２１から読出したビット単位の論理情報とレジスタ
１に格納されているビット単位の論理情報ＲＩとの論理
演算処理を行いメモリ装置２０の所定のアドレス論理情
報格納部２１へ書戻す構成の半導体集積回路１０に、論
理演算処理情報ＰＩが論理積の演算処理を指定したと
き、レジスタ１に格納されている論理情報ＲＩが”０”
であればメモリ装置２０の所定のアドレス論理情報格納
部２１に”０”を書込み”１”であればそのままとし、
論理演算処理情報ＰＩが論理和の演算処理を指定したと
き、レジスタ１に格納されている論理情報ＲＩが”１”
であればメモリ装置２０の所定のアドレスの論理情報格
納部２１に”１”を書込み”０”であればそのままとす
る書込み制御回路２を設けた構成となっている。
【００１４】この実施例においては、従来必要としてい
た、記憶装置２０からの論理情報の読出し、レジスタ１
ｂへの格納、算術論理演算回路４による論理演算処理、
及びこの論理演算処理結果によるレジスタ１ｂの格納情
報の更新が不要となり、書込み制御回路２によるレジス
タ１の格納情報の判別及び記憶装置２０への論理情報
（ＷＩ）の書込み又はレジスタ１の格納情報の判別のみ
となるので、記憶装置２０の論理情報の更新のための処
理時間を大幅に短縮することができる。またこの更新処
理と並行して算術論理演算回路（４）を他の処理に使用
できるので、コンピュータシステムの性能を向上させる
ことができる。
た、記憶装置２０からの論理情報の読出し、レジスタ１
ｂへの格納、算術論理演算回路４による論理演算処理、
及びこの論理演算処理結果によるレジスタ１ｂの格納情
報の更新が不要となり、書込み制御回路２によるレジス
タ１の格納情報の判別及び記憶装置２０への論理情報
（ＷＩ）の書込み又はレジスタ１の格納情報の判別のみ
となるので、記憶装置２０の論理情報の更新のための処
理時間を大幅に短縮することができる。またこの更新処
理と並行して算術論理演算回路（４）を他の処理に使用
できるので、コンピュータシステムの性能を向上させる
ことができる。
【００１５】図２は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００１６】この実施例は、それぞれ対応するアドレス
をもちビット単位の論理情報を書込み記憶し読出す複数
の論理情報格納部３１を備えたメモリ回路３を有する記
憶装置としての半導体集積回路１０ａに、ＣＰＵ等の半
導体集積回路から供給され、論理積及び論理和を含む論
理演算処理の１つを指定する論理演算処理情報ＰＩが論
理積の演算処理を指定したとき同様にＣＰＵ等からのレ
ジスタ論理情報ＲＩが”０”であればメモリ回路３の所
定のアドレスの論理情報格納部３１に”０”を書込み”
１”であればそのままとし、論理演算処理情報ＰＩが論
理和の演算処理を指定したときレジスタ論理情報ＲＩ
が”１”であればメモリ回路３の所定のアドレスの論理
情報格納部３１に”１”を書込み”０”であればそのま
まとする書込み制御回路２ａを設けたものである。
をもちビット単位の論理情報を書込み記憶し読出す複数
の論理情報格納部３１を備えたメモリ回路３を有する記
憶装置としての半導体集積回路１０ａに、ＣＰＵ等の半
導体集積回路から供給され、論理積及び論理和を含む論
理演算処理の１つを指定する論理演算処理情報ＰＩが論
理積の演算処理を指定したとき同様にＣＰＵ等からのレ
ジスタ論理情報ＲＩが”０”であればメモリ回路３の所
定のアドレスの論理情報格納部３１に”０”を書込み”
１”であればそのままとし、論理演算処理情報ＰＩが論
理和の演算処理を指定したときレジスタ論理情報ＲＩ
が”１”であればメモリ回路３の所定のアドレスの論理
情報格納部３１に”１”を書込み”０”であればそのま
まとする書込み制御回路２ａを設けたものである。
【００１７】このような構成とすることによって、従来
は、単に指定された情報の書き込み、読みだしができる
にすぎなかった記憶装置が、制御信号によって、既に記
憶されている情報と、新規に書き込み情報間の論理和、
或いは論理積処理を行い、それを新規の記憶情報とする
ことが可能な記憶装置となる。すなわち、従来、組み合
わせ回路的な構成であった記憶装置が、順序回路的な構
成の記憶装置となる。本実施例を用いれば、例えば、ビ
ットマップ情報を記憶している画像メモリ等の応用にお
いて、メモリ回路３内の論理情報を読出すことなく、Ｃ
ＰＵ等のレジスタとメモリ回路３内の論理情報との論理
処理を行い、記憶論理情報の更新が可能となり、処理の
高速化が図れる。
は、単に指定された情報の書き込み、読みだしができる
にすぎなかった記憶装置が、制御信号によって、既に記
憶されている情報と、新規に書き込み情報間の論理和、
或いは論理積処理を行い、それを新規の記憶情報とする
ことが可能な記憶装置となる。すなわち、従来、組み合
わせ回路的な構成であった記憶装置が、順序回路的な構
成の記憶装置となる。本実施例を用いれば、例えば、ビ
ットマップ情報を記憶している画像メモリ等の応用にお
いて、メモリ回路３内の論理情報を読出すことなく、Ｃ
ＰＵ等のレジスタとメモリ回路３内の論理情報との論理
処理を行い、記憶論理情報の更新が可能となり、処理の
高速化が図れる。
【００１８】
【発明の効果】以上説明したように本発明は、論理演算
処理情報が論理積か論理和かを判断しかつレジスタの格
納情報に応じて記憶装置（メモリ回路）の論理情報を更
新する書込み制御回路を設けた構成とすることにより、
記憶装置（メモリ回路）から論理情報を読出すことなく
その論理情報を更新することができるので、処理時間を
短縮することができる効果がある。
処理情報が論理積か論理和かを判断しかつレジスタの格
納情報に応じて記憶装置（メモリ回路）の論理情報を更
新する書込み制御回路を設けた構成とすることにより、
記憶装置（メモリ回路）から論理情報を読出すことなく
その論理情報を更新することができるので、処理時間を
短縮することができる効果がある。
【図１】本発明の第１の実施例を示すブロック図てあ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来の半導体集積回路の一例を示すブロック図
である。
である。
【符号の説明】 １，１ａ，１ｂ レジスタ ２，２ａ 書込み制御回路 ３ メモリ回路 ４ 算術論理演算回路 １０，１０ａ，１０ｂ 半導体集積回路 ２０ 記憶装置 ２１，３１ 論理情報格納部
Claims (2)
- 【請求項１】 ビット単位の論理情報を格納するレジス
タを備え、論理積及び論理和を含む論理演算処理の１つ
を指定する論理演算処理情報に従ってメモリ回路の所定
のアドレスから読出したビット単位の論理情報と前記レ
ジスタに格納されているビット単位の論理情報との論理
演算処理を行い前記メモリ回路の所定のアドレスへ書戻
す半導体集積回路において、前記論理演算処理情報が論
理積の演算処理を指定したとき、前記レジスタに格納さ
れている論理情報が”０”であれば前記メモリ回路の所
定のアドレスに”０”を書込み”１”であればそのまま
とし、前記論理演算処理情報が論理和の演算処理を指定
したとき、前記レジスタに格納されている論理情報が”
１”であれば前記メモリ回路の所定のアドレスに”１”
を書込み”０”であればそのままとする書込み制御回路
を設けたことを特徴とする半導体集積回路。 - 【請求項２】 それぞれ対応するアドレスをもちビット
単位の論理情報を書込み記憶し読出す複数の論理情報格
納部を備えたメモリ回路と、論理積及び論理和を含む論
理演算処理の１つを指定する論理演算処理情報が論理積
の演算処理を指定したときレジスタ論理情報が”０”を
書込み”１”であればそのままとし、前記論理演算処理
情報が論理和の演算処理を指定したとき前記レジスタ論
理情報が”１”であれば前記メモリ回路の所定のアドレ
スの論理情報格納部に”１”を書込み”０”であればそ
のままとする書込み制御回路とを有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130992A JPH05298178A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9130992A JPH05298178A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298178A true JPH05298178A (ja) | 1993-11-12 |
Family
ID=14022873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9130992A Pending JPH05298178A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298178A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033498A1 (en) * | 1995-04-19 | 1996-10-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
-
1992
- 1992-04-13 JP JP9130992A patent/JPH05298178A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996033498A1 (en) * | 1995-04-19 | 1996-10-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
| US5732024A (en) * | 1995-04-19 | 1998-03-24 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
| US5909401A (en) * | 1995-04-19 | 1999-06-01 | Cirrus Logic, Inc. | Sensing circuitry with boolean logic |
| US5910919A (en) * | 1995-04-19 | 1999-06-08 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
| US5914900A (en) * | 1995-04-19 | 1999-06-22 | Cirrus Logic, Inc. | Circuits, systems and methods for modifying data stored in a memory using logic operations |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990427 |