JP3039554B2 - メモリアクセス回路及び出力装置 - Google Patents
メモリアクセス回路及び出力装置Info
- Publication number
- JP3039554B2 JP3039554B2 JP1095185A JP9518589A JP3039554B2 JP 3039554 B2 JP3039554 B2 JP 3039554B2 JP 1095185 A JP1095185 A JP 1095185A JP 9518589 A JP9518589 A JP 9518589A JP 3039554 B2 JP3039554 B2 JP 3039554B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ランダムアクセスメモリに、例えば多ビッ
トイメージデータのようなデータをシフトして書き込む
メモリアクセス回路および出力装置に関する。
トイメージデータのようなデータをシフトして書き込む
メモリアクセス回路および出力装置に関する。
［従来の技術］ 従来、ホストコンピュータ等から送られてくるコード
データ等の文章情報を内部のランダムアクセスメモリ
（RAM）上にビットイメージとして展開し、然る後、こ
のビットイメージデータを読み出して出力する方式のレ
ーザビームプリンタ等の出力装置では、印字位置を任意
にするために、上記のRAMへ書き込むビットイメージは
ビットシフトされたものが必要である。
データ等の文章情報を内部のランダムアクセスメモリ
（RAM）上にビットイメージとして展開し、然る後、こ
のビットイメージデータを読み出して出力する方式のレ
ーザビームプリンタ等の出力装置では、印字位置を任意
にするために、上記のRAMへ書き込むビットイメージは
ビットシフトされたものが必要である。
また、印字する文字に対して白黒反転等の修飾を付加
することも可能であり、印字データ間において論理演算
を行っている。
することも可能であり、印字データ間において論理演算
を行っている。
もし出力装置が低速で、その装置のCPU（中央演算処
理装置）の処理速度が十分に間に合うものであれば、ソ
フトウェアによるCPUでの演算により上述のビットシフ
ト、またデータの論理演算は実現できるが、レーザビー
ムプリンタ等の高速の文章出力装置ではそれでは間に合
わず、そのため通常別のビットシフト回路，論理演算回
路を用意している。
理装置）の処理速度が十分に間に合うものであれば、ソ
フトウェアによるCPUでの演算により上述のビットシフ
ト、またデータの論理演算は実現できるが、レーザビー
ムプリンタ等の高速の文章出力装置ではそれでは間に合
わず、そのため通常別のビットシフト回路，論理演算回
路を用意している。
そして、CPUがビットシフトの処理を行う際には、CPU
のライト（書き込み）サイクルにおいてビットシフトさ
れるべきデータをビットシフト回路を経由させてビット
シフトを行った後、そのシフトされたデータと既にRAM
に書き込まれているデータとの間で論理演算回路を用い
て論理演算を行い、その演算結果をRAMに書き込んでい
る。例えば、１バイトのデータをビットシフトしてRAM
に書く場合にはシフトされる２バイトとなり、RAM上の
２つの連続したアドレスに書き込まれる。
のライト（書き込み）サイクルにおいてビットシフトさ
れるべきデータをビットシフト回路を経由させてビット
シフトを行った後、そのシフトされたデータと既にRAM
に書き込まれているデータとの間で論理演算回路を用い
て論理演算を行い、その演算結果をRAMに書き込んでい
る。例えば、１バイトのデータをビットシフトしてRAM
に書く場合にはシフトされる２バイトとなり、RAM上の
２つの連続したアドレスに書き込まれる。
［発明が解決しようとする課題］ しかしながら、上述の従来例において、データがバイ
ト構成でない時には、連続アクセスの最後のサイクルに
おいて、シフト量の関係から２バイトにまたがらない状
態が存在し、CPUが連続アクセスの最後のサイクルの検
出をし、RAMへのアクセス回数を制御している。また、
データをシフトしているので、連続アクセスの最後のサ
イクルにおいて余分なビットが存在し、既に書き込まれ
ているデータと論理演算を行う際に、余分なビットを除
去しなければならないが、上述のようにデータの構成，
シフト量の関係からCPUが上記の余分なビットの除去の
タイミングを制御している。
ト構成でない時には、連続アクセスの最後のサイクルに
おいて、シフト量の関係から２バイトにまたがらない状
態が存在し、CPUが連続アクセスの最後のサイクルの検
出をし、RAMへのアクセス回数を制御している。また、
データをシフトしているので、連続アクセスの最後のサ
イクルにおいて余分なビットが存在し、既に書き込まれ
ているデータと論理演算を行う際に、余分なビットを除
去しなければならないが、上述のようにデータの構成，
シフト量の関係からCPUが上記の余分なビットの除去の
タイミングを制御している。
このような種々の処理をCPUの制御の基で行っている
ので、従来装置ではCPUの処理速度の向上が図れないと
いう欠点があった。
ので、従来装置ではCPUの処理速度の向上が図れないと
いう欠点があった。
本発明の目的は、上述の欠点を除去し、メモリへのア
クセスを最小限におさせて、CPUの処理速度の向上を図
ったメモリアクセス回路および出力装置を提供すること
にある。
クセスを最小限におさせて、CPUの処理速度の向上を図
ったメモリアクセス回路および出力装置を提供すること
にある。
［課題を解決するための手段］ 上記目的を達成するため、請求項１の発明は、メモリ
のアドレスを指示するアドレス手段と、連続アクセス時
の最後のサイクルにおいて、シフトされたデータの書き
込みを行うことを示す信号に応じて前記アドレス手段の
アドレスを１増加させる手段と、アドレスのライトデー
タのシフト量を指示する指示手段と、前記指示手段によ
り指示されたシフト量に基づきライトデータをビットシ
フトさせるビットシフト手段と、前記ビットシフト手段
によりビットシフトされライトデータが２バイトにまた
がる場合のビットシフトされた２バイトめのデータを記
憶する第１ラッチ手段と、前記ビットシフト手段により
ビットシフトされた１バイトめのデータと前記第１ラッ
チ手段に記憶された前回のサイクルのデータとの論理和
をとる第１論理和手段と、マスクデータを記憶する第２
ラッチ手段と、メモリから読み出されたデータと前記第
２ラッチ手段に記憶されていたマスクデータとの論理積
をとる第１論理積手段と、前記第１論理和手段の出力デ
ータと前記マスクデータの反転データとの論理積を取る
第２論理積手段と、前記第１論理積手段の出力データと
前記第２論理積手段の出力データとの論理和をとる第２
論理和手段とを有し、前記第２論理和手段の出力データ
を前記アドレス手段により指示されるアドレスに書き込
むことを特徴とする。
のアドレスを指示するアドレス手段と、連続アクセス時
の最後のサイクルにおいて、シフトされたデータの書き
込みを行うことを示す信号に応じて前記アドレス手段の
アドレスを１増加させる手段と、アドレスのライトデー
タのシフト量を指示する指示手段と、前記指示手段によ
り指示されたシフト量に基づきライトデータをビットシ
フトさせるビットシフト手段と、前記ビットシフト手段
によりビットシフトされライトデータが２バイトにまた
がる場合のビットシフトされた２バイトめのデータを記
憶する第１ラッチ手段と、前記ビットシフト手段により
ビットシフトされた１バイトめのデータと前記第１ラッ
チ手段に記憶された前回のサイクルのデータとの論理和
をとる第１論理和手段と、マスクデータを記憶する第２
ラッチ手段と、メモリから読み出されたデータと前記第
２ラッチ手段に記憶されていたマスクデータとの論理積
をとる第１論理積手段と、前記第１論理和手段の出力デ
ータと前記マスクデータの反転データとの論理積を取る
第２論理積手段と、前記第１論理積手段の出力データと
前記第２論理積手段の出力データとの論理和をとる第２
論理和手段とを有し、前記第２論理和手段の出力データ
を前記アドレス手段により指示されるアドレスに書き込
むことを特徴とする。
請求項２の発明は、データを入力する入力部と、デー
タを記憶するメモリと、メモリのアドレスを指示するア
ドレス手段と、連続アクセス時の最後のサイクルにおい
て、シフトされたデータの書き込みを行うことを示す信
号に応じて前記アドレス手段のアドレスを１増加させる
手段と、ライトデータのシフト量を指示する指示手段
と、前記指示手段により指示されたシフト量に基づきラ
イトデータをビットシフトさせるビットシフト手段と、
前記ビットシフト手段によりビットシフトされライトデ
ータが２バイトにまたがる場合のビットシフトされた２
バイトめのデータを記憶する第１ラッチ手段と、前記ビ
ットシフト手段によりビットシフトされた１バイトめの
データと前記第１ラッチ手段に記憶された前回のサイク
ルのデータとの論理和をとる第１論理和手段と、マスク
データを記憶する第２ラッチ手段と、メモリから読み出
されたデータと前記第２ラッチ手段に記憶されていたマ
スクデータとの論理積をとる第１論理積手段と、前記第
１論理和手段の出力データと前記マスクデータの反転デ
ータとの論理積を取る第２論理積手段と、前記第１論理
積手段の出力データと前記第２論理積手段の出力データ
との論理和をとる第２論理和手段とを有し、前記第２論
理和手段の出力データを前記アドレス手段により指示さ
れるアドレスに書き込むメモリアクセス回路と、前記入
力部により入力されたデータに基づき可視出力を行う出
力部とを有することを特徴とする。
タを記憶するメモリと、メモリのアドレスを指示するア
ドレス手段と、連続アクセス時の最後のサイクルにおい
て、シフトされたデータの書き込みを行うことを示す信
号に応じて前記アドレス手段のアドレスを１増加させる
手段と、ライトデータのシフト量を指示する指示手段
と、前記指示手段により指示されたシフト量に基づきラ
イトデータをビットシフトさせるビットシフト手段と、
前記ビットシフト手段によりビットシフトされライトデ
ータが２バイトにまたがる場合のビットシフトされた２
バイトめのデータを記憶する第１ラッチ手段と、前記ビ
ットシフト手段によりビットシフトされた１バイトめの
データと前記第１ラッチ手段に記憶された前回のサイク
ルのデータとの論理和をとる第１論理和手段と、マスク
データを記憶する第２ラッチ手段と、メモリから読み出
されたデータと前記第２ラッチ手段に記憶されていたマ
スクデータとの論理積をとる第１論理積手段と、前記第
１論理和手段の出力データと前記マスクデータの反転デ
ータとの論理積を取る第２論理積手段と、前記第１論理
積手段の出力データと前記第２論理積手段の出力データ
との論理和をとる第２論理和手段とを有し、前記第２論
理和手段の出力データを前記アドレス手段により指示さ
れるアドレスに書き込むメモリアクセス回路と、前記入
力部により入力されたデータに基づき可視出力を行う出
力部とを有することを特徴とする。
［作 用］ 本発明では、上記構成により、ビットシフトされたデ
ータをメモリ上の連続するアドレスに展開する場合に、
メモリへのアクセス回数を自動的に制御し、また最後の
サイクルにおける余分なビットの除去を自動的に行なう
ようにしたので、メモリへのアクセスを最小限に抑える
ことができ、CPUの処理速度をの向上を計ることができ
る。
ータをメモリ上の連続するアドレスに展開する場合に、
メモリへのアクセス回数を自動的に制御し、また最後の
サイクルにおける余分なビットの除去を自動的に行なう
ようにしたので、メモリへのアクセスを最小限に抑える
ことができ、CPUの処理速度をの向上を計ることができ
る。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例のメモリリード／ライト回
路を有する出力装置全体の概略構成を示す。
路を有する出力装置全体の概略構成を示す。
第２図において、100は装置全体の制御を行うCPU（中
央演算処理装置）であり、ROM（リードオンリメモリ）1
03にCPU100の制御プログラムが内蔵されている。101は
データメモリであるRAM（ランダムアクセスメモリ）４
のリード／ライトを制御するメモリリード／ライト回路
（メモリアクセス回路に相当する）、104は例えば文章
情報などのデータを入力するデータ入力部、105はデー
タ入力部から入力されたデータの可視表示（または記
録）出力を行うデータ出力部である。データ出力部105
としては各種のドットプリンタやディスプレイ装置が適
用できる。
央演算処理装置）であり、ROM（リードオンリメモリ）1
03にCPU100の制御プログラムが内蔵されている。101は
データメモリであるRAM（ランダムアクセスメモリ）４
のリード／ライトを制御するメモリリード／ライト回路
（メモリアクセス回路に相当する）、104は例えば文章
情報などのデータを入力するデータ入力部、105はデー
タ入力部から入力されたデータの可視表示（または記
録）出力を行うデータ出力部である。データ出力部105
としては各種のドットプリンタやディスプレイ装置が適
用できる。
第１図は本発明の一実施例のメモリリード／ライト回
路101の回路構成を示す。
路101の回路構成を示す。
第１図において、１はCPU100からの起動信号２とリー
ド／ライト（R/W）信号３とにより起動されるタイミン
グ発生回路であり、本メモリリード／ライト回路101の
タイミング制御を行う。４はRAMであり、例えばビット
イメージデータ等がこのRAM4に展開される。５はRAM4の
メモリリード／ライト信号であり、この信号のHIGH（ハ
イ）レベルでデータの読み出し、LOW（ロー）レベルで
データの書き込みがRAM4に対して行われる。６はRAM4の
出力データ７を読み出すためのバッファである。
ド／ライト（R/W）信号３とにより起動されるタイミン
グ発生回路であり、本メモリリード／ライト回路101の
タイミング制御を行う。４はRAMであり、例えばビット
イメージデータ等がこのRAM4に展開される。５はRAM4の
メモリリード／ライト信号であり、この信号のHIGH（ハ
イ）レベルでデータの読み出し、LOW（ロー）レベルで
データの書き込みがRAM4に対して行われる。６はRAM4の
出力データ７を読み出すためのバッファである。
８はCPU100からのデータバス10のデータとラッチ信号
18とによりビットシフト回路９におけるデータのシフト
量をラッチするラッチ回路である。11はビットシフト回
路９からシフトアウトされたデータ14をラッチするラッ
チ回路であり、ラッチ信号27でラッチされ、クリア信号
26でそのラッチされたデータがクリアされる。12はラッ
チ回路11の出力13とビットシフト回路９の出力14との論
理和（OR）をとるOR回路である。
18とによりビットシフト回路９におけるデータのシフト
量をラッチするラッチ回路である。11はビットシフト回
路９からシフトアウトされたデータ14をラッチするラッ
チ回路であり、ラッチ信号27でラッチされ、クリア信号
26でそのラッチされたデータがクリアされる。12はラッ
チ回路11の出力13とビットシフト回路９の出力14との論
理和（OR）をとるOR回路である。
16はRAM4への連続アクセス時の最後のサイクルにおい
て、アドレスを１増加させてシフトされたデータを書き
込みを行う（真）か、または行わない（偽）かを示す信
号（LEWE）であり、CPU100からタイミング発生回路１へ
供給される。17はタイミング発生回路１からCPU100へ送
出される終了信号である。19はCPU100からのアドレスバ
ス、20はアドレスバス19上のアドレスをカウントするRA
M4のアドレスカウンタ、21はアドレスカウンタ20から供
給されるRAM4のアドレスである。22はアドレスカウンタ
20にCPU100からのアドレス19をロードするアドレスロー
ド信号、23はアドレスカウンタ20を１増加するインクリ
メント信号である。
て、アドレスを１増加させてシフトされたデータを書き
込みを行う（真）か、または行わない（偽）かを示す信
号（LEWE）であり、CPU100からタイミング発生回路１へ
供給される。17はタイミング発生回路１からCPU100へ送
出される終了信号である。19はCPU100からのアドレスバ
ス、20はアドレスバス19上のアドレスをカウントするRA
M4のアドレスカウンタ、21はアドレスカウンタ20から供
給されるRAM4のアドレスである。22はアドレスカウンタ
20にCPU100からのアドレス19をロードするアドレスロー
ド信号、23はアドレスカウンタ20を１増加するインクリ
メント信号である。
24はビットシフト回路９の出力が第１バイト目である
か、第２バイト目であるかを選択する選択信号であり、
タイミング発生回路１からビットシフト回路９へ出力さ
れる。
か、第２バイト目であるかを選択する選択信号であり、
タイミング発生回路１からビットシフト回路９へ出力さ
れる。
31はCPU100がRAM4へ連続してアクセスする回数を設定
するラッチ回路であり、ラッチ信号30によってラッチさ
れる。32はCPU100がRAM4をアクセスした回数を計数する
カウンタであり、ラッチ回路31の出力33をカウンタロー
ド信号34でロードされ、デクリメント信号35によって１
減少し、カウンタ32の値が０になるとボロー信号36がカ
ウンタ32から出力される。
するラッチ回路であり、ラッチ信号30によってラッチさ
れる。32はCPU100がRAM4をアクセスした回数を計数する
カウンタであり、ラッチ回路31の出力33をカウンタロー
ド信号34でロードされ、デクリメント信号35によって１
減少し、カウンタ32の値が０になるとボロー信号36がカ
ウンタ32から出力される。
38はCPU100からのデータバス10のデータをラッチ信号
37によってラッチされるラッチ回路であり、出力イネー
ブル信号50がLOWレベルの時に、そのラッチ回路38の出
力39は全てLOWレベルになり、出力イネーブル信号50がH
IGHレベルの時に、そのラッチ回路38の出力39はラッチ
回路38にラッチされた値が出力される。40はRAM4からの
出力データ７とラッチ回路38の出力39との論理積（AN
D）をとるAND回路である。42はラッチ回路38の出力39を
反転するインバート回路である。43はRAM4からの出力デ
ータ７とOR回路12の出力データ15との各種論理演算を行
うALU（演算論理装置）である。46はALU43の出力44と、
ラッチ回路38の出力39のインバート（反転）された出力
45との論理積をとるAND回路である。48はAND回路40の出
力41とAND回路46の出力47との論理和をとるOR回路であ
り、OR回路48の出力49はRAM4の入力データとなる。
37によってラッチされるラッチ回路であり、出力イネー
ブル信号50がLOWレベルの時に、そのラッチ回路38の出
力39は全てLOWレベルになり、出力イネーブル信号50がH
IGHレベルの時に、そのラッチ回路38の出力39はラッチ
回路38にラッチされた値が出力される。40はRAM4からの
出力データ７とラッチ回路38の出力39との論理積（AN
D）をとるAND回路である。42はラッチ回路38の出力39を
反転するインバート回路である。43はRAM4からの出力デ
ータ７とOR回路12の出力データ15との各種論理演算を行
うALU（演算論理装置）である。46はALU43の出力44と、
ラッチ回路38の出力39のインバート（反転）された出力
45との論理積をとるAND回路である。48はAND回路40の出
力41とAND回路46の出力47との論理和をとるOR回路であ
り、OR回路48の出力49はRAM4の入力データとなる。
次に、第３図，第４図および第５図を参照して、本実
施例のメモリリード／ライト回路101におけるビットシ
フトして最後のシフトしたデータが２バイトにまたがる
時の動作の説明を行う。
施例のメモリリード／ライト回路101におけるビットシ
フトして最後のシフトしたデータが２バイトにまたがる
時の動作の説明を行う。
第３図のタイミングチャートは本実施例におけるRAM4
の連続するアドレスにビットシフトしてデータをRAM4に
書き込む時の各信号のタイミングを示す。
の連続するアドレスにビットシフトしてデータをRAM4に
書き込む時の各信号のタイミングを示す。
第４図は最初のデータがシフトされた時のデータの状
態を示し、第５図は最後のデータがシフトされた時のデ
ータの状態を示す。
態を示し、第５図は最後のデータがシフトされた時のデ
ータの状態を示す。
まず、CPU100はデータをRAM4へ書き込む前に、ラッチ
回路８にシフト量をセットし、ラッチ回路31に連続して
RAM4をアクセスする回数をセットする。タイミング発生
回路１はラッチ信号30のレベル変化に応じてカウンタロ
ード信号34を起動し、カウンタ32にアクセス回数をロー
ドする。
回路８にシフト量をセットし、ラッチ回路31に連続して
RAM4をアクセスする回数をセットする。タイミング発生
回路１はラッチ信号30のレベル変化に応じてカウンタロ
ード信号34を起動し、カウンタ32にアクセス回数をロー
ドする。
また、CPU100はALU43に対して演算命令をセットして
おく（図示しない）。ここでは既にRAM4上に書かれてい
るデータをこれから書き込むデータに置き換える演算命
令をALU43にセットしたものとする。
おく（図示しない）。ここでは既にRAM4上に書かれてい
るデータをこれから書き込むデータに置き換える演算命
令をALU43にセットしたものとする。
また、CPU100はラッチ回路38にラッチ信号37によって
第４図の（ｅ）で示されるデータをラッチしておく。
第４図の（ｅ）で示されるデータをラッチしておく。
この時、タイミングア発生回路１は、ラッチ信号30の
レベル変化に応じて出力イネーブル信号50をHIGHレベル
にする。このイネーブル信号50のレベル変化後、ラッチ
回路38の出力39には上記のCPU100によりラッチされた値
である第４図の（ｅ）が出力されている。
レベル変化に応じて出力イネーブル信号50をHIGHレベル
にする。このイネーブル信号50のレベル変化後、ラッチ
回路38の出力39には上記のCPU100によりラッチされた値
である第４図の（ｅ）が出力されている。
CPU100はアドレスバス19およびデータバス10にそれぞ
れアドレスおよびデータを出力する。その後、CPU100は
起動信号２を出力し、リードライト信号３によりタイミ
ング発生回路１に起動をかける（タイミングT1,第３図
参照）。
れアドレスおよびデータを出力する。その後、CPU100は
起動信号２を出力し、リードライト信号３によりタイミ
ング発生回路１に起動をかける（タイミングT1,第３図
参照）。
これらの信号2,3を入力すると、タイミング発生回路
１はカウンタロード信号22をLOWレベルにして、アドレ
スカウンタ20にアドレス19をロードし、アドレスバス21
にアドレスバス19のアドレスを出力し、カウンタ32に対
してデクリメント信号35を出力し、カウンタ32の値を１
減少させる。
１はカウンタロード信号22をLOWレベルにして、アドレ
スカウンタ20にアドレス19をロードし、アドレスバス21
にアドレスバス19のアドレスを出力し、カウンタ32に対
してデクリメント信号35を出力し、カウンタ32の値を１
減少させる。
次に、タイミング発生回路１は選択信号24をLOWレベ
ルにする。これにより、ビットシフト回路９はラッチ回
路８からのシフト値入力28に応じたシフトした第１バイ
ト目のデータをバス14に出力する。また、この時、ラッ
チクリア信号26をHIGHレベルにしてラッチ回路11のクリ
ア状態を解除する（タイミングT2）。
ルにする。これにより、ビットシフト回路９はラッチ回
路８からのシフト値入力28に応じたシフトした第１バイ
ト目のデータをバス14に出力する。また、この時、ラッ
チクリア信号26をHIGHレベルにしてラッチ回路11のクリ
ア状態を解除する（タイミングT2）。
この時、ラッチ回路11の出力13は先程までクリア信号
26によりクリアされていたので０であり、そのためOR回
路12の出力15はビットシフト回路９の出力バス14の出力
と同等である（第４図の（ａ）参照）。
26によりクリアされていたので０であり、そのためOR回
路12の出力15はビットシフト回路９の出力バス14の出力
と同等である（第４図の（ａ）参照）。
上記の起動信号２の発生から一定時間経過後、RAM4か
らデータ７が出力される（タイミングT3,第４図の
（ｂ）参照）。
らデータ７が出力される（タイミングT3,第４図の
（ｂ）参照）。
RAM4からの出力データと上記のラッチ回路38の出力39
との間でAND演算がAND回路40において行われ、そのAND
回路40の出力41は第４図の（ｃ）に示すようになる。
との間でAND演算がAND回路40において行われ、そのAND
回路40の出力41は第４図の（ｃ）に示すようになる。
また、ALU43の出力44はCPU100により前もって設定し
てある上述の論理演算命令により、第４図の（ａ）に示
すようになっている。このALU43の出力44と、ラッチ回
路38の出力39の反転した出力45との間でAND回路46にお
いてAND演算が行われ、そのAND回路46の出力27は第４図
の（ｆ）に示すようになる。
てある上述の論理演算命令により、第４図の（ａ）に示
すようになっている。このALU43の出力44と、ラッチ回
路38の出力39の反転した出力45との間でAND回路46にお
いてAND演算が行われ、そのAND回路46の出力27は第４図
の（ｆ）に示すようになる。
AND回路40の出力41とAND回路46の出力47との間でOR回
路48において論理和の演算が行われ、そのOR回路48の出
力49、すなわちRAM4の入力データは第４図の（ｄ）に示
すようになる（タイミングT4）。
路48において論理和の演算が行われ、そのOR回路48の出
力49、すなわちRAM4の入力データは第４図の（ｄ）に示
すようになる（タイミングT4）。
その後、タイミング発生回路１はRAMライト信号５をL
OWレベルにしてデータ49をRAM4に書き込み（タイミング
T5）、RAMライト信号５をHIGHレベルにしてその書き込
みを終了する（タイミングT6）。
OWレベルにしてデータ49をRAM4に書き込み（タイミング
T5）、RAMライト信号５をHIGHレベルにしてその書き込
みを終了する（タイミングT6）。
その後、タイミング発生回路１は選択信号をHIGHレベ
ルにする。これにより、ビットシフト回路９では第２バ
イト目のデータ（第４図の（ａ＊）参照）が出力14にあ
らわれる。また、この時にタイミング発生回路１はCPU1
00に対して終了信号17を出力する（タイミングT7）。
ルにする。これにより、ビットシフト回路９では第２バ
イト目のデータ（第４図の（ａ＊）参照）が出力14にあ
らわれる。また、この時にタイミング発生回路１はCPU1
00に対して終了信号17を出力する（タイミングT7）。
次に、タイミング発生回路１はラッチ信号27を出力し
て、ビットシフトされた第２バイト目のデータをラッチ
回路11にラッチし、イネーブル信号50をLOWレベルにし
て、ラッチ回路38の出力39を全てLOWレベルにする。ま
た、CPU100は終了信号17を受け取ると、起動信号２をオ
フにする（タイミングT8）。
て、ビットシフトされた第２バイト目のデータをラッチ
回路11にラッチし、イネーブル信号50をLOWレベルにし
て、ラッチ回路38の出力39を全てLOWレベルにする。ま
た、CPU100は終了信号17を受け取ると、起動信号２をオ
フにする（タイミングT8）。
このようにして、CPU100は次のデータをＮ＋１番地に
書き込むべく、アドレスバス19およびデータバス10にア
ドレス，データを出力すると共に、起動信号２を出力
し、タイミング発生回路１に起動をかける。すると、上
述と同様に、選択信号24はLOWレベルになっているの
で、ビットシフト回路９の出力バス14には第１バイト目
のデータ出力がされる。一方ラッチ回路11の出力13には
前回のライトサイクルの第２バイト目が保持されてい
る。従って、OR回路12により前回のライトサイクルの第
２バイト目と今回のライトサイクルの第１バイト目のOR
演算が行われる。
書き込むべく、アドレスバス19およびデータバス10にア
ドレス，データを出力すると共に、起動信号２を出力
し、タイミング発生回路１に起動をかける。すると、上
述と同様に、選択信号24はLOWレベルになっているの
で、ビットシフト回路９の出力バス14には第１バイト目
のデータ出力がされる。一方ラッチ回路11の出力13には
前回のライトサイクルの第２バイト目が保持されてい
る。従って、OR回路12により前回のライトサイクルの第
２バイト目と今回のライトサイクルの第１バイト目のOR
演算が行われる。
イネーブル信号50はLOWレベルであるので、出力39は
全てLOWレベルとなっており、AND回路40の出力41は全て
LOWレベルとなっている。
全てLOWレベルとなっており、AND回路40の出力41は全て
LOWレベルとなっている。
また、ALU43の出力44には上記のOR回路12の出力15が
そのままあらわれる。出力39の反転出力45とALU43の出
力44との間でAND演算がAND回路46において行われるが、
そのAND回路46の出力47は上記のOR回路12の出力15と同
じであり、また、OR回路48の入力されるAND回路40の出
力は全てLOWレベルであるので、OR回路48の出力49はOR
回路12の出力15と同じである。すなわち、RAM4のＮ＋１
番目のアドレスにはＮ＋１番地のシフトしたデータとＮ
番地の第２バイト目のデータの論理和がとられたデータ
が書かれることになる。
そのままあらわれる。出力39の反転出力45とALU43の出
力44との間でAND演算がAND回路46において行われるが、
そのAND回路46の出力47は上記のOR回路12の出力15と同
じであり、また、OR回路48の入力されるAND回路40の出
力は全てLOWレベルであるので、OR回路48の出力49はOR
回路12の出力15と同じである。すなわち、RAM4のＮ＋１
番目のアドレスにはＮ＋１番地のシフトしたデータとＮ
番地の第２バイト目のデータの論理和がとられたデータ
が書かれることになる。
以後、上述したサイクルの繰返し動作により、その時
の第１バイト目と前回の第２バイト目のORデータをRAM4
に書き込んでいく。
の第１バイト目と前回の第２バイト目のORデータをRAM4
に書き込んでいく。
連続するアドレスの最後のアドレスにライトにいく前
に、CPU100は、ラッチ回路38に第５図（ｅ）に示される
データをラッチしておく。
に、CPU100は、ラッチ回路38に第５図（ｅ）に示される
データをラッチしておく。
最後のアドレスにCPU100がライトを行うと、カウンタ
32からボロー信号36がタイミング発生回路１に入力され
る。また、この時LENE信号16は真である（タイミングT2
0）。
32からボロー信号36がタイミング発生回路１に入力され
る。また、この時LENE信号16は真である（タイミングT2
0）。
これにより、タイミング発生回路１は１回目のライト
において終了信号17をCPU100に返さずに、アドレスカウ
ンタ20にインクリメント信号23を出力する（タイミング
T21）。これにより、RAM4のアドレス21は（Ｎ＋ｎ＋
１）となる。また、この時は、選択信号24がHIGHレベル
になり、第２バイト目のデータがビットシフト回路９か
ら出力されると同時に、ラッチ回路11に対してクリア信
号26をLOWレベルにして、そのラッチ回路11の出力11をL
OWレベルにする。このため、OR回路12の出力15には第５
図の（ａ＊）に示すデータがあらわれる。
において終了信号17をCPU100に返さずに、アドレスカウ
ンタ20にインクリメント信号23を出力する（タイミング
T21）。これにより、RAM4のアドレス21は（Ｎ＋ｎ＋
１）となる。また、この時は、選択信号24がHIGHレベル
になり、第２バイト目のデータがビットシフト回路９か
ら出力されると同時に、ラッチ回路11に対してクリア信
号26をLOWレベルにして、そのラッチ回路11の出力11をL
OWレベルにする。このため、OR回路12の出力15には第５
図の（ａ＊）に示すデータがあらわれる。
また、イネーブル信号50をHIGHレベルにすることによ
り、ラッチ回路38の出力39には第５図の（ｅ）に示すデ
ータが出力される（タイミングT21）。
り、ラッチ回路38の出力39には第５図の（ｅ）に示すデ
ータが出力される（タイミングT21）。
RAM4から出力７にデータが確定すると（タイミングT2
2）、前述したAND,OR演算が行われ、RAM4の（Ｎ＋ｎ＋
１）番地には第５図の（ｄ）に示すデータが書き込まれ
ることになる。
2）、前述したAND,OR演算が行われ、RAM4の（Ｎ＋ｎ＋
１）番地には第５図の（ｄ）に示すデータが書き込まれ
ることになる。
さらに、第６図および第７図を参照して、本実施例の
メモリリード／ライト回路101におけるビットシフトし
て最後のシフトしたデータが２バイトにまたがらない時
の動作の説明を行う。
メモリリード／ライト回路101におけるビットシフトし
て最後のシフトしたデータが２バイトにまたがらない時
の動作の説明を行う。
第６図のタイミングチャートは本実施例におけるRAM4
の連続するアドレスにビットシフトしてデータを書き込
む時の最後のサイクルにおける各信号のタイミングを示
す。
の連続するアドレスにビットシフトしてデータを書き込
む時の最後のサイクルにおける各信号のタイミングを示
す。
第７図は最後のデータがシフトされた時のデータの状
態を示す。第７図の斜線部はデータが不定であることを
示し、また括弧は前回のシフトされた２バイト目のデー
タを示している。連続するアドレスの最後のアドレスに
ライトにいく前にCPU100はラッチ回路38に第７図の
（ｅ）で示されるデータをラッチしておく。
態を示す。第７図の斜線部はデータが不定であることを
示し、また括弧は前回のシフトされた２バイト目のデー
タを示している。連続するアドレスの最後のアドレスに
ライトにいく前にCPU100はラッチ回路38に第７図の
（ｅ）で示されるデータをラッチしておく。
最後のアドレスにCPU100がライトを行うと、カウンタ
32からボロー信号36がタイミング発生回路１に入力され
る。また、この時LEWE信号16は偽である。これにより、
タイミング発生回路１はイネーブル信号50をHIGHレベル
にして、ラッチ回路50の出力39をイネーブルとする（タ
イミングT31,第６図参照）。
32からボロー信号36がタイミング発生回路１に入力され
る。また、この時LEWE信号16は偽である。これにより、
タイミング発生回路１はイネーブル信号50をHIGHレベル
にして、ラッチ回路50の出力39をイネーブルとする（タ
イミングT31,第６図参照）。
タイミング発生回路１は選択信号24をLOWレベルにし
て、シフトした第１バイト目のデータをビットシフト回
路９から出力させる（タイミングT32）。このシフトさ
れた出力データは第７図の（ａ）に示されている。
て、シフトした第１バイト目のデータをビットシフト回
路９から出力させる（タイミングT32）。このシフトさ
れた出力データは第７図の（ａ）に示されている。
一定時間後、RAM4から第７図の（ｂ）に示されるデー
タが出力データ７として出力される（タイミングT3
3）。
タが出力データ７として出力される（タイミングT3
3）。
AND回路40においてAND演算が行われ、そのAND回路40
の出力41には第７図の（ｃ）に示すデータが出力され
る。また、AND回路46においてAND演算が行われ、そのAN
D回路46の出力47には第７図の（ｆ）に示すデータが出
力される。OR回路48においてOR演算が行われ、RAM4の入
力データ49として第７図の（ｄ）で示されるデータが得
られる（タイミングT34）。
の出力41には第７図の（ｃ）に示すデータが出力され
る。また、AND回路46においてAND演算が行われ、そのAN
D回路46の出力47には第７図の（ｆ）に示すデータが出
力される。OR回路48においてOR演算が行われ、RAM4の入
力データ49として第７図の（ｄ）で示されるデータが得
られる（タイミングT34）。
タイミング発生回路１はRAMライト信号５をLOWレベル
にしてデータをRAM4に書き込み（タイミングT35）、次
にRAMライト信号５をHIGHレベルにしてRAM4へのデータ
の書き込みを終了する（タイミングT36）。その後、タ
イミング発生回路１はCPU100に対して終了信号17を出力
する。CPU100はこの終了信号17を受けて、最後のアドレ
スへのアクセスを終了する。
にしてデータをRAM4に書き込み（タイミングT35）、次
にRAMライト信号５をHIGHレベルにしてRAM4へのデータ
の書き込みを終了する（タイミングT36）。その後、タ
イミング発生回路１はCPU100に対して終了信号17を出力
する。CPU100はこの終了信号17を受けて、最後のアドレ
スへのアクセスを終了する。
他の実施例 上述した本実施例においては、最後の連続するアドレ
スにデータをライトする前にラッチ回路にデータを設定
しているが、ラッチ回路およびAND回路をもう一組設
け、カウンタ32のボロー信号36によってその二組を選択
するようにしてもよい。
スにデータをライトする前にラッチ回路にデータを設定
しているが、ラッチ回路およびAND回路をもう一組設
け、カウンタ32のボロー信号36によってその二組を選択
するようにしてもよい。
［発明の効果］ 以上説明したように、本発明によれば、メモリへのア
クセス回数を自動的に制御し、また最後のサイクルにお
ける余分なビットの除去を自動的に行なうようにしたの
で、メモリへのアクセスを最小限に抑えることができ、
CPUの処理速度を著しく向上できるという効果を得るこ
とができる。
クセス回数を自動的に制御し、また最後のサイクルにお
ける余分なビットの除去を自動的に行なうようにしたの
で、メモリへのアクセスを最小限に抑えることができ、
CPUの処理速度を著しく向上できるという効果を得るこ
とができる。
第１図は本発明の一実施例のメモリリード／ライト回路
の回路構成を示すブロック図、 第２図は第１図の本発明実施例回路を有する装置全体の
概略構成を示すブロック図、 第３図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがる時の動作タイミングを
示すタイミングチャート、 第４図は本発明実施例においてビットシフトを行い、デ
ータが２バイトにまたがる時のビットシフト処理の一例
を示す説明図、 第５図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがる時のビットシフト処理
の一例を示す説明図、 第６図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがらない時の動作タイミン
グを示すタイミングチャート、 第７図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがらない時のビットシフト
処理の例を示す説明図である。 １……タイミング発生回路、 ２……起動信号、 ４……RAM、 ９……ビットシフト回路、 11,31,38……ラッチ回路、 12……OR回路、 32……カウンタ、 40……AND回路、 43……ALU、 46……AND回路、 48……OR回路、 50……出力イネーブル信号、 100……CPU、 101……メモリリード／ライト回路。
の回路構成を示すブロック図、 第２図は第１図の本発明実施例回路を有する装置全体の
概略構成を示すブロック図、 第３図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがる時の動作タイミングを
示すタイミングチャート、 第４図は本発明実施例においてビットシフトを行い、デ
ータが２バイトにまたがる時のビットシフト処理の一例
を示す説明図、 第５図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがる時のビットシフト処理
の一例を示す説明図、 第６図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがらない時の動作タイミン
グを示すタイミングチャート、 第７図は本発明実施例においてビットシフトを行い、最
後のデータが２バイトにまたがらない時のビットシフト
処理の例を示す説明図である。 １……タイミング発生回路、 ２……起動信号、 ４……RAM、 ９……ビットシフト回路、 11,31,38……ラッチ回路、 12……OR回路、 32……カウンタ、 40……AND回路、 43……ALU、 46……AND回路、 48……OR回路、 50……出力イネーブル信号、 100……CPU、 101……メモリリード／ライト回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18
Claims (2)
- 【請求項１】メモリのアドレスを指示するアドレス手段
と、 連続アクセス時の最後のサイクルにおいて、シフトされ
たデータの書き込みを行うことを示す信号に応じて前記
アドレス手段のアドレスを１増加させる手段と、 アドレスのライトデータのシフト量を指示する指示手段
と、 前記指示手段により指示されたシフト量に基づきライト
データをビットシフトさせるビットシフト手段と、 前記ビットシフト手段によりビットシフトされライトデ
ータが２バイトにまたがる場合のビットシフトされた２
バイトめのデータを記憶する第１ラッチ手段と、 前記ビットシフト手段によりビットシフトされた１バイ
トめのデータと前記第１ラッチ手段に記憶された前回の
サイクルのデータとの論理和をとる第１論理和手段と、 マスクデータを記憶する第２ラッチ手段と、 メモリから読み出されたデータと前記第２ラッチ手段に
記憶されていたマスクデータとの論理積をとる第１論理
積手段と、 前記第１論理和手段の出力データと前記マスクデータの
反転データとの論理積を取る第２論理積手段と、 前記第１論理積手段の出力データと前記第２論理積手段
の出力データとの論理和をとる第２論理和手段とを有
し、 前記第２論理和手段の出力データを前記アドレス手段に
より指示されるアドレスに書き込むことを特徴とするメ
モリアクセス回路。 - 【請求項２】データを入力する入力部と、 データを記憶するメモリと、 メモリのアドレスを指示するアドレス手段と、 連続アクセス時の最後のサイクルにおいて、シフトされ
たデータの書き込みを行うことを示す信号に応じて前記
アドレス手段のアドレスを１増加させる手段と、 ライトデータのシフト量を指示する指示手段と、 前記指示手段により指示されたシフト量に基づきライト
データをビットシフトさせるビットシフト手段と、 前記ビットシフト手段によりビットシフトされライトデ
ータが２バイトにまたがる場合のビットシフトされた２
バイトめのデータを記憶する第１ラッチ手段と、 前記ビットシフト手段によりビットシフトされた１バイ
トめのデータと前記第１ラッチ手段に記憶された前回の
サイクルのデータとの論理和をとる第１論理和手段と、 マスクデータを記憶する第２ラッチ手段と、 メモリから読み出されたデータと前記第２ラッチ手段に
記憶されていたマスクデータとの論理積をとる第１論理
積手段と、 前記第１論理和手段の出力データと前記マスクデータの
反転データとの論理積を取る第２論理積手段と、 前記第１論理積手段の出力データと前記第２論理積手段
の出力データとの論理和をとる第２論理和手段とを有
し、 前記第２論理和手段の出力データを前記アドレス手段に
より指示されるアドレスに書き込むメモリアクセス回路
と、 前記入力部により入力されたデータに基づき可視出力を
行う出力部とを有することを特徴とする出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095185A JP3039554B2 (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス回路及び出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1095185A JP3039554B2 (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス回路及び出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02273844A JPH02273844A (ja) | 1990-11-08 |
| JP3039554B2 true JP3039554B2 (ja) | 2000-05-08 |
Family
ID=14130694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1095185A Expired - Fee Related JP3039554B2 (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス回路及び出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039554B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223962A (ja) * | 1985-03-29 | 1986-10-04 | Oki Electric Ind Co Ltd | メモリ制御装置 |
-
1989
- 1989-04-17 JP JP1095185A patent/JP3039554B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02273844A (ja) | 1990-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3039554B2 (ja) | メモリアクセス回路及び出力装置 | |
| JPS6035687B2 (ja) | プリントデ−タ制御装置 | |
| US6628289B1 (en) | Rendering apparatus and method, and storage medium | |
| JP2502530B2 (ja) | 印字装置 | |
| JPS6330633B2 (ja) | ||
| JP2611491B2 (ja) | マイクロプロセッサ | |
| JPS62173526A (ja) | ペ−ジバツフア制御方式 | |
| JP2605656B2 (ja) | １チップメモリデバイス | |
| JP2854301B2 (ja) | メモリアクセス回路 | |
| JP2523662B2 (ja) | メモリアクセス回路 | |
| US6577313B1 (en) | Image data control apparatus | |
| JPH029401Y2 (ja) | ||
| JPH08129376A (ja) | １チップメモリデバイス | |
| US5579410A (en) | Region filling circuit and method of filling a region | |
| JP2771350B2 (ja) | 画像処理装置 | |
| US5408635A (en) | Method of controlling data output by direct memory access | |
| JP2591515B2 (ja) | １チップメモリデバイス | |
| JPS60134334A (ja) | 印字制御方式 | |
| JP2898000B2 (ja) | 文字データ展開処理装置 | |
| JPS62199455A (ja) | メモリアクセス回路 | |
| JPS63243990A (ja) | 文字転送方式 | |
| JPH04118730A (ja) | メモリアクセス回路 | |
| JPS61252173A (ja) | プリンタ制御方式 | |
| JPS6360490A (ja) | メモリアクセス回路 | |
| JPH0516452A (ja) | プリンタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |