JPS6360490A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ 本発明は例えばキャラクタメモリよりのドツトパターン
を、ビットマツプメモリ等に展開するメモリアクセス回
路に関するものである。

［従来の技術］ 従来の表示装置等におけるビットマツプメモリへのドツ
トパターンの展開は、メインのマイクロプロセッサ等が
文字コードに相当するドツトパターンを、キャラクタメ
モリから読出してビットマツプメモリに書込んでいく為
、高速化が計れなかった。又、キャラクタメモリとビッ
トマツプメモリの間にもＤ　Ｍ　Ａ　　（Ｄｉｒｅｃｔ
　ＭｅＩＩＩｏｒｙ　Ａｃｃｅｓｓ）コントローラ回路
を設けて処理の高速化を計っている場合もあるが、演算
機能を持たないＤＭＡコントローラ回路だけでは、ビッ
トマツプメモリへの転送の際のビット反転やマスキング
等のデータ編集ができない。従って、これらの編集処理
はマイクロプロセッサが受は持つことになり、ドツトパ
ターンの展開処理能力には限界があった。

［発明が解決しようとする問題点］ 本発明は上記従来例に鑑みなされたもので、メモリとメ
モリの間のデータ転送とともに、転送データの修正等が
行えるメモリアクセス回路を提供することを目的とする
。

これにより例えば、キャラクタメモリよりビットマツプ
メモリへのドツトパターンの展開、及びパターンデータ
の編集の高速化が実現できる。

［問題点を解決するための手段］ 上記目的を達成するために本発明のメモリアクセス回路
は以下の様な構成からなる。即ち、第１のメモリよりデ
ータを読出して第２のメモリに格納するメモリアクセス
回路であって、前記第１のメモリのアドレスを出力する
第１のアドレス手段と、前記第２のメモリのアドレスを
出力する第２のアドレス手段と、前記第１および第２の
アドレス手段を更新して、前記第１のメモリよりデータ
を入力して前記第２のメモリに出力するデータ転送手段
とを備え、前記データ転送手段は前記データを変更する
変更手段を備える。

［作用〕 以上の構成において、第１のメモリよりデータを読出し
て第２のメモリに転送して格納するとともに、第１のメ
モリよりのデータを変更して第２のメモリに転送できる
。また第１のメモリの読出しアドレス及び第２のメモリ
の読出しアドレスも任彦に更新することができるように
動作する。

［実応例〕 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［アクセス回路の接続の説明　（第２図）］第２図は本
実施例のアクセス回路１０１を用いたＣＰＵとメモリ回
路の接続構成を示す図である。

図中、１００はＲＯＭ１００’に格納されている制御プ
ログラムに従って全体を制御するＣＰＵである。１０１
は第１図にその詳細を示す本実施例のアクセス回路、１
０２はビットマツプメモリで、例えばプリンタや表示装
置等の出力データをドツトパターンで格納する。１０３
はキャラクタジェネレータで、アドレス信号５として文
字コード等を入力して、そのドツトパターン６を出力す
る。３はビットマツプメモリ１０２のアドレス信号、４
はビットマツプメモリに書込むドットパターンデータ、
７はＣＰＵ１００よりアクセス回路へのデータバスであ
る。８はキャラクタジェネレータ１０３よりの読出しレ
ディ信号、９はビットマツプメモリ１０２よりの書込み
レディ信号である。

［アクセス回路の説明　　（第１図）］第１図は本実施
例のアクセス回路１０１のブロック図で、第２図と共通
部分は同一記号で示し説明を省略する。

１０はアクセスするメモリのアドレス演算や、転送デー
タの編集・変更等を行うＡ　Ｌ　Ｕ　（Ａｒｉｔｈ−ｍ
ｅｔｉｃ　Ｌｏｇｉｃ　ｔｌｎｉｔ）で、ＲＯＭＩＩに
格納されている制御情報１２に従って動作する。１３は
ＡＬＵＩＯより後述する各レジスタにデータを出力する
出力バス、１４はメインデータレジスタ（ＭＤＲ）１５
、あるいはキャラクタデータレジスタ（ＣＤＲ）１６よ
りのデータを入力する入力バスである。ＭＤＲＩ　５は
ＣＰＵ１００よりのデータやコマンド等を格納するレジ
スタ、ＣＤＲＩ　６はキャラクタジェネレータ１０３よ
りのパターンデータをセットするレジスタである。１７
はシーケンサで、ＣＰＵ１００よりのコマンドにより動
作を開始し、レディ信号８，９あるいはＲＯＭ１１より
の制御信号１８に応動してＲＯＭＩＩのアドレス信号１
９を出力する。これによりＲＯＭ１１より制御情報１２
あるいは制御信号２０〜２２が切換えられて、ＡＬＵＩ
Ｏにより後述する動作が実行される。

２３はビットマツプメモリ１０２のアドレスを格納して
出力するビットマツプメモリのアドレスレジスタ（ＢＡ
Ｒ）、２４はビットマツプメモリ１０２に書込むデータ
を格納して出力するビットマツプメモリのデータレジス
タ（ＢＤＲ）である、２５はキャラクタジェネレータ１
０３のアドレスを格納して出力するキャラクタジェネレ
ータのアドレスレジスタ（ＣＡＲ）である、これら各レ
ジスタ２３〜２５へのデータセットは、ＡＬＵｌｏより
出力バス１３に出力されたデータと、ＲＯＭ１１よりの
対応する制御信号２０〜２２によって行われる。

［ｗＪ作説明　　（第３図〜第６図）］以下第３図〜第
６図を参照して本実施例のアクセス回路の動作を説明す
る。

第３図はメインプロセッサであるｃｐｕｉｏ。

のＲＯＬｉｌＯＯ’に格納されているアクセス回路１０
１への初期設定動作のフローチャートである。

まずステ゛ツブＳ１で８売出したし１キヤラクタジエネ
レータ１０３のアドレスをＭＤＲＩ　５に出力する。第
５図、第６図をもとに説明すると、いま第５図のキャラ
クタジェネレータ１０３の文字“Ａ”の８×８ビツトの
ドツトパターンを読出したい時は、その先頭アドレス“
ｎ”をステップＳ１でＭＤＲＩ　５に出力する。

第６図はビットマツプメモリ１０２を示したもので、各
アドレスは８ビツトで構成されているものとする。いま
第５図の文字を“Ａ”を第６図の如く格納する時は、ビ
ットマツプメモリ１０３の先頭格納アドレスは３ｍ＋４
”となる。従って、ステップＳ２でビットマツプメモリ
１０３に格納する先頭アドレス“３ｍ＋４“を出力し、
ステップＳ３でシーケンサ１７にデータバス７を介して
動作開始指令を出力する。尚、ＣＰＵ１００は上述のデ
ータ以外にも、パターンデータの変更あるし）は編集寸
青報や、ヒ゛ントマ゛ンブメモリ１０２やキャラクタジ
ェネレータ１０３のアドレス更新情報をも送出するよう
にしても良い。

第４図はアクセス回路１０１のＲＯＭＩＩに記憶されて
いるＡＬＵＩＯの制御情報のフローチャートで、本プロ
グラムはＣＰＵ１００よりシーケンサ１７に与えられた
動作開始指令により、シーケンサ１７が動作を開始する
ことにより開始される。

シーケンサ１７の動作が開始するとＲＯＭＩＩにアドレ
ス信号１９が出力され、ＲＯＭＩＩより読出された制御
情報１２に従ってＡＬＵＩＯが動作を開始する。ステッ
プＳＩＯではデータレジスタ（ＭＤＲ）１５を読出し、
第３図のステップＳ１、Ｓ２でＣＰＵ１００より与えら
れたキャラクタジェネレータ１０３の読出しアドレス（
ｎ）とビットマツプメモリ１０２の格納先頭アドレス（
３ｍ＋４）等を読出す。ステップＳＩＯが実行されると
ＲＯＭＩＩよりの制御信号１８が出力され、シーケンサ
１７はアドレス信号１９を更新してステップＳｌｌに進
む。ステップＳｌｌではＡＬＵＩＯは前述のキャラクタ
ジェネレータ１０３の読出しアドレス（ｎ）を出力バス
１３に出力し、ＲＯＭＩＩは制御信号２２を出力して、
アドレスレジスタＣＡＲ２５にキャラクタジェネレータ
１０３の読出しアドレスをセットする。

ステップＳ１２ではビットマツプメモリ１０２がレディ
かどうかをレデイイ言号９によりチェ゛ンクする。いま
はビットマツプメモリ１０２へのアクセスが実行されて
いないためレディとなり、シーケンサ１７はアドレス信
号１９を更新して、次のステップ５１３に進む。ステッ
プＳ１３ではＡＬＵＩＯはＭＤＲＩ　５より入力したビ
ットマツプメモリ１０２の格納アドレス（３ｍ＋４）を
出力バス１３に出力し、ＲＯＭＩＩは制御信号２ｏを出
力してＢＡＲ２３にセットする。これによりｃＰＵｌｏ
ｏより与えられた各メモリへのアドレスセットが終了す
る。

ステップＳ１４ではシーケンサ１７がキャラクタジェネ
レータ１０３が読出し可能かをレディ信号８によりチェ
ックし、レディならばシーケンサ１７がアドレス信号１
９を更新してステップｓ１５に進む。ステップＳｔＳで
はＡＬＵｌｏはＣＤＲ１６を介してキャラクタジェネレ
ータ１０３よりパターンデータを読出す。シーケンサ１
７は制御信号１８により次のシーケンスに移り、ステッ
プＳ１６に進む。ステップ５１６でＡＬＵＩＯはＣＤＲ
Ｉ　６よりのパターンデータに必要な変更等を行って出
力バス１３に出力する。このときＲＯＭ１ｌより制御信
号２１が出力され、ＢＤＲ２４にパターンデータが書込
まれる。これによりビットマツプメモリ１０２にパター
ンデータが格納される。

ステップＳ１７ではキャラクタジェネレータ１０３の１
文字分のドツトパターンデータが全てビットマツプメモ
リ１０２に展開されたかをみる。

本例では８回の書込みが実行されたかをみれば良い。ビ
ットマツプメモリ１０２へのパターンの展開が終了して
いない時は制御信号１８によりステップＳ１８に進み、
キャラクタジェネレータ１０３へのアドレスを＋１し、
更にはビットマツプメモリ１０２へのアドレスを十ｍし
てアドレスを更新する。この更新の仕方はメモリの構成
によって固定でも良いし、前述した如＜ＣＰＵ１００よ
り指示できるようにしても良い。そして再びステップＳ
１１に戻り、ＣＡＲ２５とＢＡＲ２３に各アドレスをセ
ットして前述の動作を実行する。

尚、ＣＰＵ１００よりキャラクタジェネレータ１０より
のパターンデータの反転等のデータの編集指示があると
きは、ステップＳ１５とステップＳ１６の間にデータ編
集処理が入る様になる。

以上説明した様にステップＳｉｔ〜Ｓ１８の処理を８回
繰返すことにより、第５図の文字“Ａ”のドツトパター
ンがビットマツプメモリ１０２上に第６図の如く展開さ
れる。

以上説明したように本実施例によれば、キャラクタメモ
リやビットマツプメモリのアクセスがＤＭ　Ａコントロ
ーラを用いずに、メインプロセッサとは独立して行える
。

又、ＡＬＵを使用している為、データ編集をメインプロ
セッサが行う必要がなくなり、処理が高速になるという
効果がある。

［発明の効果］ 以上述べた如く本発明によれば、ＤＭＡコントローラを
用いることなくメモリからメモリへのデータ転送が簡単
な構成で実現でき、例えばキャラクタメモリによりビッ
トマツプメモリへのドツトパターンの展開等が高速にか
つ安価に実施できるという効果がある。

また更にデータ転送の際、転送データの変更や編集がで
きるという効果がある。

【図面の簡単な説明】

第１図は本実施例のアクセス回路のブロック図、 第２図は本実施例のアクセス回路を用いたＣＰＵとメモ
リ回路との接続構成を示す図、第３図はＣＰＵの初期設
定動作のフローチャート、 第４図はアクセス回路におけるＡＬＵの制御動作のフロ
ーチャート、 第５図はキャラクタジェネレータの構成例を示す図、 第６図はビットマツプメモリへの文字パターンの展開例
を示す図である。 図中、３・・・ビットマツプメモリアドレス、４・・・
ビットマツプメモリデータ、５・・・キャラクタジェネ
レータアドレス、６・・・パターンデータ、７・・・デ
ータバス、８，９・・・レディ信号、１０・・・ＡＬＵ
、１１・・・ＲＯＭ、１２・・・制御情報、１５・・・
メインデータレジスタ（ＭＤＲ）、１７・・・シーケン
サ、１８・・・制御信号、１９・・・アドレス信号、２
０〜２２・・・制御信号、２３・・・ビットマツプアド
レスレジスタ（ＢＡＲ）、２４・・・ビットマツプデー
タレジスタ（ＢＤＲ）、２５・・・キャラクタジェネレ
ータアドレスレジスタ（ＣＡＲ）、１６・・・キャラク
タジェネレータデータレジスタ（ＣＤＲ）、１００・・
・ＣＰＵ、１０１・・・アクセス回路、１０２・・・ビ
ットマツプメモリ、１０３・・・キャラクタジェネレー
タである。 特許出願人　　　キャノン株式会社 第　１図 第３！！？ ；δ６図

Claims (3)

【特許請求の範囲】
1. （１）第１のメモリよりデータを読出して第２のメモリ
   に格納するメモリアクセス回路であつて、前記第１のメ
   モリのアドレスを出力する第１のアドレス手段と、前記
   第２のメモリのアドレスを出力する第２のアドレス手段
   と、前記第１および第２のアドレス手段を更新して、前
   記第１のメモリよりデータを入力して前記第２のメモリ
   に出力するデータ転送手段とを備え、前記データ転送手
   段は前記データを変更する変更手段を備えることを特徴
   とするメモリアクセス回路。
2. （２）データ転送手段は制御情報を記憶する記憶手段と
   、該記憶手段をアドレスして前記制御情報を読出す読出
   手段と、前記制御情報に対応して動作する制御部とを備
   えたことを特徴とする特許請求の範囲第１項記載のメモ
   リアクセス回路。
3. （３）第１のメモリがキヤラクタジエネレータで第２の
   メモリがビツトマツプメモリであることを特徴とする特
   許請求の範囲第１項に記載のメモリアクセス回路。